專利名稱：Eeprom體系結(jié)構(gòu)和編程協(xié)議的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一次可以編程多個數(shù)據(jù)字或字節(jié)的頁模式可編程非易失性半導(dǎo)體存儲器電路以及操作該電路的方法。
背景技術(shù)：
典型的電可擦除和可編程非易失性存儲單元(EEPROM)通過在MOS晶體管內(nèi)的浮動?xùn)沤Y(jié)構(gòu)上存儲大量電荷而保有二進(jìn)制數(shù)據(jù)。按照慣例，充電的浮動?xùn)疟硎具壿嫛?”狀態(tài)(擦除狀態(tài))而未充電的浮動?xùn)疟硎具壿嫛?”狀態(tài)(編程狀態(tài))。為了將電子注入MOS晶體管的浮動?xùn)?即擦除)，將在其柵極應(yīng)用高電壓Vpp并將其源極接地。充電的浮動?xùn)旁黾恿嗽摼w管的閾值電壓。為了對該浮動?xùn)旁O(shè)備放電(即編程)，就對其漏極應(yīng)用Vpp并將其柵極接地。
圖1示出了浮動?xùn)啪w管10通常是如何連接至EEPROM存儲器陣列22的。每個浮動?xùn)啪w管10都與一個接入晶體管12配對以形成一個存儲單元，其中接入晶體管12的源極連接至浮動?xùn)啪w管10的漏極。接入晶體管12的漏極接進(jìn)在同一列內(nèi)與所有接入晶體管12共漏極的位線16。浮動?xùn)啪w管10的源極接地。數(shù)據(jù)列鎖存24連接至位線16的一端而位線選擇晶體管28連接至另一端。接入晶體管12的柵極連接至在同一行內(nèi)與所有接入晶體管12共柵極的字線20。通常將每一行內(nèi)的浮動?xùn)啪w管10細(xì)分為字或字節(jié)大小組并且在每一組內(nèi)的浮動?xùn)啪w管10的柵極都連接至字選擇晶體管14的源極。字選擇晶體管14的漏極連接至在擦除期間讀取或連接至Vpp時為存儲單元提供穩(wěn)定參考電壓的Vref線18。Vref線18的一端連接至Vref列鎖存26而另一端則通過由地址解碼器42控制的晶體管30連接至參考電壓模塊40。字選擇晶體管14的柵極連接至字線20。
存儲單元的編程經(jīng)歷三個階段載入、擦除和寫入。在載入階段，Y地址解碼器接收到編碼地址并將解碼地址42送入位線選擇模塊32，打開為所選列鎖存25和所選數(shù)據(jù)輸入端38之間提供直接連接的所選位線選擇晶體管28。該連接允許將數(shù)據(jù)輸入端38內(nèi)的信號應(yīng)用于所選位線16。通過在列鎖存24的載入端46上添加賦值信號，就可將來自數(shù)據(jù)輸入端38的數(shù)據(jù)信號鎖存入列鎖存24。
在擦除階段，通過將浮動?xùn)啪w管10的柵極保持在升高電壓Vpp同時將其漏極接地使得電子得以注入該浮動?xùn)沤Y(jié)構(gòu)。Vpp是由Vref列鎖存26的升高電壓(Vpp)端48通過字選擇晶體管14提供的。字選擇晶體管14和接入晶體管12都可由X地址解碼器50通過字線20導(dǎo)通。一旦擦除了所選存儲單元內(nèi)的內(nèi)容，就準(zhǔn)備寫入。
在寫入階段，X地址解碼器50繼續(xù)對字選擇晶體管14和接入晶體管12施加高電壓Vpp。與此同時，位線列鎖存24基于所存儲數(shù)據(jù)是邏輯“0”還是邏輯“1”對所選位線16應(yīng)用高電壓Vpp或高阻抗。當(dāng)Vpp作用于位線16上時，就從所選浮動?xùn)啪w管10的浮動?xùn)沤Y(jié)構(gòu)中提取出電荷，從而編程該晶體管10使其存儲邏輯“0”。當(dāng)位線16上呈現(xiàn)高阻抗時，浮動?xùn)啪w管14上不發(fā)生任何變化，即保持其邏輯“1”的擦除狀態(tài)。
在讀取操作時，X地址解碼器50和Y地址解碼器44指定存儲器位置。隨后就把指定存儲器內(nèi)的存儲內(nèi)容送入位線16。連接至該位線一端的讀出放大器36檢測該數(shù)據(jù)信號并將其發(fā)送給輸出端37。
由以上描述明確可知載入和讀取操作都需請求Y地址解碼器44、位線16和位線選擇電路32的服務(wù)，因此這兩個步驟無法同時執(zhí)行。然而希望具有一種能夠同時執(zhí)行讀取和載入操作的系統(tǒng)以提高存儲器訪問過程的速度。

發(fā)明內(nèi)容
本發(fā)明通過(1)提供了兩個分開的Y地址解碼器的組合，其中一個連接至位線選擇電路用于讀取目的而另一個單獨連接至列鎖存電路用于載入，并且通過(2)將數(shù)據(jù)輸入端直接并專有地連接至列鎖存電路以便為讀取操作釋放位線，從而能夠同時載入并讀取存儲器結(jié)構(gòu)。


圖1是示出了現(xiàn)有技術(shù)的存儲器陣列結(jié)構(gòu)的電路框圖。
圖2是實現(xiàn)本發(fā)明的教程的框圖。
圖3是示出了圖2所述列鎖存的一個較佳實施例的電路圖。
具體實施例方式
本發(fā)明具有在編程操作的載入階段無需請求對存儲器陣列、位線或位線選擇電路的訪問的優(yōu)點。所有真正需要的僅是將數(shù)據(jù)輸入端連接至列鎖存，而由一個分開的Y解碼器服務(wù)這些列鎖存。在示出了本發(fā)明一個實施例的圖2中，數(shù)據(jù)輸入端64專門連接至列鎖存電路60。根據(jù)從第一Y地址總線80接收其地址輸入的第一Y地址解碼器62所提供的解碼地址，直接將來自數(shù)據(jù)輸入端的數(shù)據(jù)信號載入列鎖存電路內(nèi)的所選列鎖存。
列鎖存電路60由多個位線68通過存儲器陣列66連接至位線選擇電路70。本發(fā)明中存儲器陣列66內(nèi)獨立的存儲單元通常是以與現(xiàn)有技術(shù)中存儲單元(比較圖1中的元件10-20)相同的方式連接至位線68(還有Vref線、字線和接地線)?？捎晌痪€選擇電路70和X地址解碼器84選擇存儲器陣列66內(nèi)的獨立存儲單元用于讀取。位線選擇電路連接至第二Y地址解碼器72，該解碼器從第二Y地址總線82中接收它的地址輸入并且提供解碼的Y地址用于讀取存儲單元的目的。連接至位線選擇電路70的Vref模塊74為存儲器陣列66提供參考電壓。連接至位線選擇電路70的讀出放大器76檢測存儲在存儲單元內(nèi)的數(shù)據(jù)信號并將探測到的信號經(jīng)由數(shù)據(jù)輸出端78輸出。
在圖2中示出的結(jié)構(gòu)布置允許列鎖存電路60的載入而無需占用存儲器陣列66、位線68和位線選擇電路70，這就允許讀出放大器76以讀取的目的訪問存儲器陣列66。
圖3示出了具有低電壓部分90和高電壓部分92的列鎖存的一個較佳實施例。低電壓部分90包括連接至鎖存電路96的低電壓通過門94。由負(fù)載信號98開啟和切斷的通過門94在其開啟時把鎖存電路96連接到數(shù)據(jù)輸入端100。高電壓部分92經(jīng)由在其柵極接收的控制信號DataCntl104來控制其開啟和切斷的第一高電壓通過門102連接至低電壓部分90內(nèi)的鎖存電路96。高電壓部分92包括由第一高電壓PMOS晶體管108、第二高電壓PMOS晶體管110和高電壓NMOS晶體管112組成的電平移位器118。電平移位器118通過鎖存96以及Vpp和地之間的開關(guān)監(jiān)控呈現(xiàn)在其輸入/輸出節(jié)點120上的電壓。如果鎖存96上存儲的是邏輯“1”并且將其通過被激活的第一高電壓通過晶體管104呈現(xiàn)在輸入/輸出節(jié)點120上，則該電平移位器就應(yīng)該在其輸入/輸出節(jié)點120上施加高電壓Vpp。
第一放電晶體管114經(jīng)由其漏極連接至電平移位器118的輸入/輸出節(jié)點120而它的源極接地。該第一放電晶體管114由連接至其柵極的Dis_BL_cntl信號線124控制。第二高電壓通過晶體管106經(jīng)由其柵極連接至電平移位器118的輸入/輸出節(jié)點120。第二高電壓通過晶體管106的漏極連接至Vpp而其源極連接至位線122。第二放電晶體管116經(jīng)由其漏極連接至位線122而它的源極接地。該第二放電晶體管116由連接至其柵極的Dis_BL_cntl信號線124激活。
在列鎖存載入期間，僅可利用低電壓部分90。為了載入，將數(shù)據(jù)由數(shù)據(jù)輸入端100送入低電壓通過晶體管94的漏極而將載入信號98送入其柵極。載入信號98可由圖2中示出的第一Y地址解碼器62在接收到來自第一Y地址總線80的地址信號后發(fā)出。當(dāng)?shù)碗妷和ㄟ^晶體管94被激活時，它允許將數(shù)據(jù)輸入端100上的數(shù)據(jù)存入鎖存電路96。與此同時，將高邏輯信號送入第一放電晶體管114的柵極以驅(qū)動輸入/輸出節(jié)點120變低，從而確保第二高電壓通過晶體管106保持?jǐn)嚅_，從而切斷Vpp與位線122的連接。此外，將低邏輯信號送入第二放電晶體管116的柵極以以保持第二高電壓放電晶體管116的斷開，這樣就允許通過位線122自由讀取存儲單元。由于載入延遲并不取決于位線電容，這就使得載入操作更快并且存儲器大小不敏感。
在編程操作的寫入階段，將高邏輯信號104送入第一高電壓通過晶體管102的柵極，從而連接了低電壓部分90和高電壓部分92。取決于輸入/輸出節(jié)點120上響應(yīng)于存儲在鎖存96內(nèi)值的電壓值，電平移位器118在其輸入/輸出節(jié)點120上切換至高電壓Vpp或者保持低電壓。例如，如果鎖存96內(nèi)存儲的是邏輯“1”，則電平移位器118將切換，驅(qū)動其輸入/輸出節(jié)點120變高，從而開啟第二高電壓通過晶體管106以允許高電壓Vpp可被發(fā)送至位線122。在位線122上呈現(xiàn)高電壓Vpp的情況下，就把邏輯“0”寫入目標(biāo)存儲單元。另外，如果鎖存96內(nèi)存儲的是邏輯“0”，則電平移位器118就不切換，這樣第二高電壓通過晶體管106將保持?jǐn)嚅_，從而將位線122從高電壓Vpp斷開。在此情況下，就不寫入目標(biāo)存儲單元并且該單元將保持其邏輯“1”的擦除值。
為了重置列鎖存，數(shù)據(jù)輸入端100上呈現(xiàn)邏輯“1”而低電壓通過晶體管94由載入信號線98內(nèi)的賦值信號開啟。同時地，第一和第二放電晶體管114和116都將開啟以分別放電電平移位器118的輸入/輸出節(jié)點120處和位線122處的任何高電壓。
權(quán)利要求
1.一種EEPROM存儲器電路，所述電路包括用于存儲數(shù)字?jǐn)?shù)據(jù)的存儲單元陣列，所述陣列接入多個位線，所述位線的一端連接至位線選擇電路而另一端連接至列鎖存電路；連接至所述列鎖存電路的第一地址解碼器；連接至所述位線選擇電路的第二地址解碼器；連接至所述位線選擇電路的讀出放大器；以及直接連接至所述列鎖存電路而不通過所述位線的數(shù)據(jù)輸入端，由此通過所述數(shù)據(jù)輸入端的所述列鎖存電路的載入和通過所述讀出放大器的所述存儲器陣列的讀出可以被同時執(zhí)行。
2.如權(quán)利要求1所述的EEPROM存儲器電路，其特征在于，所述的每個存儲單元都是由在位線和地之間串聯(lián)連接的選擇晶體管和浮動?xùn)啪w管組成的。
3.如權(quán)利要求1所述的EEPROM存儲器電路，其特征在于，所述列鎖存電路包括多個列鎖存，每個列鎖存都具有低電壓部分和高電壓部分，由此所述列鎖存的載入僅利用在所述低電壓部分內(nèi)的組件。
4.如權(quán)利要求3所述的EEPROM存儲器電路，其特征在于，所述列鎖存的所述低電壓部分包括具有漏極連接至數(shù)據(jù)輸入端和源極連接至一鎖存輸入的低電壓通過門，由此在所述晶體管柵極處的激活信號可以開啟所述低電壓通過晶體管，允許將所述數(shù)據(jù)輸入電路內(nèi)的數(shù)據(jù)被存儲到所述鎖存內(nèi)。
5.如權(quán)利要求4所述的EEPROM存儲器電路，其特征在于，所述低電壓通過門是NMOS晶體管。
6.如權(quán)利要求3所述的EEPROM存儲器電路，其特征在于，所述列鎖存的所述高電壓部分包括具有通過第一高電壓通過晶體管的所述低至部分中的連接至所述鎖存的輸出的輸入/輸出節(jié)點的電平移位器，由此所述電平移位器可以依據(jù)其在所述輸入/輸出節(jié)點上檢測到的信號而在高電壓和地之間切換，所述輸入/輸出節(jié)點還連接至第二高電壓通過晶體管的柵極，該晶體管的漏極連接至高電壓源而源極連接至所述位線，因此當(dāng)所述電平移位器在其輸入/輸出節(jié)點上施加高電壓信號時，就通過所述第二高電壓通過晶體管將一高電壓應(yīng)用于所述位線。
7.如權(quán)利要求6所述的EEPROM存儲器電路，其特征在于，所述電平移位器包括第一和第二PMOS晶體管，所述PMOS晶體管具有連接至高電壓源的源極，所述第二PMOS晶體管的柵極和所述第一PMOS晶體管的漏極則連接至所述輸入/輸出節(jié)點，而連接至所述第二PMOS晶體管漏極的所述第一PMOS晶體管的柵極還連接至第一NMOS晶體管的源極，所述第一NMOS晶體管的柵極連接至所述輸入/輸出節(jié)點而所述第一NMOS晶體管的漏極接地。
8.如權(quán)利要求6所述的EEPROM存儲器電路，其特征在于，所述電平移位器的所述輸入/輸出節(jié)點還連接至第一放電晶體管的漏極，所述第一放電晶體管的源極接地而所述第一放電晶體管的柵極則連接至提供一賦值信號的信號線以確保在所述電平移位器的所述輸入/輸出節(jié)點處的地電壓允許對所述存儲器陣列的讀取。
9.如權(quán)利要求6所述的EEPROM存儲器電路，其特征在于，所述第二高電壓通過晶體管的所述源極連接至第二放電晶體管的漏極，所述第二放電晶體管具有接地的源極和連接至提供賦值信號的信號線以確保重置操作期間在所述位線上的中性電壓的柵極。
10.一種用于載入和讀取EEPROM存儲單元陣列的方法，所述方法包括步驟a)接收負(fù)載信號和負(fù)載存儲器地址；b)接收讀取信號和讀取存儲器地址；c)將所述負(fù)載存儲器地址發(fā)送給與多個列鎖存直接連接的第一地址解碼器；d)將所述讀取存儲器地址發(fā)送給與位線選擇電路直接連接的第二地址解碼器；e)選擇連接至由解碼的負(fù)載存儲器地址所指定的存儲單元的列的列鎖存；f)選擇連接至由解碼的讀取存儲器地址所指定的存儲單元的位線；g)通過連接至所述所選位線的讀出電路來讀取由所述第二地址解碼器所指定的所述存儲單元的內(nèi)容；h)將數(shù)據(jù)從多個數(shù)據(jù)端傳遞至由所述第一地址解碼器所指定的所述列鎖存，所述數(shù)據(jù)端直接連接至所述列鎖存而與所述位線無任何連接，其中所述的讀取順序(步驟b、d、f和g)和載入順序(步驟a、c、e和h)被彼此獨立執(zhí)行。
11.如權(quán)利要求10所述的方法，其特征在于，將數(shù)據(jù)從多個數(shù)據(jù)端傳遞至所述列鎖存的所述步驟還包括將所述數(shù)據(jù)載入低電壓鎖存的步驟。
12.如權(quán)利要求11所述的方法，其特征在于，讀取所述存儲單元內(nèi)容的所述步驟還包括步驟a)將所述低電壓鎖存連接至高電壓電平移位器的輸入；b)使得所述高電壓電平移位器的輸出響應(yīng)于所述低電壓鎖存的內(nèi)容；以及c)使得所述高電壓電平移位器的輸出來控制把高電壓源連接至位線的高電壓通過門的激活。
全文摘要
一種EEPROM存儲器電路(圖2和圖3)，在其中能夠同時執(zhí)行列鎖存(60)的載入和存儲器陣列(66)的讀取。在此存儲器電路中，數(shù)據(jù)輸入(64)直接連接至列鎖存(60)，使得位線(68)為了由直接連接至這些位線的讀出放大器(76)讀取存儲器而打開。一個送入列鎖存而另一個送入位線選擇電路的兩個分開的Y地址解碼器(62和72)分別提供列鎖存和位線選擇。
文檔編號G11C16/08GK1842876SQ200480024501
公開日2006年10月4日 申請日期2004年9月13日 優(yōu)先權(quán)日2003年9月15日
發(fā)明者M·柯姆比, J·-M·答加, S·瑞卡德 申請人:愛特梅爾股份有限公司