專利名稱：能調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的阻抗的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件；并且更具體而言，涉及一種能調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器阻抗的半導(dǎo)體存儲器件。
背景技術(shù)：
動態(tài)隨機(jī)存取存儲器(DRAM)已被連續(xù)改進(jìn)以增加其操作速度。使內(nèi)部時(shí)鐘信號與外部時(shí)鐘信號同步是提高DRAM操作速度的方法之一。與外部時(shí)鐘信號同步而操作的DRAM被稱為同步動態(tài)隨機(jī)存取存儲器(SDRAM)。
SDRAM在外部時(shí)鐘信號的上升邊執(zhí)行數(shù)據(jù)存取操作。就是說，SDRAM可在外部時(shí)鐘信號的一個(gè)循環(huán)內(nèi)執(zhí)行數(shù)據(jù)存取操作一次。
在外部時(shí)鐘信號的一個(gè)循環(huán)內(nèi)執(zhí)行數(shù)據(jù)存取操作一次的這種SDRAM被具體稱為單數(shù)據(jù)速率(SDR)SDRAM。
然而，SDR SDRAM必須被進(jìn)一步改進(jìn)以便于用在高速度系統(tǒng)中。因此，雙數(shù)據(jù)速率(DDR)SDRAM已被開發(fā)。DDR SDRAM在外部時(shí)鐘信號的上升邊和下降邊執(zhí)行數(shù)據(jù)存取操作。就是說，DDR SDRAM在外部時(shí)鐘信號的一個(gè)循環(huán)內(nèi)執(zhí)行數(shù)據(jù)存取操作兩次。
雙數(shù)據(jù)速率2(DDR2)SDRAM是DDR SDRAM的升級版本。
為提高DDR2 SDRAM的操作速度，國際電子器件標(biāo)準(zhǔn)化組織，也就是電子設(shè)備工程聯(lián)合委員會(JEDEC)，已提出了新的概念。芯片外驅(qū)動器(OCD)校準(zhǔn)控制是所提出的新概念之一。
OCD校準(zhǔn)控制指的是調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的阻抗以具有最優(yōu)化的數(shù)據(jù)輸出驅(qū)動器阻抗。最優(yōu)化的數(shù)據(jù)輸出驅(qū)動器阻抗可通過測量從諸如芯片集的外部設(shè)備流到數(shù)據(jù)輸出驅(qū)動器的電流或芯片集和數(shù)據(jù)輸出驅(qū)動器之間的電壓而得到。
因此，為了上述目的，DDR2 SDRAM應(yīng)具有調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器阻抗的能力。
圖1是輸出芯片集和常規(guī)DDR SDRAM之間的數(shù)據(jù)接口的方塊圖。
圖1中所示的數(shù)據(jù)接口粗略地示出了數(shù)據(jù)存取操作是如何被執(zhí)行的。
如所示，常規(guī)DDR SDRAM從芯片集接收多個(gè)命令信號，如芯片選擇條狀信號(bar signal)/CS、寫入使能條狀信號/WE、時(shí)鐘信號CLK和時(shí)鐘條狀信號/CLK。常規(guī)DDR SDRAM亦接收多個(gè)尋址信號A0到A15。另外，常規(guī)DDR SDRAM通過多個(gè)數(shù)據(jù)輸出引腳來接收或輸出數(shù)據(jù)。
常規(guī)DDR SDRAM通過數(shù)據(jù)選通脈沖輸入引腳來接收或輸出數(shù)據(jù)選通脈沖信號DQS及其反相信號，也就是數(shù)據(jù)選通脈沖條狀信號/DQS。在數(shù)據(jù)存取操作被執(zhí)行的同時(shí)，數(shù)據(jù)選通脈沖信號DQS周期性地重復(fù)改變其邏輯電平。常規(guī)DDR SDRAM通過使用數(shù)據(jù)選通脈沖信號DQS來排列(align)所輸入的數(shù)據(jù)并將排列的數(shù)據(jù)傳遞到DDR SDRAM的內(nèi)部。
圖2是示出執(zhí)行由JEDEC提出的OCD校準(zhǔn)控制操作的操作序列的流程圖。用于操作序列的每個(gè)步驟由從10到21編號的步驟來標(biāo)記。
操作序列被粗略地分成兩個(gè)步驟，即用于測量數(shù)據(jù)輸出驅(qū)動器的輸出阻抗的第一步驟和用于調(diào)節(jié)輸出阻抗的第二步驟。
數(shù)據(jù)輸出驅(qū)動器包括上拉驅(qū)動器和下拉驅(qū)動器，并且激勵(lì)那些驅(qū)動器之一以輸出數(shù)據(jù)。就是說，數(shù)據(jù)輸出驅(qū)動器通過上拉驅(qū)動器將數(shù)據(jù)輸出為邏輯高電平并且通過下拉驅(qū)動器將數(shù)據(jù)輸出為邏輯低電平。因此，應(yīng)通過測量上拉驅(qū)動器的輸出阻抗或下拉驅(qū)動器的輸出阻抗來測量輸出阻抗。在第一驅(qū)動模式DRIVE1中，上拉驅(qū)動器的輸出阻抗被測量，而在第二驅(qū)動模式DRIVE0中，下拉驅(qū)動器的輸出阻抗被測量。
執(zhí)行OCD校準(zhǔn)控制操作的操作序列在以下參考圖2被描述。
在擴(kuò)展模式寄存器組(EMRS)進(jìn)入OCD校準(zhǔn)控制操作之后，EMRS將驅(qū)動模式設(shè)置成第一驅(qū)動模式DRIVE1。然后，如在步驟10中所示，數(shù)據(jù)選通脈沖信號DQS和所有數(shù)據(jù)輸出引腳(DQ引腳)的輸出變成處于邏輯高電平，并且數(shù)據(jù)選通脈沖條狀信號/DQS的輸出變成處于邏輯低電平。
在此，在第一驅(qū)動模式DRIVE1中，當(dāng)上拉驅(qū)動器將數(shù)據(jù)輸出為邏輯高電平時(shí)，數(shù)據(jù)輸出驅(qū)動器的輸出阻抗被測量。EMRS用來控制常規(guī)DDR SDRAM的各種操作。
之后，芯片集測量上拉驅(qū)動器的輸出阻抗。如果所測量的輸出阻抗是用于當(dāng)前系統(tǒng)狀態(tài)的最優(yōu)值，則如在步驟16中所示，EMRS將驅(qū)動模式設(shè)置成第二驅(qū)動模式DRIVE0。如果所測量的輸出阻抗不是用于當(dāng)前系統(tǒng)狀態(tài)的最優(yōu)值，則如在步驟12中所示，EMRS進(jìn)入調(diào)節(jié)模式以便于調(diào)節(jié)上拉驅(qū)動器的所測輸出阻抗。
在調(diào)節(jié)模式中，上拉驅(qū)動器的輸出阻抗通過以下而增加或減小解碼脈沖串碼(burst mode)，以由此調(diào)節(jié)上拉驅(qū)動器的輸出阻抗。在此，脈沖串長度(BL)被設(shè)置成4位并且脈沖串碼由芯片集輸出。
在調(diào)節(jié)模式中，上拉驅(qū)動器的輸出阻抗通過改變被包括在上拉驅(qū)動器中的全體上拉MOS晶體管中導(dǎo)通的上拉MOS晶體管的數(shù)量來調(diào)節(jié)。
之后，如在步驟14中所示，EMRS從OCD校準(zhǔn)控制模式退出，然后，如在步驟10中所示，EMRS將驅(qū)動模式設(shè)置成第一驅(qū)動模式DRIVE1以便于再次測量上拉驅(qū)動器的輸出阻抗。
如果上拉驅(qū)動器的輸出阻抗不是最優(yōu)值，則通過上述的相同方式來調(diào)節(jié)上拉驅(qū)動器的輸出阻抗。
如果上拉驅(qū)動器的輸出阻抗是最優(yōu)值，則如在步驟16中所示，EMRS的輸出模式被改變成第二驅(qū)動模式DRIVE0。
在第二驅(qū)動模式DRIVE0中，當(dāng)下拉驅(qū)動器將數(shù)據(jù)輸出為邏輯低電平時(shí)，數(shù)據(jù)輸出驅(qū)動器的輸出阻抗被測量。
之后，芯片集測量下拉驅(qū)動器的輸出阻抗。如果所測輸出阻抗是用于當(dāng)前系統(tǒng)狀態(tài)的最優(yōu)值，則如在步驟21中所示，EMRS從OCD校準(zhǔn)控制操作退出。
另一方面，如果所測輸出阻抗不是用于當(dāng)前系統(tǒng)狀態(tài)的最優(yōu)值，則如在步驟18中所示，EMRS進(jìn)入調(diào)節(jié)模式以便于調(diào)節(jié)下拉驅(qū)動器的所測輸出阻抗。然后，步驟19、20、16和17被連續(xù)執(zhí)行，直到下拉驅(qū)動器的所測輸出阻抗變成最優(yōu)值。
圖3A是示出在執(zhí)行OCD校準(zhǔn)控制操作的同時(shí)測量數(shù)據(jù)輸出驅(qū)動器輸出阻抗的操作的時(shí)序圖。
圖3B是示出響應(yīng)于被輸入給尋址引腳A7、A8和A9的3位控制信號而執(zhí)行OCD校準(zhǔn)控制操作的操作的操作表。
測量數(shù)據(jù)輸出驅(qū)動器的輸出阻抗的操作是參考圖3A和3B而詳述的。
首先，芯片集將3位控制信號輸入給常規(guī)的DDR SDRAM以便于EMRS的輸出模式成為第一驅(qū)動模式DRIVE1或第二驅(qū)動器模式DRIVE0。
在此，3位控制信號被輸入給如以上提及的尋址引腳A7到A9。依照3位控制信號的OCD校準(zhǔn)控制操作的操作狀態(tài)被示出于操作表中。
例如，如果3位控制信號被輸入為001或010，則EMRS的輸出模式分別變成第一驅(qū)動器模式DRIVE1或第二驅(qū)動模式DRIVE0。如果3位控制信號被輸入為100，則EMRS的輸出模式變成調(diào)節(jié)模式，或者如果3位控制信號被輸入為111，則數(shù)據(jù)輸出驅(qū)動器的輸出阻抗保持缺省阻抗值。
在第一驅(qū)動模式DRIVE1中，數(shù)據(jù)輸出驅(qū)動器通過上拉驅(qū)動器將數(shù)據(jù)輸出為邏輯高電平，并且上拉驅(qū)動器的輸出阻抗被測量。
在第二驅(qū)動模式DRIVE0中，數(shù)據(jù)輸出驅(qū)動器通過下拉驅(qū)動器將數(shù)據(jù)輸出為邏輯低電平，并且下拉驅(qū)動器的輸出阻抗被測量。
圖4A是示出在執(zhí)行OCD校準(zhǔn)控制模式的同時(shí)調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器輸出阻抗的操作的時(shí)序圖。
圖4B是示出依照脈沖串碼的OCD校準(zhǔn)控制操作的操作表。
調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗的操作是參考圖4A和4B而詳述的。
在EMRS的輸出模式變成調(diào)節(jié)模式之后，芯片集通過DQ引腳將4位脈沖串碼輸入給常規(guī)的DDR SDRAM。
圖4B中所示的操作表示出了依照4位脈沖串的調(diào)節(jié)模式中的操作。
調(diào)節(jié)模式中的操作是通過控制導(dǎo)通/關(guān)斷被包括在數(shù)據(jù)輸出驅(qū)動器中的MOS晶體管來進(jìn)行的。
例如，如果脈沖串碼被輸入為“1000”，則下拉驅(qū)動器中導(dǎo)通的MOS晶體管之一被關(guān)斷。如果脈沖串碼被輸入為“1001”，上拉驅(qū)動器中導(dǎo)通的MOS晶體管的數(shù)量被增加一并且下拉驅(qū)動器中導(dǎo)通的MOS晶體管的數(shù)量被減小一。
在完成調(diào)節(jié)模式之后，OCD校準(zhǔn)控制操作被結(jié)束。
然而，常規(guī)的DDR SDRAM不包括用于執(zhí)行OCD校準(zhǔn)控制操作的器件。因此，需要一種用于OCD校準(zhǔn)控制模式的新器件。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導(dǎo)體存儲器件，其具有調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗的能力。
依照本發(fā)明的方面，提供了一種半導(dǎo)體存儲器件，其包括數(shù)據(jù)輸入/輸出墊(pad)；數(shù)據(jù)輸入單元，用于緩沖和鎖存在數(shù)據(jù)存取操作期間通過輸入/輸出墊而輸入的數(shù)據(jù)信號，或者用于緩沖和鎖存在OCD校準(zhǔn)控制操作期間通過輸入/輸出墊而輸入的OCD控制碼信號；數(shù)據(jù)排列單元，用于在數(shù)據(jù)存取操作期間排列由數(shù)據(jù)輸入單元鎖存的數(shù)據(jù)信號并傳遞經(jīng)排列的數(shù)據(jù)信號給存儲器芯，或者用于在OCD校準(zhǔn)控制操作期間排列和輸出由數(shù)據(jù)輸入單元鎖存的OCD控制碼信號；數(shù)據(jù)輸出驅(qū)動器，用于輸出和驅(qū)動從存儲器芯輸出的數(shù)據(jù)信號；以及OCD控制單元，用于解碼從數(shù)據(jù)排列單元輸出的OCD控制碼信號以由此調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗。


從結(jié)合附圖對優(yōu)選實(shí)施例的以下描述來看，本發(fā)明的以上和其它目的和特點(diǎn)將變得顯而易見，在附圖中圖1是示出芯片集和常規(guī)DDR SDRAM之間的數(shù)據(jù)接口的方塊圖；圖2是示出執(zhí)行由JEDEC提出的OCD校準(zhǔn)控制模式的操作序列的流程圖；圖3A是示出測量數(shù)據(jù)輸出驅(qū)動器輸出阻抗的操作的時(shí)序圖；圖3B是響應(yīng)于3位控制信號而執(zhí)行OCD校準(zhǔn)控制模式的操作的操作表；
圖4A是示出調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器輸出阻抗的操作的時(shí)序圖；圖4B是示出響應(yīng)于脈沖串碼而執(zhí)行OCD校準(zhǔn)控制模式的操作的操作表；圖5是示出依照本發(fā)明優(yōu)選實(shí)施例的同步半導(dǎo)體存儲器件的方塊圖；圖6是詳細(xì)示出圖5中所示的同步半導(dǎo)體存儲器件的方塊圖；圖7是示出圖6中所示的上拉OCD控制邏輯單元的方塊圖；圖8是示出被包括在圖6中所示的上拉OCD控制邏輯單元中的H寄存器之一的示意電路圖；圖9是示出被包括在圖6中所示的上拉OCD控制邏輯單元中的L寄存器之一的示意電路圖；并且圖10是示出圖6中所示的EMRS解碼器的示意電路圖。
圖11是示出如圖6中所示的OCD控制碼信號解碼器120的示意電路圖。
具體實(shí)施例方式
在以下將參考附圖來詳述依照本發(fā)明的同步半導(dǎo)體存儲器件。
圖5是示出依照本發(fā)明優(yōu)選實(shí)施例的同步半導(dǎo)體存儲器件的方塊圖。
如所示，同步半導(dǎo)體存儲器件包括數(shù)據(jù)輸入/輸出墊(DQ墊)、數(shù)據(jù)輸入單元300、數(shù)據(jù)排列單元400、數(shù)據(jù)輸出驅(qū)動器200、OCD控制單元100和存儲器芯500。
當(dāng)同步半導(dǎo)體存儲器件執(zhí)行數(shù)據(jù)存取操作時(shí)，數(shù)據(jù)輸入單元300緩沖和鎖存通過DQ墊而輸入的數(shù)據(jù)信號，或者當(dāng)同步半導(dǎo)體存儲器件執(zhí)行OCD校準(zhǔn)控制操作時(shí)，緩沖和鎖存通過DQ墊而輸入的4位OCD控制碼信號。
數(shù)據(jù)排列單元400在數(shù)據(jù)存取操作期間接收由數(shù)據(jù)輸入單元300鎖存的數(shù)據(jù)信號以排列數(shù)據(jù)信號并將經(jīng)排列的數(shù)據(jù)信號作為正常數(shù)據(jù)信號而傳遞給存儲器芯500，或者接收由數(shù)據(jù)輸入單元300鎖存的4位OCD控制碼信號以排列該4位OCD控制碼信號并將經(jīng)排列的4位OCD控制碼信號輸出給OCD控制單元100。
在此，正常數(shù)據(jù)信號是4位信號，每個(gè)位如圖5中所示而被分別標(biāo)記為do0、do1、de0和de1。
數(shù)據(jù)輸出驅(qū)動器200輸出和驅(qū)動從存儲器芯500被輸出到DQ墊的數(shù)據(jù)信號。
OCD控制單元100解碼從數(shù)據(jù)排列單元400輸出的4位OCD控制碼信號以由此調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗。
數(shù)據(jù)輸入單元300包括數(shù)據(jù)輸入緩沖器310和數(shù)據(jù)鎖存單元320。
數(shù)據(jù)輸入緩沖器310用來緩沖從DQ墊輸出的數(shù)據(jù)信號或4位OCD控制碼信號。數(shù)據(jù)輸入緩沖器320用來鎖存由數(shù)據(jù)輸入緩沖器310緩沖的數(shù)據(jù)信號或4位OCD控制碼信號。
圖6是詳細(xì)示出圖5中所示的同步半導(dǎo)體存儲器件的方塊圖。
如所示，數(shù)據(jù)排列單元400包括正常數(shù)據(jù)排列單元410和OCD控制碼排列單元420。
正常數(shù)據(jù)排列單元410從數(shù)據(jù)鎖存單元320接收數(shù)據(jù)信號以排列該數(shù)據(jù)信號并將經(jīng)排列的數(shù)據(jù)信號輸出給存儲器芯500。OCD控制碼排列單元420從數(shù)據(jù)鎖存單元320接收4位OCD控制碼信號以排列該4位OCD控制碼信號并將經(jīng)排列的4位OCD控制碼信號輸出給存儲器芯500。
OCD控制單元100包括OCD控制邏輯單元110和OCD控制碼信號解碼器120。
OCD控制碼信號解碼器120解碼從數(shù)據(jù)排列單元400輸出的4位OCD控制碼信號以由此產(chǎn)生上拉增加信號pu_inc、下拉增加信號pd_inc、上拉減小信號pu_dec和下拉減小信號pd_dec。在此，上拉增加信號pu_inc和下拉增加信號pd_inc用來增加數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗，而上拉減小信號pu_dec和下拉減小信號pd_dec用來減小數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗。
OCD控制邏輯單元110包括上拉OCD控制邏輯單元110a和下拉OCD控制邏輯單元110b。
上拉OCD控制邏輯單元110a響應(yīng)于上拉增加信號pu_inc和上拉減小信號pu_dec而產(chǎn)生第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u以由此調(diào)節(jié)上拉驅(qū)動器210的輸出阻抗。
下拉OCD控制邏輯單元110b響應(yīng)于下拉增加信號pd_inc和下拉減小信號pd_dec而產(chǎn)生第一到第八下拉驅(qū)動器阻抗調(diào)節(jié)信號drv70d到drv140d以由此調(diào)節(jié)下拉驅(qū)動器220的輸出阻抗。
數(shù)據(jù)輸出驅(qū)動器200被提供有多個(gè)MOS晶體管并響應(yīng)于第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u以及第一到第八下拉驅(qū)動器阻抗調(diào)節(jié)信號drv70d到drv140d而控制所述多個(gè)MOS晶體管中導(dǎo)通的MOS晶體管的數(shù)量。
數(shù)據(jù)輸出驅(qū)動器200包括上拉驅(qū)動器210和下拉驅(qū)動器220。
上拉驅(qū)動器210用來通過DQ墊而輸出邏輯高電平數(shù)據(jù)信號up1和up2，而下拉驅(qū)動器220用來通過DQ墊而輸出邏輯低電平數(shù)據(jù)信號dn1和dn2。
存儲器芯500包括寫數(shù)據(jù)驅(qū)動器510、感測放大器單元520和存儲器元陣列530。
寫數(shù)據(jù)驅(qū)動器510接收正常數(shù)據(jù)信號以將該正常數(shù)據(jù)信號傳遞給感測放大器單元520。感測放大器單元520用來放大正常數(shù)據(jù)信號，并且經(jīng)放大的正常數(shù)據(jù)信號被存儲在存儲器元陣列530中的所選存儲器元中。
同步半導(dǎo)體存儲器件進(jìn)一步包括EMRS解碼器700、命令信號解碼器800和地址鎖存單元900。
地址鎖存單元900通過尋址引腳ADD<9:7>來鎖存3位控制碼，并且EMRS解碼器700接收并解碼3位控制碼以便于控制數(shù)據(jù)輸出驅(qū)動器600、數(shù)據(jù)排列單元400和OCD控制單元100。
命令信號解碼器800接收多個(gè)命令信號，如行地址選通脈沖條狀信號/RAS、列地址選通脈沖條狀信號/CAS、寫入使能信號/WE、芯片選擇條狀信號/CS和時(shí)鐘使能信號CKE，從而控制EMRS解碼器700。
圖7是示出圖6中所示的上拉OCD控制邏輯單元110a的方塊圖。
如所示，上拉OCD控制邏輯單元110a包括第一到第四初始高寄存器111到114以及第一到第四初始低寄存器115到118，用于響應(yīng)于上拉增加信號pu_inc和下拉減小信號pu_dec而輸出第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u以由此調(diào)節(jié)上拉驅(qū)動器210的輸出阻抗。
在初始操作時(shí)，上拉OCD控制邏輯單元110a響應(yīng)于OCD缺省控制信號OCD_default而激勵(lì)并輸出第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u中的預(yù)定上拉驅(qū)動器阻抗調(diào)節(jié)信號，例如第一到第四上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv100u。之后，上拉OCD控制邏輯單元110a響應(yīng)于上拉增加信號pu_inc和上拉減小信號pu_dec而控制第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u中被激勵(lì)的上拉驅(qū)動器阻抗調(diào)節(jié)信號的數(shù)量。
加電信號pwrup用作用于第一到第四初始高寄存器111到114以及第一到第四初始低寄存器115到118的使能信號。
第一初始高寄存器111的輸出信號被輸出為上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u，或者電源電壓VDD被輸出為第一上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u，這取決于第一開關(guān)SW1和第二開關(guān)SW2。
至少，第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u中的第一上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u應(yīng)被激勵(lì)。因此，第二開關(guān)SW2輸出電源電壓VDD給drv70u以由此總是激勵(lì)drv70u。
同時(shí)，上拉OCD控制邏輯單元110a的結(jié)構(gòu)與下拉OCD控制邏輯單元110b相同。因此，下拉OCD控制邏輯單元110b的方塊圖被省略。
圖8是示出被包括在上拉OCD控制邏輯單元110a中的第一到第四初始高寄存器之一的示意電路圖。
如所示，第三初始高寄存器113包括第一使能緩沖單元1131、第二使能緩沖單元1134、第一信號輸入單元1132、第二信號輸入單元1133、第一RS觸發(fā)器單元1135和第一信號輸出單元1136。
第一信號輸入單元1132通過缺省輸入端子DEFAULT來接收OCD缺省控制信號OCD_default并且在緩沖它之后輸出OCD缺省控制信號OCD_default。第一信號輸入單元1132亦對上拉增加信號pu_inc和來自先前初始高寄存器的，在此情況下即來自第二初始高寄存器112的輸出信號執(zhí)行邏輯NAND運(yùn)算，然后輸出結(jié)果。
第二信號輸入單元1133對上拉減小信號pu_dec的反相信號和來自接下來的初始高寄存器的，在此情況下即來自第四初始高寄存器114的輸出信號執(zhí)行邏輯NAND運(yùn)算，然后輸出結(jié)果。
第一RS觸發(fā)器單元1135將來自第一和第二信號輸入單元1132和1133的輸出信號接收為其輸入信號；并且由加電信號pwrup來使能。
第一信號輸出單元1136由加電信號pwrup來使能并且緩沖來自第一RS觸發(fā)器單元1135的輸出信號以由此將所緩沖的信號輸出為第三初始高寄存器113的輸出信號，即第三上拉驅(qū)動器阻抗調(diào)節(jié)信號drv90u。
第一和第二使能緩沖單元1131和1134用來將加電信號pwrup分別傳遞給第一RS觸發(fā)器單元1135和第一信號輸出單元1136。
圖9是示出被包括在上拉OCD控制邏輯單元110a中的第一到第四初始低寄存器之一的示意電路圖。
如所示，117包括第三信號輸入單元1171、第四信號輸入單元1172、第二RS觸發(fā)器單元1173、第三使能緩沖單元1174和第二信號輸出單元1175。
第三信號輸入單元1171對上拉增加信號pu_inc和來自先前寄存器的，在此情況下即來自第二初始低寄存器116的輸出信號執(zhí)行邏輯NAND運(yùn)算；然后輸出結(jié)果。
第四信號輸入單元1172通過缺省輸入端子DEFAULT來接收OCD缺省控制信號OCD_default并且在緩沖它之后輸出OCD缺省控制信號OCD_default。第四信號輸入單元1172亦對上拉減小信號pu_dec的反相信號和來自接下來的寄存器的輸出信號執(zhí)行邏輯NOR運(yùn)算；然后輸出結(jié)果。
第二RS觸發(fā)器單元1173由電源信號pwrup來使能并且接收來自第三和第四信號輸入單元1171和1172的輸出信號。
第二信號輸出單元1175由加電信號pwrup來使能并且緩沖來自第二RS觸發(fā)器單元1173的輸出信號以由此將所緩沖的信號輸出為第三初始低寄存器117的輸出信號，即第七上拉驅(qū)動器阻抗調(diào)節(jié)信號drv130u。
圖10是示出圖6中所示的EMRS解碼器700的示意電路圖。
EMRS解碼器700通過尋址引腳ADD<9:7>，即第一尋址引腳ADD<7>、第二尋址引腳ADD<8>和第三尋址引腳ADD<9>來接收3位控制碼；并且解碼該3位控制碼以輸出控制信號，即OCD退出控制信號OCD_exit、OCD第一驅(qū)動模式控制信號OCD_drve1、OCD第二驅(qū)動模式控制信號OCD_drive0、OCD調(diào)節(jié)控制信號OCD_adjust和OCD缺省控制信號OCD_default。
OCD退出控制信號OCD_exit、OCD第一驅(qū)動模式控制信號OCD_drive1、OCD第二驅(qū)動模式控制信號OCD_drive0、OCD調(diào)節(jié)控制信號OCD_adjust和OCD缺省控制信號OCD_default控制同步半導(dǎo)體存儲器件如圖3B中所示而被操作。
OCD退出控制信號OCD_exit為同步半導(dǎo)體存儲器件服務(wù)以從OCD校準(zhǔn)控制操作被退出。OCD第一驅(qū)動模式控制信號OCD_drive1用來調(diào)節(jié)上拉驅(qū)動器210的輸出阻抗，而OCD第二驅(qū)動模式控制信號OCD_drive0用來調(diào)節(jié)下拉驅(qū)動器220的輸出阻抗。
OCD調(diào)節(jié)控制信號OCD_adjust為同步半導(dǎo)體存儲器件服務(wù)以進(jìn)入阻抗調(diào)節(jié)模式以便于在OCD校準(zhǔn)控制操作期間調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗。
OCD缺省控制信號OCD_default將數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗設(shè)置為缺省值。
圖11是示出如圖6中所示的OCD控制碼信號解碼器120的示意電路圖。
如以上所述，OCD控制碼信號解碼器120解碼從數(shù)據(jù)排列單元400輸出的4位OCD控制碼信號以產(chǎn)生上拉增加信號pu_inc、下拉增加信號pd_inc、上拉減小信號pu_dec和下拉減小信號pd_dec，以便于同步半導(dǎo)體存儲器件如圖4B中所示而被操作。
參考圖5到11，依照本發(fā)明優(yōu)選實(shí)施例的同步半導(dǎo)體存儲器件的操作在以下被描述。
如以上所述，OCD校準(zhǔn)控制操作是由JEDEC提出以提高數(shù)據(jù)輸入/輸出速度的概念之一。
OCD校準(zhǔn)控制操作用來調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗以使數(shù)據(jù)輸出驅(qū)動器可具有最優(yōu)化的輸出阻抗。
因此，為實(shí)施OCD校準(zhǔn)控制操作，半導(dǎo)體存儲器件應(yīng)被提供有OCD控制碼輸入引腳、OCD控制碼輸入單元和控制單元，用于解碼OCD控制碼信號以調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗。
如圖5中所示，依照本發(fā)明的同步半導(dǎo)體存儲器件不單獨(dú)包括OCD控制碼輸入單元，但使用數(shù)據(jù)輸入單元作為OCD控制碼輸入單元。
同步半導(dǎo)體存儲器件在數(shù)據(jù)存取操作期間通過DQ墊來接收數(shù)據(jù)信號并且將該數(shù)據(jù)信號傳遞給存儲器芯500，或者在OCD校準(zhǔn)控制操作期間通過DQ墊來接收4位OCD控制碼信號以解碼該4位控制碼信號以便于調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗。
在數(shù)據(jù)輸出驅(qū)動器200的輸出阻抗被OCD校準(zhǔn)控制操作最優(yōu)化之后，數(shù)據(jù)輸出驅(qū)動器200輸出從存儲器芯500輸出的數(shù)據(jù)信號。
命令信號解碼器800解碼所述多個(gè)命令信號以向EMRS解碼器700通知同步半導(dǎo)體存儲器件處于OCD校準(zhǔn)控制操作中。
之后，響應(yīng)于通過尋址引腳ADD<9:7>被輸入為001的3位控制碼，EMRS解碼器700激勵(lì)并輸出OCD第一驅(qū)動模式控制信號OCD_drive1以調(diào)節(jié)上拉驅(qū)動器210的輸出阻抗。
在OCD第一驅(qū)動模式控制信號OCD_drive1被激勵(lì)之后，上拉驅(qū)動器210將數(shù)據(jù)信號輸出為邏輯高電平并且此時(shí)上拉驅(qū)動器210的輸出阻抗被測量。
之后，響應(yīng)于通過尋址引腳ADD<9:7>被輸入為100的3位控制碼，EMRS解碼器700激勵(lì)并輸出OCD調(diào)節(jié)控制信號OCD_adjust。
在OCD調(diào)節(jié)控制信號OCD_adjust被激勵(lì)之后，4位OCD控制碼信號通過DQ墊而被輸入。該4位OCD控制碼信號通過數(shù)據(jù)輸入單元300和數(shù)據(jù)排列單元400而傳遞給OCD控制碼信號解碼器120。
之后，OCD控制碼信號解碼器120解碼4位OCD控制碼信號以控制上拉OCD控制邏輯單元110a。然后，上拉OCD控制邏輯單元110a輸出第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u。
上拉驅(qū)動器210響應(yīng)于第一到第八上拉驅(qū)動器阻抗調(diào)節(jié)信號drv70u到drv140u而調(diào)節(jié)其輸出阻抗。調(diào)節(jié)上拉驅(qū)動器210的輸出阻抗是通過控制被包括在上拉驅(qū)動器210中的全體MOS晶體管中導(dǎo)通的MOS晶體管的數(shù)量來進(jìn)行的。
之后，上拉驅(qū)動器210將數(shù)據(jù)信號輸出為具有經(jīng)調(diào)節(jié)的輸出阻抗的邏輯高電平。
下拉驅(qū)動器220類似地調(diào)節(jié)其輸出阻抗。
如以上所述，依照本發(fā)明的同步半導(dǎo)體存儲器件不包括用于輸入OCD控制碼信號的附加輸入/輸出引腳和附加通路，但使用DQ墊和數(shù)據(jù)輸入單元以便于輸入OCD控制碼信號。因此，有可能實(shí)施使同步半導(dǎo)體存儲器件的尺寸最小的OCD校準(zhǔn)控制操作。
本申請包含了涉及2003年10月25日提交于韓國專利局的韓國專利申請No.2003-58733的主題，其全部內(nèi)容在此引入作為參考。
盡管已參照特定的實(shí)施例描述了本發(fā)明，對本領(lǐng)域的技術(shù)人員顯而易見的是可在如被限定于以下權(quán)利要求中的本發(fā)明的精神和范圍內(nèi)做出各種改變和修改。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其具有通過執(zhí)行OCD校準(zhǔn)控制操作來調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗的能力，該半導(dǎo)體存儲器件包括數(shù)據(jù)輸入/輸出墊；數(shù)據(jù)輸入單元，用于緩沖和鎖存在數(shù)據(jù)存取操作期間通過輸入/輸出墊而輸入的數(shù)據(jù)信號，或者用于緩沖和鎖存在OCD校準(zhǔn)控制操作期間通過輸入/輸出墊而輸入的OCD控制碼信號；數(shù)據(jù)排列單元，用于在數(shù)據(jù)存取操作期間排列由數(shù)據(jù)輸入單元鎖存的數(shù)據(jù)信號并傳遞經(jīng)排列的數(shù)據(jù)信號給存儲器芯，或者用于在OCD校準(zhǔn)控制操作期間排列和輸出由數(shù)據(jù)輸入單元鎖存的OCD控制碼信號；數(shù)據(jù)輸出驅(qū)動器，用于輸出和驅(qū)動從存儲器芯輸出的數(shù)據(jù)信號；以及OCD控制單元，用于解碼從數(shù)據(jù)排列單元輸出的OCD控制碼信號以由此調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗。
2.權(quán)利要求1的半導(dǎo)體存儲器件，其中數(shù)據(jù)輸出驅(qū)動器通過數(shù)據(jù)輸入/輸出墊來輸出數(shù)據(jù)信號。
3.權(quán)利要求1的半導(dǎo)體存儲器件，其中數(shù)據(jù)輸入單元包括數(shù)據(jù)輸入緩沖器，用于緩沖通過數(shù)據(jù)輸入/輸出墊而輸入的數(shù)據(jù)信號或OCD控制碼信號；以及數(shù)據(jù)鎖存單元，用于鎖存由數(shù)據(jù)輸入緩沖器緩沖的數(shù)據(jù)信號或OCD控制碼信號。
4.權(quán)利要求1的半導(dǎo)體存儲器件，其中數(shù)據(jù)排列單元包括正常數(shù)據(jù)排列單元，用于排列由數(shù)據(jù)鎖存單元鎖存的數(shù)據(jù)信號以由此將經(jīng)排列的數(shù)據(jù)信號輸出給存儲器芯；以及OCD碼排列單元，用于排列由數(shù)據(jù)鎖存單元鎖存的OCD碼信號以由此將OCD碼信號輸出給OCD控制單元。
5.權(quán)利要求1的半導(dǎo)體存儲器件，其中OCD控制單元包括OCD控制碼信號解碼器，用于解碼從數(shù)據(jù)排列單元輸出的OCD控制碼信號以由此輸出用于增加數(shù)據(jù)輸出驅(qū)動器輸出阻抗的增加控制信號或用于減小數(shù)據(jù)輸出驅(qū)動器輸出阻抗的減小控制信號；以及OCD控制邏輯單元，用于響應(yīng)于所述增加控制信號或減小控制信號而產(chǎn)生用于調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器輸出阻抗的多個(gè)阻抗調(diào)節(jié)信號以由此將所述多個(gè)阻抗調(diào)節(jié)信號輸出給數(shù)據(jù)輸出驅(qū)動器。
6.權(quán)利要求5的半導(dǎo)體存儲器件，其中數(shù)據(jù)輸出驅(qū)動器被提供有并聯(lián)連接的多個(gè)MOS晶體管并響應(yīng)于從OCD控制邏輯單元輸出的所述多個(gè)阻抗調(diào)節(jié)信號而控制所述多個(gè)MOS晶體管中導(dǎo)通的MOS晶體管的數(shù)量。
7.權(quán)利要求5的半導(dǎo)體存儲器件，其中數(shù)據(jù)輸出驅(qū)動器包括上拉驅(qū)動器，用于在接收從存儲器芯輸出的第一電平數(shù)據(jù)信號之后上拉驅(qū)動數(shù)據(jù)輸入/輸出墊；以及下拉驅(qū)動器，用于在接收從存儲器芯輸出的第二電平數(shù)據(jù)信號之后下拉驅(qū)動數(shù)據(jù)輸入/輸出墊。
8.權(quán)利要求7的半導(dǎo)體存儲器件，其中OCD控制邏輯單元包括上拉OCD控制邏輯單元，用于響應(yīng)于從OCD控制碼信號解碼器輸出的第一增加控制信號和第一減小控制信號而將多個(gè)第一阻抗調(diào)節(jié)信號輸出給上拉驅(qū)動器；以及下拉OCD控制邏輯單元，用于響應(yīng)于從OCD控制碼信號解碼器輸出的第二增加控制信號和第二減小控制信號而將多個(gè)第二阻抗調(diào)節(jié)信號輸出給下拉驅(qū)動器。
全文摘要
一種半導(dǎo)體存儲器件包括數(shù)據(jù)輸入/輸出墊；數(shù)據(jù)輸入單元，用于緩沖和鎖存在數(shù)據(jù)存取操作期間通過輸入/輸出墊而輸入的數(shù)據(jù)信號，或者用于緩沖和鎖存在OCD校準(zhǔn)控制操作期間通過輸入/輸出墊而輸入的OCD控制碼信號；數(shù)據(jù)排列單元，用于在數(shù)據(jù)存取操作期間排列由數(shù)據(jù)輸入單元鎖存的數(shù)據(jù)信號并傳遞經(jīng)排列的數(shù)據(jù)信號給存儲器芯，或者用于在OCD校準(zhǔn)控制操作期間排列和輸出由數(shù)據(jù)輸入單元鎖存的OCD控制碼信號；數(shù)據(jù)輸出驅(qū)動器，用于輸出和驅(qū)動從存儲器芯輸出的數(shù)據(jù)信號；以及OCD控制單元，用于解碼從數(shù)據(jù)排列單元輸出的OCD控制碼信號以由此調(diào)節(jié)數(shù)據(jù)輸出驅(qū)動器的輸出阻抗。
文檔編號G11C7/10GK1606095SQ20041007696
公開日2005年4月13日 申請日期2004年8月25日 優(yōu)先權(quán)日2003年8月25日
發(fā)明者劉圣鐘 申請人:海力士半導(dǎo)體有限公司