專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造方法。特別是，本發(fā)明涉及有效地適用于具有非易失存儲器如EEPROM(電可擦可編程只讀存儲器)或快閃存儲器的半導體器件及其制造方法的技術。
背景技術：
由本發(fā)明人研究過的非易失存儲單元除了浮置柵極和控制柵極之外還具有被稱為輔助柵極的第三柵極。在半導體襯底的主表面上方，按照一個靠著一個的方式設置多個輔助柵極，每個輔助柵極的平面結構為帶狀。在覆蓋多個輔助柵極的絕緣膜上，各在相鄰輔助柵極之間形成槽，并且在每個槽的側面和底部設置橫截面為凸起狀的浮置柵極。在浮置柵極上方，經層間膜提供控制柵極。
順便提及，例如，在日本未審專利公報No.2000-188346中，公開了一種NAND型快閃存儲單元，這些存儲單元構成為在形成在半導體襯底的主表面上方的用于隔離的相鄰STI區(qū)之間，提供橫截面為凸起狀的浮置柵極，以及按照覆蓋該表面的方式經層間膜提供控制柵極。(專利文獻1)。
日本未審專利公報No.2000-188346發(fā)明內容然而，對于具有非易失存儲器的半導體器件，小型化的要求日益增長。在這種條件下，如何在不產生各種缺陷的情況下減小器件的尺寸成為一個重要目標。
本發(fā)明的目的是提供一種能減小具有非易失存儲器的半導體器件的尺寸的技術。
通過下面說明書的文字說明和附圖使前述和其它目的以及本發(fā)明的其它特征更明顯。
除了在本申請中公開的本發(fā)明以外，下面將簡要說明典型例子的概述。
根據本發(fā)明的一個方面，一種半導體器件包括半導體襯底；和在半導體襯底上方的具有多個第一電極、與第一電極交叉的多個第二電極以及用于電荷積累的多個第三電極的多個非易失存儲單元，所述多個第三電極設置在多個相鄰第一電極和多個第二電極之間的部分的相交點上并處于與第一電極和第二電極絕緣的狀態(tài)，其中每個第三電極按照高度比第一電極高的方式形成為橫截面為凸起狀。
此外，根據本發(fā)明的另一方面，一種半導體器件包括半導體襯底；和在半導體襯底上方的具有多個第一電極、與第一電極交叉的多個第二電極以及用于電荷積累的多個第三電極的多個非易失存儲單元，所述多個第三電極設置在多個相鄰第一電極和多個第二電極之間的部分的相交點上并處于與第一電極和第二電極絕緣的狀態(tài)，其中多個第一電極具有在半導體襯底中形成反型層的功能。
下面簡要介紹通過在本申請中公開的本發(fā)明的典型實施例獲得的效果。
可以促進非易失存儲器的小型化。
此外，可以減小半導體器件的尺寸。


圖1是作為本發(fā)明一個實施例的半導體器件的主要部分的平面圖；圖2是沿著圖1的線Y1-Y1截取的剖面圖；
圖3是沿著圖1的的線X1-X1截取的剖面圖；圖4是沿著圖1的的線X2-X2截取的剖面圖；圖5是在圖1的半導體器件的數據寫操作期間的主要部分的電路圖；圖6是在圖5的數據寫操作期間半導體器件的主要部分的剖面圖；圖7是在圖1的數據寫操作期間半導體器件的主要部分的電路圖；圖8是是在圖7的數據寫操作期間半導體器件的主要部分的剖面圖；圖9是在數據擦除操作期間半導體器件的主要部分的剖面圖；圖10是作為本發(fā)明一個實施例的在圖1的半導體器件制造步驟中的半導體襯底的一個例子的主要部分的平面圖；圖11是沿著圖10的線Y1-Y1截取的剖面圖；圖12是沿著圖10的線X1-X1截取的剖面圖；圖13是在圖10的制造步驟中在半導體器件的外圍電路區(qū)中的半導體襯底的一個例子的主要部分的剖面圖；圖14是在圖10等的制造步驟之后的半導體器件制造步驟中的半導體襯底的一個例子的主要部分的平面圖；圖15是沿著圖14的線Y1-Y1截取的剖面圖；圖16是沿著圖14的線X1-X1截取的剖面圖；圖17是沿著圖14的線X2-X2截取的剖面圖；圖18是在圖14的制造步驟中在快閃存儲器的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖19是在圖10等的制造步驟之后的半導體器件制造步驟中對應半導體襯底的圖14的線Y1-Y1的部分的一個例子的主要部分的剖面圖；圖20是在與圖19相同的步驟中對應圖14的線X1-X1的部分的剖面圖；
圖21是在與圖19相同的步驟中對應圖14的線X2-X2的部分的剖面圖；圖22是在與圖14相同的步驟中的快閃存儲器的外圍電路區(qū)中的半導體襯底的一個例子的主要部分的剖面圖；圖23是在圖19等的制造步驟之后的半導體器件制造步驟中對應圖14的線Y1-Y1的部分的剖面圖；圖24是在與圖23相同的步驟中對應圖14的線X1-X1的部分的剖面圖；圖25是在與圖23相同的步驟中的對應圖14的線X2-X2的部分的剖面圖；圖26是在與圖23相同的步驟中在半導體器件外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖27是在圖23等的制造步驟之后的制造步驟中的半導體器件的主要部分的平面圖；圖28是圖27的主要部分的放大平面圖；圖29是沿著圖28的線Y1-Y1截取的剖面圖；圖30是沿著圖28的線X1-X1截取的剖面圖；圖31是在沿著圖28的線X2-X2截取的剖面圖；圖32是在與圖27相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖33是在圖27等的制造步驟之后的制造步驟中對應半導體器件的圖28的線Y1-Y1的部分的剖面圖；圖34是在與圖33相同的步驟中對應圖28的線X1-X1的部分的剖面圖；圖35是在與圖33相同的步驟中對應圖28的線X2-X2的部分的剖面圖；圖36是在與圖33相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖37是在圖33等的制造步驟之后的半導體器件制造步驟中對應圖28的線Y1-Y1的部分的剖面圖；圖38是在與圖37相同的步驟中對應圖28的線X2-X2的部分的剖面圖；圖39是在圖37等的制造步驟之后的半導體器件制造步驟中對應圖28的線Y1-Y1的部分的剖面圖；圖40是在與圖39相同的步驟中對應圖28的線X2-X2的部分的剖面圖；圖41是在與圖39等的制造步驟之后的半導體器件制造步驟中對應圖28的線Y1-Y1的部分的剖面圖；圖42是在與圖41相同的步驟中對應圖28的線X1-X1的部分的剖面圖；圖43是在與圖41相同的步驟中對應圖28的線X2-X2的部分的剖面圖；圖44是在與圖33相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖45是在圖41等的制造步驟之后的半導體器件制造步驟中對應圖28的線Y1-Y1的部分的剖面圖；圖46是在與圖45相同的步驟中對應圖28的線X1-X1的部分的剖面圖；圖47是在與圖45相同的步驟中對應圖28的線X2-X2的部分的剖面圖；圖48是在與圖45相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖49是在圖41等的制造步驟之后的半導體器件制造步驟中半導體襯底的一個例子的主要部分的剖面圖；圖50是沿著圖49的線Y1-Y1截取的剖面圖；圖51是沿著圖49的線X1-X1截取的剖面圖；圖52是在與圖49相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；
圖53是在圖49等的制造步驟之后的半導體器件制造步驟中對應圖49的線Y1-Y1的部分的剖面圖；圖54是在與圖53相同的步驟中對應圖49的線X1-X1的部分的剖面圖；圖55是在與圖53相同的步驟中對應圖49的線X2-X2的部分的剖面圖；圖56是在與圖53相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖57是在圖53等的制造步驟之后的制造步驟中半導體器件的主要部分的平面圖；圖58是沿著圖57的線Y1-Y1截取的剖面圖；圖59是沿著圖57的線Y2-Y2截取的剖面圖；圖60是沿著圖57的線X1-X1截取的剖面圖；圖61是沿著圖57的線X2-X2截取的剖面圖；圖62是在圖57等的制造步驟之后的制造步驟中半導體器件的主要部分的平面圖；圖63是沿著圖62的線Y1-Y1截取的剖面圖；圖64是沿著圖62的線Y2-Y2截取的剖面圖；圖65是沿著圖62的線X1-X1截取的剖面圖；圖66是沿著圖62的線X2-X2截取的剖面圖；圖67是在與圖62相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖68是在圖62等的制造步驟之后的半導體器件制造步驟中對應圖62的線Y2-Y2的部分的剖面圖；圖69是對應圖62的線X1-X1的部分的剖面圖；圖70是在圖68等的制造步驟之后的半導體器件制造步驟中對應圖62的線X2-X2的部分的剖面圖；圖71是在與圖70相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；
圖72是在圖70等的制造步驟之后的半導體器件制造步驟中對應圖62的線X1-X1的部分的剖面圖；圖73是在與圖72相同的步驟中對應圖62的線X2-X2的部分的剖面圖；圖74是在與圖72相同的步驟中在半導體器件的外圍電路區(qū)中半導體襯底的一個例子的主要部分的剖面圖；圖75是用于表示在本發(fā)明半導體器件的制造步驟中產生的問題的制造步驟中的半導體器件的主要部分的剖面圖；圖76是在圖75的步驟之后的制造步驟中半導體器件的主要部分的剖面圖；圖77是在圖76的步驟之后的制造步驟中半導體器件的主要部分的剖面圖；圖78是在制造步驟中的圖77的半導體器件的主要部分的平面圖；圖79是用于表示在本發(fā)明半導體器件的制造步驟中產生的問題的制造步驟中的半導體器件的主要部分的剖面圖；圖80是在圖79的步驟之后的制造步驟中的半導體器件的主要部分的剖面圖；圖81是在圖80的步驟之后的制造步驟中的半導體器件的主要部分的剖面圖；圖82是作為本發(fā)明另一實施例的半導體器件的主要部分的平面圖；圖83是在制造步驟中的對應圖82的半導體器件的線X2-X2的部分的剖面圖；圖84是在圖83的制造步驟之后的制造步驟中對應半導體器件的線X2-X2的部分的剖面圖；圖85是在圖84的制造步驟之后的制造步驟中對應半導體器件的線X2-X2的部分的剖面圖；圖86是作為本發(fā)明的另一實施例的半導體器件的存儲區(qū)的主要部分的剖面圖；圖87是在圖86的半導體器件的數據寫操作期間半導體襯底的主要部分的剖面圖；圖88是在圖86的半導體器件的數據讀操作期間半導體襯底的主要部分的剖面圖；圖89是在圖86的半導體器件的數據擦除操作期間半導體襯底的主要部分的剖面圖；圖90是作為本發(fā)明又一實施例的半導體器件的存儲區(qū)的主要部分的剖面圖；圖91是在圖90的半導體器件的數據寫操作期間半導體襯底的主要部分的剖面圖；圖92是在圖90的半導體器件的數據讀操作期間半導體襯底的主要部分的剖面圖；圖93是在圖90的半導體器件的數據擦除操作期間半導體襯底的主要部分的剖面圖；和圖94是表示作為本發(fā)明一個實施例的半導體器件的存儲柵網(mat)的布局的平面圖。
具體實施例方式
在下面的實施例中，如果需要的話，為方便起見，獨立的實施例可以分為多個部分或實施例，并在下面將要說明。除了特殊規(guī)定外，它們互相不是不相關的，而是一個可以是另一個的部分或全部的改變例子、細節(jié)、補充說明等的關系。此外，在下列實施例中，當參考元件數量等(包括數量、數值、量、范圍等)時，除了特殊規(guī)定外，和除了這個數量原則上明顯限于特殊數量外，它們不限于特殊數量，并且可以是相等或大于、或者等于或小于特殊數量。此外，在下列實施例中，應該理解，構成元件(包括元件步驟等)不是必不可少的，除了特殊規(guī)定外，和除了它們被假定為原則上明顯必要外。同樣，在下列實施例中，當參考構成元件的形狀和位置關系等時，它們被解釋為包括與該形狀基本類似或相似的形狀等，除了特殊規(guī)定和除了它們被假設為原則上明顯不是這樣之外。對于前述數值和范圍也是這樣的。此外，在下列實施例中使用附圖的情況下，為了使平面圖更容易觀察，平面圖可以被畫上陰影線。在用于表述實施例的所有附圖中，相同的元件用相同的數字和標記表示，并且省略其重復描述。此外，在下列實施例中，作為場效應晶體管的MIS·FET(金屬絕緣體半導體·場效應晶體管)縮寫為MIS，n溝道型MIS縮寫為nMIS，p溝道型MIS縮寫為pMIS。下面將通過參照附圖詳細介紹本發(fā)明的實施例。
(實施例1)在實施例1中，將介紹本發(fā)明應用于例如4-G位AND型快閃存儲單元的情況的一個例子。
圖1是本實施例1的快閃存儲器的主要部分的平面圖；圖2是沿著圖1的線Y1-Y1截取的剖面圖；圖3是沿著圖1的線X1-X1截取的剖面圖；和圖4是沿著圖1的線X2-X2截取的剖面圖。順便提及，圖1中的標記X表示第一方向，同一幅圖中的標記Y表示垂直于第一方向的第二方向。
其中形成本實施例1的快閃存儲器的半導體芯片的半導體襯底(以下將簡稱為襯底)1S由例如p型硅(Si)單晶構成。在主表面(器件形成表面)上方，設置有源區(qū)2、隔離區(qū)3、多個第一電極4G、多個字線(第二電極)5、多個浮置柵極(第三電極)6G、多個非易失存儲單元(以下簡稱為存儲單元)MC、和多個選擇nMIS Qsn0和選擇nMIS Qsn1。參見襯底1S的剖面圖，在襯底1S的存儲區(qū)和選擇晶體管區(qū)中形成p型阱PW1和n型掩埋區(qū)NISO。P型阱PW1是通過向其中例如引入硼(B)形成的，并且其外周邊(側面和底面)被n型掩埋區(qū)NISO包圍。在n型掩埋區(qū)NISO中，例如已經引入磷(P)。
有源區(qū)2是形成器件的區(qū)域。如后面所述的，在存儲區(qū)中的有源區(qū)2中，不形成用于位線的半導體區(qū)，因此存儲區(qū)的尺寸減小。有源區(qū)2的平面結構的外部輪廓由隔離區(qū)3限定。隔離區(qū)3形成為槽型隔離區(qū)，該槽型隔離區(qū)例如被稱為STI(淺槽隔離)或SGI(淺溝隔離)。即，隔離區(qū)3是通過在襯底1S中所挖的槽中掩埋絕緣膜如氧化硅膜(SiO2等)形成的。
多個第一電極4G在平面結構上各沿著第一方向X形成為矩形。各個第一電極4G安排成沿著第二方向Y以彼此間隔所希望的距離彼此大致平行。第一電極4G的窄部分的沿著第二方向Y的尺寸(寬度)例如為大約65nm。而且，相鄰第一電極4G之間的間隔例如為大約115nm。第一電極4G大致設置成在平面圖上與有源區(qū)2重疊的關系。當所希望的電壓施加于第一電極4G時，沿著第一電極4G在有源區(qū)2中在襯底1S的主表面部分中形成n型反型層。n型反型層是用于形成位線(存儲單元MC的源和漏)的部分。
下面將參照圖4介紹存儲單元MC的源和漏分別電連接到總位線和公共漏線的機理，其中圖4是沿著圖1的線X2-X2和線X3-X3截取的剖面圖。這里，圖4表示沿著線X2-X2截取的剖面圖。沿著線X2-X2和X3-X3截取的剖面結構是對稱相等，除了建立到總位線或公共漏線的電連接之外。因此，省略了關于線X3-X3的詳細說明。
當所希望的電壓施加于所希望的第一電極4G時，如圖1所示，在第一電極4G下面的有源區(qū)2中形成用于漏極的位線(n型反型層)。如圖4所示，經形成在襯底1S的主表面中的n-型半導體區(qū)7建立到所希望選擇nMIS Qsn0的電連接，還建立經選擇nMIS Qsn0到公共漏線的電連接。n-型半導體區(qū)7是通過在第一電極4G和選擇nMISQsn0之間在第一方向X的其延伸線上引入例如砷(As)形成的。并且，如上所述，對于存儲單元MC的源極和總位線之間的連接也是這樣。即，為了形成存儲單元MC的源區(qū)和漏區(qū)，提供每個第一電極4G。
這樣，在本實施例1中，在形成每個存儲單元MC的區(qū)域中，在有源區(qū)2中在襯底1S的主表面部分中由第一電極4G形成用于位線的反型層。因此，在有源區(qū)2中不形成用于形成位線的半導體區(qū)。當在有源區(qū)2中形成用于形成位線的半導體區(qū)時，確保各個尺寸變?yōu)楸仨毜?，如確保在用于形成位線的半導體區(qū)中允許雜質擴散的尺寸，確保用于注入雜質離子的尺寸，和確保允許失對準的尺寸。這就強迫存儲單元MC的尺寸增加。相反，在本實施例1中，在用于形成每個存儲單元MC的區(qū)域中不形成用于位線的半導體區(qū)。為此，可以大大減小存儲單元MC的尺寸，這就大大減小了整個存儲區(qū)的尺寸。此外，第一電極4G不僅具有形成位線的功能，而且具有在相鄰存儲單元MC之間起隔離的功能。這消除了在存儲區(qū)中提供槽型隔離區(qū)3的必要性，可以減小將要形成的位線的間距。此外，沒有產生由于小型化而從槽型隔離區(qū)3賦予的應力問題等。此外，在形成相鄰存儲單元MC的源極和漏極(位線)共享的結構時，不必通過注入雜質形成擴散層。因而，采用通過利用反型層形成源極和漏極區(qū)(位線)的這種結構。為此，不產生由于小型化造成的雜質熱擴散的問題等。這就可以減小由存儲區(qū)占據的面積。
在存儲區(qū)的單元區(qū)中，例如，設置四個第一電極4G(G0到G3)。即，四個第一電極4G(G0-G3)被看作一組。圖1示出了下列情況。在單元區(qū)中在一個第一電極4G(G1)的右手側邊緣，形成用于與上層線連接的寬區(qū)4GA；在下層相鄰第一電極4G(G2)的左手側邊緣，形成用于與上層線連接的寬區(qū)4GA；下層相鄰第一電極4G(G3)的右手側邊緣連接到布線4LA；并且下層相鄰第一電極4G(G0)的左手側邊緣連接到布線4LB。線4LA和4LB各沿著圖1的第二方向Y形成為帶狀圖形。作為每四個當中的一個的第一電極4G(G3或G0)整體地連接到它們每個上。即，布線4LA和4LB各構成為被輸送相同電位的用于多個第一電極4G的公共布線。這種第一電極4G(G0-G3)和4GA以及布線4LA和4LB是例如在相同步驟期間通過對低電阻多晶硅膜進行構圖形成的。這里，從形成等的難易程度觀點來看，在相同層中一體形成供給相同電勢的多個第一電極4G、寬區(qū)4GA和布線4LA和4LB，并且彼此電連接。每個第一電極4G和布線4LA和4LB的每個厚度例如大約為50nm。這樣，通過減小每個第一電極4G的厚度，可以減小第一電極4G和浮置柵極6G之間的耦合比。這就可以減小浮置柵極6G的高度。第一電極4G和布線4LA和4LB與襯底1S的主表面之間的絕緣膜8由例如氧化硅形成，并且考慮到二氧化硅等效膜厚，具有例如大約8.5nm的厚度。在第一電極的整個側面上方和布線4LA和4LB的每個側面上方，形成例如由氧化硅形成的絕緣膜9。在第一電極4G和布線4LA和4LB的頂表面上方，形成例如由氮化硅(Si3N4等)形成的蓋膜10。此外，在存儲區(qū)的外周邊中在第一電極4G的蓋膜10、寬區(qū)4GA和布線4LA和4LB上方，淀積由例如氧化硅形成的絕緣膜11。此外，作為其覆蓋層，淀積例如由氧化硅形成的絕緣膜12。每個第一電極4G經接觸孔CT中的栓塞PG電連接到其相應的上部第一層布線M1。在蓋膜10和絕緣膜11和12中打開接觸孔CT，并且接觸孔CT設置在寬區(qū)4GA和布線4LA和4LB的部分中。
存儲單元(存儲柵網)的每個塊形成的多個字線5(WL)的數量是256。在本實施例中，為了容易理解說明，示出了WL0-WL2。各個字線5(WL0-WL2)的平面結構各沿著第二方向Y形成為矩形。即，各個字線5(WL0-WL2)設置成與第一電極4G(G0-G3)垂直的狀態(tài)并處于沿著圖1的第一方向X以彼此間隔的預定距離大致彼此平行對準。位于相鄰第一電極4G之間的字線5的每個部分用作存儲單元MC的控制柵極。在設計上字線5的沿著第一方向X的尺寸等于在設計上的相鄰字線5之間的間隔，并且例如大約為90nm。這樣，通過使在設計上字線5的沿著第一方向X的尺寸等于在設計上相鄰字線5之間的間隔，可以便于控制柵極5a和浮置柵極6G之間的耦合比。因而，可以將耦合比設置為較好的值。即，可以使控制柵極5a和浮置柵極6G之間的耦合比最大化。每個字線5例如由低電阻多晶硅的導電膜5a和形成在其頂表面上的如硅化鎢(WSix)膜的難熔金屬硅化物膜5b的多層膜形成。在字線5的頂表面上方，淀積例如由氧化硅形成的絕緣膜13。順便提及，沿著第一方向X的最外層布線5各構成為不對存儲操作起作用的圖形，并考慮到通過曝光減薄，形成為比其它字線5寬。而且，如圖2的剖面圖所示，利用如下方式形成作為字線5的下層的導體膜5a在各個存儲單元MC的方向Y，經絕緣膜18，導體膜5a被掩埋在各個浮置柵極6G之間。
多個浮置柵極6G設置在相鄰第一電極4G(G0-G3)和字線5(WL0-WL2)之間的部分的相交點上并處于電絕緣狀態(tài)。浮置柵極6G是用于存儲單元MC的數據的電荷積累層并且例如由低電阻多晶硅形成。每個浮置柵極6G在平面圖中形成為矩形。浮置柵極6G的沿著第一方向X的尺寸大致等于字線5的沿著第一方向X的尺寸。例如，該尺寸設置為大約90nm。浮置柵極6G的沿著第二方向Y的尺寸稍微短于相鄰第一電極4G之間的間隔，并且例如設置為大約65nm。
而且，如剖面圖所示，浮置柵極6G經絕緣膜15設置在襯底1S的主表面上方。絕緣膜15是用作存儲單元MC的隧道絕緣膜的絕緣膜，并例如由氮氧化硅(SiON))等形成。氮氧化硅膜是具有如下結構的膜其中氮(N)被隔離在氧化硅和襯底1S之間的界面處。絕緣膜15可由例如氧化硅形成。然而，通過用氮氧化硅形成絕緣膜15，可以提高絕緣膜15的可靠性。即，通過將氮鏈接到形成在襯底1S的主表面中的不穩(wěn)定鍵、捕獲級等，這是由于在形成絕緣膜15之前施加于襯底1S上的損傷等造成的，可以提高絕緣膜15的可靠性。鑒于二氧化硅等效膜厚，絕緣膜15的厚度例如設置為大約9nm。
在浮置柵極6G和第一電極4G之間形成絕緣膜9和16，用于絕緣第一電極4G和浮置柵極6G。而且，沿著第一方向X在相鄰浮置柵極6G和相鄰字線5之間形成絕緣膜17。它在相鄰浮置柵極6G和相鄰字線5之間沿著第一方向X起絕緣作用。絕緣膜16和17例如由氧化硅構成。此外，在浮置柵極6G和字線5的控制柵極之間形成絕緣膜18。絕緣膜18是用于在浮置柵極6G和控制柵極之間形成電容器的膜。它例如由所謂的ONO膜形成，該ONO膜是通過從底層依次疊加氧化硅、氮化硅、和氧化硅制備的。鑒于二氧化硅等效膜厚，絕緣膜18的厚度例如設置為大約16nm。
如圖2或3所示，在本實施例1中，浮置柵極6G各形成為沿著與襯底1S的主表面相交的方向的橫截面為凸起狀(這里為矩形形狀)。它們各形成為從半導體襯底1S的表面突起的形狀。就是說，浮置柵極6G各形成為經絕緣膜15在半導體襯底1S上方在插入第一電極4G之間的區(qū)域中為柱狀(這里為方柱形狀)。浮置柵極6G各利用這樣的方式形成它的高度(相對于襯底1S的主表面的高度)大于每個第一電極4G的高度(相對于襯底1S的主表面的高度)。當每個浮置柵極形成為凹下狀時，如果減小存儲單元的尺寸，就必須減小浮置柵極的厚度。作為這種和其它情況，難以處理浮置柵極。相反，在本實施例1中，每個浮置柵極6G形成為橫截面為凸起狀。結果是，即使在減小存儲單元MC的尺寸時，可以很容易地處理浮置柵極6G。為此，可以有利于存儲單元MC的尺寸的減小。而且，浮置柵極6G和控制柵極之間的電容器形成在浮置柵極6G的突起側壁和突起頂表面上方。就是說，在字線5(5a)和浮置柵極6G之間、在字線5延伸的方向(Y-Y方向)經絕緣膜18形成電容。該電容被計算為在突起浮置柵極6G的頂表面和側壁上方形成的電容值的總和。因此，即使在進一步減少最小處理尺寸時，浮置柵極6G的高度可以增加，從而增加浮置柵極6G和控制柵極的相對部分的面積，最終在不增加由存儲單元MC占據的面積的情況下增加電容器的電容。因此，可以提高在浮置柵極6G和控制柵極之間的耦合比。為此，可以通過控制柵極提高浮置柵極6G的電壓控制的可控性。這就可以提高即使在低電壓時快閃存儲器的寫和擦除速度，允許快閃存儲器能以低電壓操作。即，可以實現快閃存儲器的最小化和減小電壓。浮置柵極6G的高度H1(相對于絕緣膜12的頂表面的高度)例如大約為270-300nm。浮置柵極6G的突起高度H2(第一電極4上方的絕緣膜18的頂表面的高度)例如大約為190nm。
這里，當每個存儲單元MC的尺寸繼續(xù)減小時，沿著字線5延伸的方向(Y-Y方向)的每個浮置柵極6G的長度也可以減小。在這種情況下，通過減小尺寸減小了浮置柵極6G的頂表面部分的電容。然而，在本實施例中，浮置柵極6G的高度的增加使浮置柵極6G側壁部分的電容也增加。為此，可以防止減小字線5和浮置柵極6G之間的電容。因此，為了防止由于尺寸減小而減小電容，器件優(yōu)選設計成每個浮置柵極6G的高度(H1)總是大于沿著字線5延伸的方向(Y-Y方向)的浮置柵極6G的長度。更優(yōu)選將器件設計成浮置柵極6G的突起高度(H2)總是大于浮置柵極6G的長度。上述說明是關于減小尺寸所必須的情況。然而，不必說，還可以通過設計器件來進一步提高在本實施例中產生的半導體器件的電容，使得浮置柵極6G的高度(H1)和突起高度(H2)總是大于浮置柵極6G的長度。
此外，當已經減小在字線5延伸方向(Y-Y方向)的第一電極4G的寬度時，經第一電極4G彼此相鄰的各個浮置柵極6G之間的間隔也減小了。在這情況下，難以將絕緣膜18和字線5(5a)掩埋在各個浮置柵極6G之間的間隔中。在這種情況下，可以想到控制絕緣膜18的厚度，由此減小厚度并可掩埋。然而，不利地減小了字線5和浮置柵極6G之間的電容。因此，需要增加電容，增加的量等于由于通過增加浮置柵極6G的高度而減小絕緣膜18的厚度造成的電容減小的量。即，為了防止由于減小尺寸造成的電容減小，例如，優(yōu)選器件設計成每個浮置柵極6G的高度(H1)總是大于沿著字線5延伸的方向(Y-Y方向)的各個浮置柵極6G之間的間隔。更優(yōu)選將器件設計成浮置柵極6G的突起高度(H2)總是大于各個浮置柵極6G之間的間隔。上述說明是針對減小尺寸所需的情況。但是，不必說，還可以通過如下設計器件來進一步提高本實施例的產生的半導體器件中的電容，使得浮置柵極6G的突起高度(H2)總是大于各個浮置柵極6G的間隔。
而且，在本實施例中，沿著字線延伸的方向(Y-Y方向)的每個浮置柵極6G的長度大致與沿著第一電極4G延伸的方向(X-X方向)的長度大約相同。然而，通過設計器件，使得沿著第一電極4G的延伸方向(X-X方向)的長度大于沿著字線延伸方向(Y-Y方向)的浮置柵極6G的長度，可以增加在每個浮置柵極6G的頂表面部分和側壁部分形成的電容的值。特別是，可以增加側壁部分的電容值。
多個選擇nMIS Qsn設置在用作存儲單元MC的漏極的位線的一側上和用作其源極的位線的一側上。在用作圖1的漏極的位線側上，設置每個選擇nMIS Qsn0，用于在圖1的右手側沿著第二方向Y的每個位線。而且，在用作源極的位線上，設置每個選擇nMIS Qsn1，用于在圖1的左手側沿著第二方向Y的每個位線。這里，將對用作漏極的位線側進行說明。但是，用作源極的位線側在結構上與其相同，因此省略了關于它的說明。
如圖1所示，按照沿著布線4LA(與有源區(qū)2的帶狀區(qū)域相交的部分)的方式，在沿著第二方向Y延伸的帶狀布線4LC的部分上形成在用作漏極的位線側上的選擇nMIS Qsn0的每個柵極4LC1。關于用作源極的位線側上的選擇nMIS Qsn1，按照沿著布線4LB(與有源區(qū)2的帶狀區(qū)域相交的部分)的方式，在沿著第二方向Y延伸的帶狀布線4LD的部分上形成用作柵極的布線4LD1。柵極4LC1、布線4LC、4LD1和4LD例如由低電阻多晶硅膜形成。它們都是通過與第一電極4G、寬區(qū)4GA、和布線4LA和4LB的構圖同時構圖形成的。
如圖4所示，在柵極4LC1和布線4LC上淀積蓋膜10。柵極4LC1和布線4LC通過接觸孔CT中的栓塞PG電連接到上部第一層布線M1。各個選擇nMIS Qsn的柵極絕緣膜21例如由氧化硅形成，并形成在柵極4LC1和襯底1S之間。而且，用于每個選擇nMIS Qsn的源極和漏極的一個半導體區(qū)22a由用于位線連接的上述n-型半導體區(qū)7形成。用于每個選擇nMIS Qsn的源極和漏極的其它半導體區(qū)22b具有在柵極4LC1的邊緣附近形成的n-型半導體區(qū)22b1；和距離柵極4LC1的邊緣為n-型半導體區(qū)22b1的長度的n+型半導體區(qū)22b2，并且它具有比n-型半導體區(qū)22b1更高的濃度。半導體區(qū)22a和22b已經例如用砷(AS)砷摻雜。
如圖94所示，在每個存儲體(存儲柵網)中，為用于漏極的位線的一側上的多個存儲單元MC提供一個選擇nMIS Qsn0。它構成為通過接觸孔CT給用作每個存儲體的漏極的位線BL(公共漏極線CD)輸送功率，并且該位線BL通過第二布線層M2(未示出)共享。而且，為用于源極的位線的一側上的多個存儲單元MC提供一個選擇nMISQsn1。就是說，如后面所述，這樣做的目的是為了防止相鄰存儲體(存儲墊)的各個總位線GBL被共享。
即，這些各自的存儲墊是按照如下方式形成的它們至少包括多個存儲單元、漏極位線選擇nMIS Qsn0和源極位線選擇nMIS Qsn1。各個存儲墊設置成關于用于給漏極位線供給功率的接觸孔或用于給源極位線供給功率的接觸孔對稱。通過按照這種方式安排各個存儲墊，可以共享給漏極位線或源極位線輸送功率的接觸孔。因此，與安排具有相同結構的存儲墊的情況相比，可以進一步減小由快閃存儲器占據的面積。
然后，將介紹本實施例1的快閃存儲器的寫、讀、和擦除操作。
圖5表示在通過恒定電荷注入的數據寫操作中主要部分的電路圖。圖6表示通過恒定電荷注入的數據寫操作期間襯底1S的主要部分的剖面圖。如上所述，單元區(qū)域構成如下只有一級選擇nMISQsn01(4LC)或選擇nMIS Qsn02設置在公共漏極側；和第一電極4G由4個系統(tǒng)(G0-G3)構成。為上述總位線GBL0-GBL3分別提供選擇nMIS Qsn11。選擇nMIS Qsn12設置在相鄰存儲體的總位線GBL0’-GBL3’上。這些選擇nMIS Qsn11或選擇nMIS Qsn12被選擇導通。結果是，給總位線GBL0-GBL3或GBL0’-GBL3’施加源電勢。然后給第一電極4G(G0-G3)的所希望第一電極4G施加電壓，由此選擇所希望的存儲單元MC。
通過源側選擇和恒定電荷注入，利用不選擇存儲單元MC處于導通狀態(tài)，根據源側熱電子注入方法進行數據寫操作。這就可以以高速度和低電流進行有效數據的寫操作。而且，獨立的存儲單元MC能儲存多級數據。該多級儲存是按照如下方式進行的。字線WL的寫電壓設置為常數，并改變寫時間。結果是，改變了要注入到浮置柵極6G中的電子的量。因此，可以形成具有幾種閾值電壓的存儲單元MC。即，存儲單元MC可儲存4或更多個值如“00”/“01”/“10”/“11”。為此，一個存儲單元MC能實現等效于兩個存儲單元MC的操作。因而，可以減小快閃存儲器的尺寸。
在數據寫操作中，給連接到被選擇存儲單元MC的字線WL0(5)施加例如大約15V的電壓，例如給其它字線WL1(5)等施加例如0V的電壓。而且，給用于形成被選擇存儲單元MC的源極的第一電極G0(4G)施加例如大約1V的電壓。給用于形成被選擇存儲單元MC的漏極的第一電極G1(4G)施加例如大約7V的電壓。結果是，在面對第一電極G0(4G)的襯底1S的主表面部分中形成用于形成源極的n型反型層23a，并在面對第一電極G1(4G)的襯底1S的主表面部分中形成用于形成漏極的n型反型層23b。通過給其它第一電極G2(4G)和G3(4G)施加例如大約0V的電壓，可防止在面對第一電極G2(4G)和G3(4G)的襯底1S的主表面部分中形成反型層。這導致在被選擇和未選擇存儲單元MC之間產生隔離。在這種狀態(tài)下，給布線4LC施加例如7V的電壓，由此使被選擇nMIS Qsn0導通。這樣，給公共漏極線CD施加的大約4V的電壓，通過n-型半導體區(qū)7和n型反型層23b輸送給被選存儲單元MC的漏極。然而，仍然在這種狀態(tài)下，連接到字線WL0(5)的未選擇存儲單元MC也處于與選擇存儲單元MC相同的狀態(tài)，因此數據也被寫到未選擇存儲單元MC中。這種狀態(tài)下，給連接到用于形成選擇存儲單元MC的源極的反型層23a的總位線GBL0施加例如0V電壓。另一方面，給連接到用于形成未選擇存儲單元MC的源極的n型反型層23a的總位線GBL2施加例如大約1.2V的電壓。而且，也給其它總位線GBL1和GBL2施加例如大約0V電壓。這使得寫電流I1通過選擇存儲單元MC從漏極流向源極。在這個階段，在源極側的n型反型層23a上積累的電荷可以做額外給定恒定溝道電流而流動，并經絕緣膜15(恒定電荷注入方法)有效地注入到浮置柵極6G中。結果是，以高速度將數據寫到被選擇存儲單元MC中。另一方面，防止漏電流通過未選擇存儲單元MC從漏極流向源極，因此可以禁止寫數據。順便提及，圖5的標記F表示浮置狀態(tài)，和圖6的箭頭示意性地表示注入數據電荷的方式。
然后，圖7示出了在數據讀操作期間的主要部分的電路圖，圖8表示了在數據讀操作期間的襯底1S的主要部分的剖面圖。
在數據讀期間，讀電流I2的方向與寫操作的方向相反。就是說，讀電流I2從總位線GBL0和GBL2流到公共漏極線CD。在數據讀操作中，給連接到選擇存儲單元MC的字線WL0(5)施加例如大約2-5V的電壓，并且給其它字線WL1(5)施加例如0V電壓。而且，通過給用于形成被選存儲單元MC的源極和漏極的第一電極G0(4G)和G1(4G)施加例如大約5V電壓，在面對第一電極G0(4G)的襯底1S的主表面部分中形成用于源極的n型反型層23a，在面對第一電極G1(4G)的襯底1S的主表面部分中形成用于漏極的n型反型層23b。因此，通過給其它第一電極G2(4G)和G3(4G)施加例如0V電壓，可防止在面對第一電極G2(4G)和G3(4G)的襯底1S的主表面部分中形成反型層。由此進行隔離。在這個階段，給連接到用于被選存儲單元MC的源極的n型反型層23a的總位線GBL0和GBL2施加例如大約1V電壓。另一方面，給其它總位線GBL1和GBL3施加例如0V電壓。在這種狀態(tài)下，給布線4LC施加例如大約3V電壓，由此使選擇nMIS Qsn導通。因此，施加于公共漏極線CD的大約0V電壓經n-型半導體區(qū)7和n型反型層23b輸送給選擇存儲單元MC的漏極。通過這種方式進行被選擇存儲單元MC的數據讀。圖7示意性地示出了一位被同時讀出到4位的狀態(tài)。在這個步驟中，浮置柵極6G的積累電荷的狀態(tài)改變了被選存儲單元Mcde閾值電壓。為此，可以根據在被選擇存儲單元MC的源極和漏極之間流動的電流的狀態(tài)來判斷被選擇存儲單元MC的數據。例如，假設左手側被選存儲單元MC的閾值電壓值為4V，并且右手側被選擇存儲單元MC的閾值電壓值為5V。在這種情況下，當讀電壓為5V時，電流流過兩個存儲單元MC。但是，當在4.5V進行讀操作時，電流不流到左手側單元，而是電流流到右手側單元。這樣，可以根據在存儲單元MC中積累的電荷狀態(tài)和讀電壓進行多級儲存存儲單元的讀操作。
然后，圖9示出了在數據擦除操作期間襯底1S的主要部分的剖面圖。在數據擦除操作中，給要選的字線5施加負電壓，由此產生從浮置柵極6G向襯底1S的F-N(Fowlor Nordheim)隧道發(fā)射。即，給要選的字線5施加例如大約-16V電壓。另一方面，給襯底1S施加正電壓。給第一電極4G施加例如0V電壓，以便不形成n型反型層。這使得用于在浮置柵極6G和總積累的數據的電荷經絕緣膜15發(fā)射到襯底1S中。這樣，通過一次操作擦除多個存儲單元MC的數據。順便提及，圖9示意性地示出了發(fā)射數據電荷的方式。
接著，將參照圖10-74介紹本實施例1的快閃存儲器的制造方法。
圖10是形成有源區(qū)2和隔離區(qū)3的步驟之后的襯底1S的一個例子的主要部分的平面圖。圖11是沿著圖10的線Y1-Y1截取的剖面圖。圖12是沿著圖10的線X1-X1截取的剖面圖。圖13是在圖10的制造步驟期間在快閃存儲器的外圍電路區(qū)中襯底1S的主要部分的剖面圖。圖10是平面圖，其中為便于附圖的參考，給隔離區(qū)3畫上陰影。襯底1S(在這個步驟中，半導體晶片(以下稱為晶片)的平面圖為圓形)由例如p型硅單晶構成。在其主表面(器件形成表面)上方，形成有源區(qū)2和槽型隔離區(qū)3。有源區(qū)2是其中形成器件的區(qū)域。如圖10所示，它具有中心矩形區(qū)域2a和多個帶狀區(qū)域2b，該多個帶狀區(qū)域2b在第一方向X從矩形區(qū)域2a的相反的面對側向外延伸。在這個矩形區(qū)域2a中，形成多個存儲單元MC和用于位線的反型層。在帶狀區(qū)域2b中，形成用于位線的反型層。在有源區(qū)2中在襯底1S的主表面上方，形成由例如氧化硅構成的絕緣膜25。通過在襯底1S的主表面中的被挖的槽中嵌入由例如氧化硅構成的絕緣膜，形成用于限定有源區(qū)2的平面結構的輪廓的槽型隔離區(qū)3。
然后，圖14是在圖10等制造步驟之后的快閃存儲器的制造步驟期間襯底1S的一個例子的主要部分的平面圖。圖15是沿著圖14的線Y1-Y1截取的剖面圖。圖16是沿著圖14的線X1-X1截取的剖面圖。圖17是沿著圖14的線X2-X2截取的剖面圖。圖18是在圖14的制造步驟期間快閃存儲器的外圍電路區(qū)中的襯底1S的一個例子的主要部分的剖面圖。
首先，例如通過常規(guī)離子注入法等向襯底1S的存儲區(qū)中選擇地引入磷(P)。結果是，形成n型掩埋區(qū)NISO。然后，例如，通過常規(guī)離子注入法等將硼(B)選擇地引入到存儲區(qū)和襯底1S的外圍電路區(qū)中。結果是，形成p型阱PW1。而且，例如，將磷選擇性地引入到襯底1S的外圍電路區(qū)中。形成n型阱NW1。
之后，如圖14-17所示，形成用于暴露n-型半導體區(qū)7的形成區(qū)和覆蓋其它區(qū)的光刻膠圖形(以下簡稱為光刻膠圖形)。然后，用該光刻膠圖形作掩模，例如，通過離子注入法等將砷引入到襯底1S中。結果是，在襯底1S的主表面中形成用于連接存儲單元MC與選擇MOS Qsn的n-型半導體區(qū)7。順便提及，在這個階段，不形成第一電極4G、布線4LA、4LB、4LC等。然而，在圖4中，為便于理解形成光刻膠圖形RP1的相對位置，第一電極4G、布線4LA、4LB、4LC等由虛線表示。
然后，圖19是在圖14等制造步驟之后的快閃存儲器的制造步驟期間對應圖14的線Y1-Y1的部分的剖面圖。圖20是在與圖19相同的步驟期間對應圖14的線X1-X1的部分的剖面圖。圖21是在圖19相同的步驟期間對應圖14的線X2-X2的部分的剖面圖。圖22是表示在與圖19相同的步驟期間快閃存儲器的外圍電路區(qū)中的襯底1S的一個例子的主要部分的剖面圖。這里，首先，在襯底1S(晶片)的主表面上方，利用熱氧化法如ISSG(原位蒸汽產生)形成例如由氧化硅構成的絕緣膜(第一絕緣膜)8，并且鑒于二氧化硅等效膜厚，使其具有例如大約8.5nm的厚度。然后，利用CVD(化學汽相淀積)法等在其上淀積例如由低電阻多晶硅構成的導體膜4，使其具有例如大約50nm的厚度。并用CVD法等在其上淀積例如由氮化硅構成的蓋膜(第二絕緣膜)10，使其具有例如大約70nm的厚度。接著，在蓋膜10上，利用例如TEOS(四乙基矽氧烷)氣等通過CVD法淀積例如由氧化硅構成的絕緣膜(第三絕緣膜)11。然后，利用CVD法等在其上淀積例如由低電阻多晶硅構成的硬掩模26a。利用等離子體CVD法等進一步淀積例如由氮氧化硅(SiON)構成的防反射膜27a。之后，在防反射膜27a上，形成用于形成第一電極4G的光刻膠圖形RP2。在用于形成光刻膠圖形RP2的曝光處理中，Levenson型移相掩模用作光掩模。即，使用具有如下結構的移相掩模已經通過彼此相鄰的傳輸區(qū)的光的相位被彼此相對反相180度。然后，通過使用光刻膠圖形RP2用刻蝕掩模，刻蝕從該掩模露出的防反射膜27a和硬掩模26的一部分，然后除去光刻膠圖形RP2。在圖23-26中示出了在這個步驟之后的制造步驟器件的快閃存儲器的狀態(tài)。
圖23是在圖19等制造步驟之后的快閃存儲器的制造步驟期間對應圖14的線Y1-Y1的部分的剖面圖。圖24是在與圖23相同的步驟期間對應圖14的線X1-X1的部分的剖面圖。圖25是在與圖23相同步驟期間對應圖14的線X2-X2的部分的剖面圖。圖26表示在與圖23相同的步驟中快閃存儲器的外圍電路區(qū)中的襯底1S的一個例子的主要部分的剖面圖。這里，通過刻蝕處理形成用于形成第一電極的防反射膜27a和硬掩模薄膜26a。接著，通過采用防反射膜27a和硬掩模薄膜26a用刻蝕掩模，刻蝕從該掩模露出的絕緣膜11、蓋膜10和導體膜4的部分。圖27-32中示出了在這個步驟之后的制造步驟期間的快閃存儲器的狀態(tài)。
圖27是在圖23等制造步驟之后的快閃存儲器的制造步驟期間快閃存儲器的主要部分的平面圖。圖28是圖27的主要部分的放大尺寸的平面圖。圖29是沿著圖28的線Y1-Y1截取的剖面圖。圖30是沿著圖28的線X1-X1截取的剖面圖。圖31是沿著圖28的線X2-X2截取的剖面圖。圖32示出了在與圖27相同的步驟期間快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。這里，第一電極4G和寬區(qū)4GA是經過導體膜4的刻蝕處理而通過構圖形成的。在這個步驟中，每個電極4G的沿著寬度方向的尺寸(沿著圖27、28等的第二方向Y的尺寸)例如大約為75nm。沿著相鄰第一電極4G之間的第二方向Y的間隔例如為大約105nm。利用導體膜4的刻蝕處理，刻蝕區(qū)中的每個槽28的側面，即留下的第一電極4G、蓋膜10和絕緣膜11的多層膜的每個圖形的側面優(yōu)選相對于襯底1S的主表面盡可能地垂直。原因將在后面介紹。利用刻蝕處理，當刻蝕絕緣膜11和蓋膜10時，刻蝕防反射膜27a。而且，當刻蝕導體膜4，刻蝕硬掩模薄膜26a。因此，刻蝕處理之后，不留下防反射膜27a和硬掩模薄膜26a。
然后，圖33是在圖28等的制造步驟之后的快閃存儲器的制造步驟期間對應圖28的線Y1-Y1的部分的剖面圖。圖34是在與圖33的相同步驟期間對應圖28的線X1-X1的部分的剖面圖。圖35是在與圖33相同的步驟期間對應圖28的線X2-X2的部分的剖面圖。圖36表示在與圖33相同的步驟期間快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。這里，通過常規(guī)離子注入法等向襯底1S(晶片)的主表面部分的不存在第一電極4G和導體膜4的區(qū)域中引入雜質，如硼。在這個步驟中，如圖35所示，也向第一電極4G和選擇晶體管區(qū)之間的連接部分的n-型半導體區(qū)7的一部分中引入硼。然而，要引入的硼的量比向n-型半導體區(qū)7中引入的雜質的量小大約一個數量級。為此，可以確保n-型半導體區(qū)7的電流通路。這種雜質引入處理是用于在第一電極4G下面的襯底1S的閾值電壓與浮置柵極6G下面的襯底1S的閾值電壓之間產生差別的處理。通過這個處理，在浮置柵極6G下面的p型雜質濃度變得高于第一電極4G的p型雜質濃度。因此，在具有相對低p型雜質濃度的第一電極4G下面的襯底1S的閾值電壓變得低于浮置柵極6G下面的襯底1S的閾值電壓。順便提及，在有些情況下可以不進行硼引入步驟。由本發(fā)明人進行的研究已經證實在引入或不引入硼的情況下快閃存儲器都能正常工作?；蛘撸€可以在形成下述絕緣膜16(周邊的側壁)之后進行硼引入步驟。
接著，對襯底1S進行熱氧化處理，如ISSG氧化法。這個步驟之后的制造步驟中的器件狀態(tài)示于圖37和38中。圖37是在圖33等制造步驟之后的快閃存儲器的制造步驟期間對應圖28的線Y1-Y1的部分的剖面圖。圖38表示在與圖37相同步驟期間對應圖28的線X2-X2的部分的剖面圖。這里，利用熱氧化法在第一電極4G和導體膜4的側面上形成例如由氧化硅構成的絕緣膜(第四絕緣膜)9。通過用具有良好膜質量的熱氧化膜形成絕緣膜9，可以提高第一電極4G和浮置柵極6G之間的承受電壓。鑒于二氧化硅等效膜厚，絕緣膜9的厚度(沿著與襯底1S的主表面平行的方向的尺寸)例如為大約10nm。而且，通過熱氧化處理，第一電極4G的沿著第二方向Y的尺寸變?yōu)槔绱蠹s65nm。
接著，在襯底1S的主表面上方，利用CVD法使用例如TEOS淀積例如由氧化硅構成的絕緣膜，然后深刻蝕。這個步驟之后的器件狀態(tài)示于圖39和40中。圖39示出了在圖37等制造步驟之后的快閃存儲器的制造步驟期間對應圖28的線Y1-Y1的部分的剖面圖。圖40是在與圖39相同步驟期間對應圖28的線X2-X2的部分的剖面圖。通過絕緣膜的深刻蝕處理，在第一電極4G、蓋膜10和絕緣膜11的多層膜的側面上形成絕緣膜(第四絕緣膜)16的側壁。而且，在這個步驟中，除去在每個槽28的底部的部分絕緣膜8，從而露出襯底1S的主表面的對應部分。此外，通過形成絕緣膜16的側壁，使槽28的沿著第二方向Y的尺寸變?yōu)槔绱蠹s65nm。
這里，當不進行圖33-36中所示的硼引入步驟時，可以在形成絕緣膜16(在周邊的側壁)之后進行硼引入步驟。而且在這種情況下，同樣，通過將第一電極4G下面的襯底1S的p型雜質濃度設置為低于的浮置柵極6G下面的p型雜質濃度，可以將第一電極4G的閾值電壓設置為低于浮置柵極6G的閾值電壓。
然后，圖41是在圖39等制造步驟之后的快閃存儲器的制造步驟期間對應圖28的線Y1-Y1的部分的剖面圖。圖42是在與圖41相同的步驟期間對應圖28的線X1-X1的部分的剖面圖。圖43是在與圖41相同的步驟期間對應圖28的線X2-X2的部分的剖面圖。圖44示出了在與圖33相同的步驟期間在快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。這里，首先，對襯底1S(晶片)進行熱氧化處理，如ISSG氧化法。結果是，在槽28的底面上在襯底1S的主表面的部分上方形成例如由氧化硅構成的絕緣膜。然后，在含有氮(N)的氣體氣氛中進行熱處理(氮氧化)。結果是，在絕緣膜和襯底1S之間的界面處隔離氮，由此形成由氮氧化硅(SiON)構成的絕緣膜(第五絕緣膜)15。絕緣膜15是用作存儲單元MC的隧道絕緣膜的膜。鑒于二氧化硅等效膜厚，其厚度例如大約為9nm。接著，利用CVD法等在襯底1S的主表面上方淀積低電阻多晶硅。在這個步驟中，槽28完全用導體膜6填充，因此可防止在每個槽28中形成“腔”。在本實施例1中，每個槽28的側面設置為相對于襯底1S的主表面盡可能地垂直。這就可以滿意地掩埋導體膜6，從而防止在槽28中形成“腔”。
接下來，通過各向異性干刻蝕處理或CMP(化學機械拋光)處理對完全處于襯底1S的主表面上方的導體膜6進行深刻蝕處理。該處理之后的器件狀態(tài)示于圖45-48中。圖45是在圖41等的制造步驟之后的快閃存儲器的制造步驟期間對應圖28的線Y1-Y1的部分的剖面圖。圖46是在與圖45相同的步驟中對應圖28的線X1-X1的部分的剖面圖。圖47是在與圖45相同的步驟中對應圖28的線X2-X2的部分的剖面圖。圖48是在與圖45相同的步驟中在快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。通過深刻蝕處理或CMP處理，在槽28(圖27和28的每個中空區(qū)域，如平面圖所示)中只留下導體膜6部。在這個步驟中，從絕緣膜11的頂表面到導體膜6的頂表面的凹陷的深度優(yōu)選設置為例如大約30nm或以下。
然后，圖49是在圖41等制造步驟之后的快閃存儲器的制造步驟期間襯底1S的一個例子的主要部分的平面圖。圖50是沿著圖49的線Y1-Y1截取的剖面圖。圖51是沿著圖49的線X1-X1截取的剖面圖。圖52是在與圖49相同的步驟中在快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。這里，首先，在襯底1S(晶片)的主表面上方，形成暴露存儲區(qū)(安排存儲單元MC組的區(qū)域)和覆蓋其它區(qū)的光刻膠圖形RP3。然后，用它作刻蝕掩模，通過干刻蝕法等刻蝕從該掩模露出的絕緣膜11和16的部分。在該步驟中，增加了氧化硅相對于硅和氮化硅的刻蝕選擇性，從而氧化硅變得比硅和氮化硅更容易除去。這允許由氮化硅構成的蓋膜10用作刻蝕停止層，此外，允許選擇性地除去由氧化硅構成的絕緣膜11和16。在該步驟中，當在導體膜6的一部分側面上可能形成絕緣膜16的刻蝕殘余物時，可以進行濕刻蝕處理，由此除去由氧化硅構成的絕緣膜16的刻蝕殘余物。然后，除去光刻膠圖形RP3。這樣，在本實施例1中，在不使用光掩模的情況下，通過與第一電極4G自對準的方式形成用于形成浮置柵極的導體膜6。為此，可以將導體膜6和第一電極4G之間的對準容限設置為小于在這個步驟中利用光刻步驟并使用光掩模形成導體膜6的情況下的對準容限。因此，可以減小存儲單元MC的尺寸，并且可以減小芯片尺寸。此外，可以提高導體膜6和第一電極4G之間的對準精度。相應地，可以提高存儲單元MC的電特性。此外，由于導體膜6是在不使用光掩模的情況下形成的，因此可以省略用于光掩模片的制造步驟。此外，可以省略光掩模薄膜的涂覆、曝光、和顯影的一系列光刻步驟。為此，與在該步驟中利用光刻步驟使用光掩模形成導體膜6的情況相比，可以減少制造快閃存儲器所需的時間，這縮短了快閃存儲器的輸送時間。而且，可以減少光掩模的數量，這可以降低快閃存儲器的成本。在沿著圖49的第二方向Y、在彼此相鄰的導體膜6的部分之間形成槽29。在本實施例1中，槽28的側面設置為盡可能與襯底1S的主表面垂直。這還使槽29的側面相對于襯底1S的主表面盡可能地大致垂直。
然后，圖53是在圖49等的制造步驟之后的快閃存儲器制造步驟期間對應圖49的線Y1-Y1的部分的剖面圖。圖54是在與圖53相同的步驟期間對應圖49的線X1-X1的部分的剖面圖。圖55是在與圖53相同的步驟中對應圖49的線X2-X2的部分的剖面圖。圖56是在與圖53相同的步驟中在快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。這里，首先，在襯底1S(晶片)的主表面上方，例如，利用CVD法等從底層依次淀積由氧化硅構成的絕緣膜、由氮化硅構成的絕緣膜和由氧化硅構成的絕緣膜。結果是，形成用于層間膜的絕緣膜(第六絕緣膜)18。由絕緣膜18的氧化硅構成的頂部和底部絕緣膜還可以通過熱氧化法如ISSG氧化法形成。在這種情況下，可以提高絕緣膜18的膜質量。接著，在襯底1S的絕緣膜18上方，通過CVD法等從下層依次淀積例如由低電阻多晶硅構成的導體膜5a、和難熔金屬硅化物膜5b，如作為電阻比導體膜5a低的硅化鎢膜。在后來的步驟中對導體膜5a和5b進行構圖，從而形成存儲單元MC的字線5。在本實施例1中，每個槽29的側面設置為相對于襯底1S的主表面盡可能地垂直。這就可以滿意地掩埋導體膜5a，從而防止在導體膜6的相鄰部之間形成“腔”。導體膜5a的厚度例如為大約100-150nm。難熔金屬硅化物膜5b的厚度例如大約為100nm。接著，在難熔金屬硅化物膜5b上方，利用CVD法使用TEOS氣體等淀積例如由氧化硅構成的絕緣膜13。然后，利用CVD法等在其上淀積例如由低電阻多晶硅構成的硬掩模薄膜26b。此外，利用CVD法等在其上淀積氮氧化硅(SiON)。
之后，在防反射膜27b上方，形成用于形成字線的光刻膠圖形。用它作刻蝕掩模，對防反射膜27b和硬掩模薄膜26b進行構圖。然后，除去用于形成字線的光刻膠圖形。接著，用硬掩模薄膜26b和防反射膜27b的留下部分的多層膜用刻蝕掩模，刻蝕從該掩模露出的絕緣膜13、難熔金屬硅化物膜5b、和導體膜5a的部分。在該步驟中的刻蝕是利用與第一電極的構圖步驟相同的方式進行的。而且，對于該刻蝕，允許層間絕緣膜18用作刻蝕停止層。此外，例如，當槽29處于倒錐形的形狀時，這可能使導體膜5a的刻蝕殘余物留在槽29的底面等，可以通過增加各向同性刻蝕處理如濕刻蝕法除去導體膜5a的刻蝕殘余物。這個步驟之后的器件狀態(tài)示于圖57到61中。圖57是在圖53等的制造步驟之后的制造步驟期間快閃存儲器的主要部分的平面圖。圖58是沿著圖57的線Y1-Y1截取的剖面圖。圖59是沿著圖57的線Y2-Y2截取的剖面圖。圖60是沿著圖57的線X1-X1截取的剖面圖。圖61是沿著圖57的線X2-X2截取的剖面圖。這里，通過刻蝕處理形成多個字線5，該多個字線5在平面圖上處于帶狀，并在圖57的第二方向Y延伸。
之后，圖62是在圖57等的制造步驟之后的制造步驟期間快閃存儲器的主要部分的平面圖。圖63是沿著圖62的線Y1-Y1截取的剖面圖。圖64是沿著圖62的線Y2-Y2截取的剖面圖。圖65是沿著圖62的線X1-X1截取的剖面圖。圖66是沿著圖62的線X2-X2截取的剖面圖。圖67是在與圖62相同的步驟期間在快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。這里，首先，在襯底1S(晶片)的主表面上方形成暴露存儲區(qū)和覆蓋其它區(qū)域的光刻膠圖形RP4。然后，用它作刻蝕掩模，可以刻蝕每個槽29的底部和導體膜6的頂部的部的絕緣膜18。在該步驟中，如圖64所示，在導體膜6的除去處理之后，通過清洗處理等可移去導體膜6側面上的絕緣膜18，結果產生外來物質。這種狀態(tài)下，在本實施例1中，在絕緣膜18的刻蝕處理時可以一定程度地進行過刻蝕處理，由此除去導體膜6側面上的絕緣膜18的頂部。這就可以減小留下的絕緣膜18的高度，并且抵抗移去處理。
接著，如圖68和69所示，用通過前述方式形成的字線5作刻蝕掩模，可以刻蝕從該掩模露出的部分導體膜6。圖68是在圖62等的制造步驟之后的快閃存儲器制造步驟中對應圖62的線Y2-Y2的部分的剖面圖。圖69是對應圖62的線X1-X1的部分的剖面圖。這里，使用字線5作刻蝕掩模，通過導體膜6的刻蝕處理，利用與字線5自對準的方式形成浮置柵極6G。即，利用都與第一電極4G和字線5自對準的方式形成浮置柵極6G。然后，通過這種方式形成存儲單元MC。當在槽中形成橫截面各為凸起狀的浮置柵極時，隨著存儲單元MC的尺寸減小，必須減小用于浮置柵極的導體膜的厚度。因此，難以進行浮置柵極的處理。相反，在本實施例1中，每個浮置柵極6G的橫截面額外凸起狀。結果是，即使已經減小存儲單元MC時，也能很容易地進行浮置柵極6G的處理。而且，在不使用光掩模的情況下以與第一電極4G和字線5自對準的方式形成浮置柵極6G。為此，可以將浮置柵極6G和第一電極4G與字線5之間的對準容限設置為比通過使用光掩模的光刻步驟形成浮置柵極6G的情況小。因此，可以減小存儲單元MC的尺寸，并且可以減小芯片尺寸。此外，可以提高浮置柵極6G和第一電極4G與字線5之間的對準精度。相應地，可以提高存儲單元MC的電特性。此外，由于浮置柵極6G是在不使用光掩模的情況下形成的，因此可以省略光掩模(或者包括前述光掩模的總數量為兩個光掩模片)片的制造步驟。此外，可以省略光刻膠膜的涂覆、曝光和顯影的一系列光刻步驟。因此，與通過使用光掩模的光刻步驟形成浮置柵極6G的情況相比，可以減少制造快閃存儲器所需的時間，縮短了快閃存儲器的交付時間。而且，可以減少光掩模的數量，這降低了快閃存儲器的成本。
之后，通過光刻技術和干刻蝕技術，對用于形成留在存儲區(qū)的周邊和外圍電路區(qū)中的第一電極的導體膜4進行構圖。結果是，如圖70和71所示，在存儲區(qū)的外周邊和外圍電路區(qū)中形成布線4LA和4LC(4LC1)、外圍電路中的MIS柵極4A和4B等。圖70表示在圖68等的制造步驟之后的快閃存儲器的制造步驟期間對應圖62的線X2-X2的部分的剖面圖。圖71示出了在與圖70相同的步驟期間在快閃存儲器的外圍電路區(qū)中襯底1S的一個例子的主要部分的剖面圖。
然后，如圖72-74所示，通過分開的步驟分別形成用于選擇nMISQsn的源極和漏極的n-型半導體區(qū)22b1、用于外圍電路的nMIS Qn的源極和漏極的n-型半導體區(qū)32a、和用于pMIS的源極和漏極的p-型半導體區(qū)33a。接著，在襯底1S(晶片)的主表面上方，通過使用例如TEOS氣體等的CVD法淀積由氧化硅等構成的絕緣膜。然后，利用各向異性干刻蝕法深刻蝕絕緣膜。結果是，將絕緣膜17掩埋在彼此相鄰的字線5之間以及第一電極4G和布線4LA(4LB)之間的間隙中。此外，在最外圍字線5的一個側表面、布線4LC的一個側表面以及柵極4A和4B的側面上形成絕緣膜17的側壁。接下來，通過分開的步驟分別形成用于選擇nMIS Qsn的n+型半導體區(qū)22b2、用于外圍電路的nMIS Qn的源極和漏極的n+型半導體區(qū)32b、和用于pMIS的源極和漏極的p+型半導體區(qū)33b。圖72表示在圖70等制造步驟之后的快閃存儲器的制造步驟期間對應圖62的線X1-X1的部分的剖面圖。圖73表示在與圖72相同的步驟期間對應圖62的線X2-X2的部分的剖面圖。圖74表示在與圖72相同的步驟期間在快閃存儲器的外圍電路區(qū)中的襯底1S的一個例子的主要部分的剖面圖。之后，通過常規(guī)布線形成步驟制造圖1-4所示的快閃存儲器。
然后，將介紹槽28一側如何可以相對于襯底1S的主表面盡可能垂直設置的原因。首先，如圖75所示，在槽28的一側形成倒錐體(其中槽28的孔直徑從槽28的底部向頂部逐漸減小)的情況下，通過淀積導體膜6在槽28中的導體膜6中形成腔35。當仍然在這種狀態(tài)下如圖76所示形成絕緣膜18時，在腔35中掩埋絕緣膜18。利用這種狀態(tài)，在后來的步驟中除去了不需要的導體膜6。結果是，如圖77和78所示，腔35中的絕緣膜18用作掩模，因此在字線5之間產生由腔35中的絕緣膜18形成的導體膜6的刻蝕殘余物。結果是，通過導體膜6的刻蝕殘余物在相鄰浮置柵極6G之間建立電連接。順便提及，圖75-77示出了在對應圖78的線Y2-Y2的部分的各個制造步驟期間的剖面圖。另一方面，如圖79所示，當在槽28的一側形成正錐體(槽28的孔直徑從槽28的底部向頂部逐漸增加)時，可以在不在槽28中形成“腔”的情況下滿意地掩埋導體膜6。然而，如圖80所示，導體膜6的相鄰部之間的槽29是倒錐形狀。這導致在用于字線的導體膜5a的后續(xù)淀積步驟期間在槽29的導體膜5中形成腔36。當仍然在這個狀態(tài)下字線5被處理成具有腔36時，腔36如圖81那樣膨脹。為此，難以處理字線5。此外，字線5的電阻由于腔36而增加。所有這些問題都是在與減小存儲單元MC的尺寸的同時應該值得注意的，并且導致妨礙了存儲單元MC的尺寸的減小趨勢。這種情況下，在本實施例1中，槽28的一側形成為可以相對于襯底1S的主表面垂直。結果是，可以在不留下由腔35產生的導體膜6的刻蝕殘余物和不產生由于腔36造成的字線5的處理問題的情況下形成存儲單元MC。因此，可以提高快閃存儲器的可靠性和產量。此外，可以促進快閃存儲器的尺寸的減小的趨勢。
(實施例2)在本實施例2中，將介紹供給相同電位的多個第一電極與其它第一電極獨立地設置并通過不同層電連接的情況。
圖82示出了本實施例2的快閃存儲器的主要部分的平面圖的一個例子。第一電極4G彼此獨立安排。供給相同電位的第一電極4G通過接觸孔CT由上層布線彼此點連接。
然后，將通過參照圖83-85介紹本實施例2的快閃存儲器的制造步驟不同于實施例1的制造步驟的不同點。順便提及，圖83-85是在各個制造步驟期間對應圖82的線X2-X2的部分的剖面圖。
首先，在器件已經經過實施例1中所述的圖10-69的步驟之后，如圖83所示，通過刻蝕處理除去存儲區(qū)的外周邊的一部分絕緣膜18。結果是，暴露了留在存儲區(qū)外周邊的導體膜6。接著，如圖84所示，通過刻蝕處理選擇性地除去存儲區(qū)的外周邊中的導體膜6。之后，與實施例1一樣，通過光刻技術和干刻蝕技術對存儲區(qū)外周邊留下的導體膜4進行構圖。這就形成了布線4LC(柵極4LC1)，如圖85所示。然后，形成覆蓋存儲區(qū)的光刻膠圖形RP5，然后，通過常規(guī)離子注入法將例如砷引入到襯底1S(晶片)中。結果是，形成用于形成選擇nMIS Qsn的源極/漏極區(qū)的n-型半導體區(qū)22a和22b1。此外，形成連接第一電極4G和選擇nMIS Qsn下面的區(qū)域(形成反型層的區(qū)域)的n-型半導體區(qū)22a。在本實施例2中，選擇nMISQsn的n-型半導體區(qū)22a和22b1以及用于連接的n-型半導體區(qū)7可以用相同的步驟形成。這就可以簡化該步驟。后續(xù)步驟與實施例1的相同，因此省略了關于它們的說明。
(實施例3)在本實施例3中，將介紹本發(fā)明應用于例如具有輔助柵極的快閃存儲器的情況。
本實施例3的快閃存儲器例如是1G位AG-AND(輔助柵-AND)型快閃存儲器。圖86示出了本實施例3的快閃存儲器的存儲區(qū)(對應圖1的線Y1-Y1的部)的主要部分的剖面圖。
在本實施例3中，代替實施例1和2中的第一電極4G而設置輔助柵極AG。此外，在襯底1S的主表面部分中，在每個輔助柵極AG和每個浮置柵極6G之間形成用于形成位線的n型半導體區(qū)37。
輔助柵極AG是按照與圖1的第一電極4G相同的方式設置的。而且，輔助柵極AG具有用于在選擇存儲單元和未選擇存儲單元之間進行隔離的隔離功能。然而，每個輔助柵極AG不形成用于在襯底1S中形成位線的n型反型層，但是通過有效地產生熱電子并將它們注入到浮置柵極6G中用于數據寫操作而具有以高速度和低溝道電流輔助寫數據的功能。即，對于數據寫操作，輔助柵極AG下面的溝道很弱地被倒置，并且浮置柵極6G下面的溝道被完全耗盡。在輔助柵極AG和浮置柵極6G之間產生大電位降。這導致沿著界面處的溝道的橫向方向電場增加。結果是，可以有效地形成熱電子。這就可以以低溝道電流實現高速度寫操作。
n型半導體區(qū)37是用于形成位線的區(qū)域。即，n型半導體區(qū)37是用于形成存儲單元MC的源極或漏極的區(qū)域。在本實施例3中，器件也構成為用于互相相鄰的存儲單元MC的源極和漏極的半導體區(qū)37被共享的結構。這就可以減小由存儲區(qū)占據的面積。n型半導體區(qū)37是按照沿著輔助柵極AG的延伸方向(圖1的第一方向X)延伸的方式形成的。n型半導體區(qū)37是按照如下方式形成的。例如，在實施例1中在圖33-35的步驟(為了在第一電極4G下的閾值電壓和浮置柵極6G下的閾值電壓之間產生差別而引入硼的步驟)中引入硼之前或之后，例如，從相對于襯底1S的主表面傾斜的方向引入磷、砷等雜質離子。作為選擇，還可以按照如下方式形成半導體區(qū)37。例如，在參照實施例1的圖39和40所述的絕緣膜16的側壁形成步驟之后，例如從相對于襯底1S的主表面的傾斜方向引入例如磷或砷的雜質離子。根據實施例3，可以獲得與實施例1和2相同的效果。此外，n型半導體區(qū)37作為位線設置，因此與實施例1和2相比可以減小位線的電阻。
然后，將介紹本實施例3的快閃存儲器的寫、讀和擦除操作。
圖87示出了在通過本實施例3的快閃存儲器的恒定電荷注入進行數據寫操作期間的襯底1S的主要部分的剖面圖。對于數據寫操作，給與選擇存儲單元MC連接的字線5施加例如大約15V的電壓。給其它字線5等施加例如0V的電壓。而且，給被選擇存儲單元MC的源極和浮置柵極6G之間的輔助柵極AG0施加例如1V的電壓。給被選擇存儲單元MC的漏極側上的輔助柵極AG1施加例如大約0V的電壓。給其它輔助柵極AG2和AG3施加例如0V電壓。這樣，在被選擇和未選擇存儲單元MC之間進行絕緣。在這種狀態(tài)下，給源極側的n型半導體區(qū)37a施加例如0V電壓。而且，給漏極側的n型半導體區(qū)37b施加例如大約4V的電壓。這就使寫電流從被選擇存儲單元MC的漏極流向源極。在這個步驟中在n型半導體區(qū)37b中積累的電荷可以作為恒定溝道電流流動，并經過絕緣膜15有效地注入到浮置柵極6G中(恒定電荷注入法)。這樣，將數據寫入被選擇存儲單元MC中。
然后，圖88示出了在本實施例3的快閃存儲器的數據讀操作期間襯底1S的主要部分的剖面圖。對于數據讀操作，給與被選擇存儲單元MC連接的字線5施加例如大約2-5V的電壓。給其它字線5等施加例如0V電壓。而且，給被選擇存儲單元MC的源極和浮置柵極6G之間的輔助柵極AG0施加例如大約3.5V的電壓。給被選擇存儲單元MC的漏極側的輔助柵極AG1施加例如大約0V的電壓。給其它輔助柵極AG2和AG3施加例如0V電壓。這樣，在被選擇和未選擇存儲單元MC之間進行絕緣。在這種狀態(tài)下，給源極側的n型半導體區(qū)37a施加例如0V電壓。而且，給漏極側的n型半導體區(qū)37b施加例如大約1V的電壓。在這個步驟中，浮置柵極6G的積累的電荷的條件改變了被選擇存儲單元MC的閾值電壓。因此，可以根據在被選擇存儲單元MC的源極和漏極之間流動的電流的條件判斷被選存儲單元MC的數據。
然后，圖89示出了在本實施例3的數據擦除操作期間襯底1S的主要部分的剖面圖。數據擦除操作與實施例1的相同。即，給將被選擇的字線5施加例如大約-16V的電壓。另一方面，給n型半導體區(qū)37a和37b施加例如0V電壓。這就使得在浮置柵極6G中積累的用于數據的電荷經絕緣膜15發(fā)射到襯底1S中。因此，通過一次操作擦除多個存儲單元MC的數據。
(實施例4)在本實施例4中，將例如介紹具有輔助柵極的快閃存儲器的修改例。
本實施例4的快閃存儲器例如是1-G位AG-AND型快閃存儲器。圖90示出了本實施例4的快閃存儲器的存儲區(qū)(圖1的線Y1-Y1的部分)的主要部分的剖面圖。在本實施例4中，每隔一個輔助柵極AG設置一個n型半導體區(qū)37，并且n型半導體區(qū)37直接設置在輔助柵極AG的下面。n型半導體區(qū)37可以按照如下方式形成。例如，在實施例1的圖49-52的步驟(除去導體膜6的部分之間的絕緣膜11等的步驟)之后，形成暴露n型半導體區(qū)37的形成區(qū)和覆蓋其它區(qū)域的光刻膠圖形。通過用它作掩模，經蓋膜10和輔助柵極AG相對于襯底1S的主表面垂直地引入如磷離子或砷離子等雜質離子。其下面不設置n型半導體區(qū)的輔助柵極AG除了作為輔助柵極的功能之外還具有在用于下述存儲單元讀操作的襯底1S的主表面中形成用于位線的n型反型層的功能。在本實施例4中，n型半導體區(qū)37是按照安排在每隔一個輔助柵極AG下面的方式形成的，并形成得不在浮置柵極6G的下面延伸。因此，即使每個n型半導體區(qū)37稍微膨脹，也可以減小每個存儲單元MC的尺寸。而且，n型半導體區(qū)37形成為位線，因此與實施例1和2相比可以減小位線的電阻。
然后，將介紹本實施例4的快閃存儲器的寫、讀和擦除操作。
圖91示出了在通過實施例4的快閃存儲器的恒定電荷注入法進行數數據寫操作期間襯底1S的主要部分的剖面圖。對于數據寫操作，給與選擇存儲單元MC連接的字線5施加例如大約15V的電壓。給其它字線5等施加例如0V的電壓。而且，給被選擇存儲單元MC的源極和浮置柵極6G之間的輔助柵極AG0施加例如1V的電壓。給被選擇存儲單元MC的漏極側上的輔助柵極AG1施加例如大約0V的電壓。給其它輔助柵極AG2和AG3施加例如0V電壓。這樣，在被選擇和未選擇存儲單元MC之間進行絕緣。在這種狀態(tài)下，給直接位于輔助柵極AG3下面的用于源極的n型半導體區(qū)37提供例如0V電壓。而且，給直接位于輔助柵極AG1下面的用于漏極的n型半導體區(qū)37b提供例如大約4V的電壓。結果是，與實施例3一樣，將在源極側的n型半導體區(qū)37中積累的電荷經絕緣膜15有效地注入到浮置柵極6G中。這樣，將數據以高速度寫入被選擇存儲單元MC中。
然后，圖92示出了在本實施例4的快閃存儲器的數據讀操作期間襯底1S的主要部分的剖面圖。對于數據讀操作，給與被選擇存儲單元MC連接的字線5施加例如大約2-5V的電壓。給其它字線5等施加例如0V電壓。而且，給輔助柵極AG0施加例如大約5V的電壓，由此在襯底1S的主表面中形成用于源極的n型反型層23c，并與其相對。給其它輔助柵極AG2和AG3施加例如0V電壓。這樣，在被選擇和未選擇存儲單元MC之間進行絕緣。在這種狀態(tài)下，給源極側的n型反型層23c施加例如0V電壓。而且，給用于漏極的半導體區(qū)37b提供例如大約1V的電壓。在這個步驟中，浮置柵極6G的積累的電荷的條件改變了被選擇存儲單元MC的閾值電壓。因此，可以根據在被選擇存儲單元MC的源極和漏極之間流動的電流的條件判斷被選存儲單元MC的數據。
然后，圖93示出了在本實施例4的快閃存儲器的數據擦除操作期間襯底1S的主要部分的剖面圖。數據擦除操作與實施例1的相同。即，給將被選擇的字線5施加例如大約-16V的電壓。另一方面，給輔助柵極AG0-AG3施加例如0V電壓。這就使得在浮置柵極6G中積累的用于數據的電荷經絕緣膜15發(fā)射到襯底1S中。因此，通過一次操作擦除多個存儲單元MC的數據。
直到這一點，借助實施例詳細介紹了由本發(fā)明人完成的本發(fā)明的方案。然而，本發(fā)明不限于這些實施例，應該理解在不脫離本發(fā)明的范圍的情況下可以進行各種改變。
在前面的說明中，已經介紹了由本發(fā)明人完成的本發(fā)明應用于在形成本發(fā)明背景的領域中的AND型快閃存儲器單元的情況。然而，本發(fā)明不限于此，還可以適用于存儲器合并型半導體器件，如EEPROM單元或具有EEPROM或快閃存儲器的系統(tǒng)LSI(大規(guī)模集成電路)的半導體器件。
下面簡要介紹在實施例中公開的本發(fā)明的典型例子所獲得的效果。即，一種半導體器件包括半導體襯底；和在半導體襯底上方的多個非易失存儲單元，具有多個第一電極、與第一電極交叉設置的多個第二電極以及用于電荷積累的多個第三電極，所述第三電極設置在多個相鄰的第一電極和多個第二電極之間的部分的相交點上并處于與第一和第二電極絕緣的狀態(tài)，其中第三電極形成為橫截面為凸起狀，并按照其高度比第一電極高的方式形成。這就減小了半導體器件的尺寸。
此外，一種半導體器件包括半導體襯底；和在半導體襯底上方的多個非易失存儲單元，具有多個第一電極、與第一電極交叉設置的多個第二電極以及用于電荷積累的多個第三電極，所述第三電極設置在多個相鄰的第一電極和多個第二電極之間的部分的相交點上并處于與第一和第二電極絕緣的狀態(tài)，其中多個第一電極具有在半導體襯底中形成反型層的功能。這就可以促進減小非易失存儲器的尺寸的趨勢。此外，可以減小半導體器件的尺寸。
本發(fā)明的半導體器件可適用于具有非易失半導體存儲器的半導體器件，如EEPROM或快閃存儲器。
權利要求
1.一種半導體器件，包括半導體襯底；和多個非易失存儲單元，具有設置在所述半導體襯底上方的多個第一電極、設置在所述半導體襯底上方并與多個所述第一電極交叉設置的多個第二電極，以及用于電荷積累的多個第三電極，多個所述第三電極設置在分別位于多個所述相鄰第一電極之間并在平面圖上與多個所述第二電極重疊的位置，其中所述第三電極設置在與所述半導體襯底、所述第一電極和所述第二電極絕緣的狀態(tài)中，并且每個所述第三電極處于所述半導體襯底和所述第二電極之間，并且在與所述半導體襯底的主表面相交的方向所述第三電極的每個橫截面形狀是凸起狀，以便其高度大于所述第一電極的高度。
2.根據權利要求1的半導體器件，其中所述第二電極是按照經絕緣膜與所述第三電極的頂部和側面面對的方式形成的。
3.根據權利要求1的半導體器件，其中所述第一電極具有在所述半導體襯底中形成用于位線的反型層的功能。
4.根據權利要求3的半導體器件，包括如下功能用于將數據寫入多個所述非易失存儲單元中的被選擇非易失存儲單元中，通過給所述第一電極施加電壓而在所述被選擇非易失存儲單元的源極側形成用于位線的反型層，以及將來自所述源極側的用于位線的反型層的熱電子注入到所述被選擇非易失存儲單元的所述第三電極中。
5.根據權利要求1的半導體器件，其中所述第一電極具有將多個所述非易失存儲單元中的被選擇非易失存儲單元與未選擇非易失存儲單元隔離的功能，其中所述未選擇非易失存儲單元共享所述被選擇非易失存儲單元的所述第二電極。
6.根據權利要求1的半導體器件，其中多個所述非易失存儲單元彼此相鄰安排并且在其間不插入隔離區(qū)。
7.根據權利要求1的半導體器件，其中面對多個所述第一電極的所述半導體襯底的主表面部分的部分，面對多個所述第三電極的所述半導體襯底的主表面部分的部分，以及分別在各個第一和第三電極之間的所述半導體襯底的主表面部分的部分在非操作狀態(tài)期間導電類型彼此相同。
8.根據權利要求1的半導體器件，其中在所述半導體襯底中設置用于多個所述非易失存儲單元的位線的多個半導體區(qū)。
9.根據權利要求1的半導體器件，是AND型快閃存儲器。
10.根據權利要求1的半導體器件，還包括形成在所述半導體襯底上方的用于選擇位線的場效應晶體管；和形成在用于選擇位線的所述場效應晶體管和多個所述非易失存儲單元之間的所述半導體襯底中的半導體區(qū)，其中，為了將數據寫入多個所述非易失存儲單元的被選非易失存儲單元中，通過給所述第一電極施加電壓，在所述被選擇非易失存儲單元的源極側和漏極側形成用于位線的反型層，施加于所述源極和所述漏極的電壓經用于選擇位線的所述場效應晶體管、所述半導體區(qū)以及所述源極側和所述漏極側的所述反型層分別施加給所述被選擇非易失存儲單元。
11.根據權利要求1的半導體器件，還包括形成在所述半導體襯底上方用于選擇漏極位線的場效應晶體管；和形成在所述半導體襯底上方用于選擇源極位線的場效應晶體管，其中形成存儲柵網，每個所述存儲柵網至少包括多個所述存儲單元、用于選擇漏極位線的所述場效應晶體管和用于選擇源極位線的所述場效應晶體管，和其中各個存儲柵網關于用于給漏極位線輸送功率的接觸孔或者給源極位線輸送功率的接觸孔對稱安排。
12.根據權利要求1的半導體器件，其中多個所述第三電極的每個高度大于在所述第二電極延伸方向的所述第三電極的每個的長度。
13.根據權利要求1的半導體器件，其中多個所述第三電極的每個高度大于在所述第二電極延伸方向的多個所述第三電極之間的間隔。
14.根據權利要求1的半導體器件，其中所述凸起的第三電極各形成為柱狀。
15.一種半導體器件，包括半導體襯底；和多個非易失存儲單元，具有設置在所述半導體襯底上方的多個第一電極、設置在所述半導體襯底上方并與多個所述第一電極交叉設置的多個第二電極，以及用于電荷積累的多個第三電極，多個所述第三電極設置在分別位于多個所述相鄰第一電極之間并在平面圖上與多個所述第二電極重疊的位置，其中所述第三電極設置在與所述半導體襯底、所述第一電極和所述第二電極絕緣的狀態(tài)中，并且每個所述第三電極處于所述半導體襯底和多個所述第二電極之間并且所述第三電極的每個橫截面形狀是凸起狀，以便其高度大于所述第一電極的高度，其中在所述半導體襯底中設置用于多個所述非易失存儲單元的位線的多個半導體區(qū)。
16.根據權利要求15的半導體器件，其中用于位線的多個所述半導體區(qū)各設置在所述第一電極和所述第三電極之間。
17.根據權利要求16的半導體器件，其中，為了將數據寫入多個所述非易失存儲單元的被選非易失存儲單元中，在所述被選擇非易失存儲單元的源極側的用于位線的所述半導體區(qū)和所述被選擇非易失存儲單元的所述第三電極之間設置的所述第一電極具有幫助產生有助于寫數據的熱電子的功能。
18.根據權利要求15的半導體器件，其中用于位線的多個所述半導體區(qū)設置在多個所述第一電極的每隔一個上，并設置在面對所述第一電極的位置。
19.根據權利要求18的半導體器件，其中多個所述第一電極中的其上不設置用于位線的半導體區(qū)的每個第一電極具有在所述半導體襯底中形成反型層的功能。
20.一種半導體器件，包括半導體襯底；和多個非易失存儲單元，具有設置在所述半導體襯底上方的多個第一電極、設置在所述半導體襯底上方并與多個所述第一電極交叉設置的多個第二電極，以及用于電荷積累的多個第三電極，多個所述第三電極設置在分別位于多個所述相鄰第一電極之間并在平面圖上與多個所述第二電極重疊的位置，其中所述第三電極設置在與所述半導體襯底、所述第一電極和所述第二電極絕緣的狀態(tài)中，并且每個所述第三電極處于所述半導體襯底和多個所述第二電極之間，和其中多個所述第一電極具有在所述半導體襯底中形成反型層的功能。
21.根據權利要求20的半導體器件，其中所述第一電極具有將多個所述非易失存儲單元中的被選擇非易失存儲單元與共享所述被選擇非易失存儲單元的所述第二電極的未選擇非易失存儲單元絕緣的功能。
22.根據權利要求20的半導體器件，其中多個所述非易失存儲單元彼此相鄰安排且其間不插入隔離區(qū)。
23.根據權利要求20的半導體器件，其中面對多個所述第一電極的所述半導體襯底的主表面部分的部分，面對多個所述第三電極的所述半導體襯底的主表面部分的部分，以及分別在各個所述第一和第三電極之間的所述半導體襯底的主表面部分的部分在非操作狀態(tài)期間導電類型彼此相同。
24.根據權利要求20的半導體器件，其中面對多個所述第一電極的所述半導體襯底的主表面部分的部分的閾值電壓低于面對多個所述第三電極的所述半導體襯底的主表面部分的部分的閾值電壓。
25.根據權利要求20的半導體器件，還包括形成在所述半導體襯底上方用于選擇漏極位線的場效應晶體管；和形成在所述半導體襯底上方用于選擇源極位線的場效應晶體管，其中形成存儲柵網，每個所述存儲柵網至少包括多個所述非易失存儲單元、用于選擇漏極位線的所述場效應晶體管和用于選擇源極位線的所述場效應晶體管，和其中各個所述存儲柵網關于用于給漏極位線輸送功率的接觸孔或者給源極位線輸送功率的接觸孔對稱安排。
26.根據權利要求20的半導體器件，其中多個所述第三電極的每個高度大于在所述第二電極延伸方向的所述第三電極的每個長度。
27.根據權利要求20的半導體器件，其中多個所述第三電極的每個高度大于在所述第二電極延伸方向的多個所述第三電極之間的間隔。
28.一種半導體器件的制造方法，所述半導體器件包括半導體襯底；和多個非易失存儲單元，具有設置在所述半導體襯底上方的多個第一電極、設置在所述半導體襯底上方并與多個所述第一電極交叉設置的多個第二電極，以及用于電荷積累的多個第三電極，多個所述第三電極設置在分別位于多個所述相鄰第一電極之間并在平面圖上與多個所述第二電極重疊的位置，所述方法包括以下步驟(a)經第一絕緣膜在所述半導體襯底上方淀積用于形成所述第一電極的導體膜；(b)在用于形成所述第一電極的所述導體膜上方淀積第二絕緣膜；(c)在所述第二絕緣膜上方淀積第三絕緣膜；(d)為形成所述第一電極、所述第二絕緣膜和所述第三絕緣膜，對所述導體膜進行構圖，由此形成所述第一電極、所述第二絕緣膜和所述第三絕緣膜的多層圖形；(e)在所述第一電極的側面上方形成第四絕緣膜；(f)在所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間的所述半導體襯底的部分上方形成第五絕緣膜；(g)在所述半導體襯底上方淀積用于形成所述第三電極的導體膜，從而掩埋所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間的部分；(h)除去用于形成所述第三電極的導體膜，以便在所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間留下用于形成所述第三電極的所述導體膜的部分，由此以與所述第一電極自對準的方式在所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間形成用于形成所述第三電極的所述導體膜的圖形；(i)除去所述第三絕緣膜；(j)在所述半導體襯底上方淀積第六絕緣膜；(k)在所述第六絕緣膜上方淀積用于形成所述第二電極的導體膜；(l)對用于形成所述第二電極的所述導體膜進行構圖，由此形成多個所述第二電極；和(m)用多個所述第二電極作掩模，對用于形成所述第三電極的所述導體膜的圖形進行構圖，由此以與多個所述第二電極自對準的方式形成多個所述第三電極，所述第三電極的橫截面為凸起狀，由此其高度大于所述第一電極的高度。
29.根據權利要求28的半導體器件的制造方法，還包括在所述步驟(d)或(e)之后，并且在所述步驟(f)之前，從相對于所述半導體襯底的主表面的傾斜方向引入所希望的雜質的步驟，由此在所述半導體襯底中形成用于位線的半導體區(qū)，所述半導體區(qū)的導電類型與所述半導體襯底的導電類型相反。
30.根據權利要求28的半導體器件的制造方法，還包括在所述步驟(i)之后并且在所述步驟(j)之前，向所述半導體襯底中選擇性地引入所希望的雜質的步驟，由此在所述半導體襯底中形成用于位線的半導體區(qū)，所述半導體區(qū)的導電類型與所述半導體襯底的導電類型相反。
31.根據權利要求28的半導體器件的制造方法，其中對于所述步驟(h)，通過各向異性干刻蝕處理對所述半導體襯底的整個表面上方的用于形成所述第三電極的所述導體膜進行深刻蝕處理，或者進行化學機械拋光處理。
32.根據權利要求28的半導體器件的制造方法，其中所述步驟(e)中的所述第四絕緣膜包括通過熱氧化法形成的氧化硅膜。
33.根據權利要求28的半導體器件的制造方法，其中所述第二絕緣膜是用氮化硅形成的，所述第三絕緣膜是用氧化硅形成的，并在所述步驟(i)的除去所述第三絕緣膜的步驟中，進行刻蝕處理，以便所述第二絕緣膜用作刻蝕停止層。
34.根據權利要求28的半導體器件的制造方法，其中在所述步驟(l)的對用于形成所述第二電極的所述導體膜進行構圖的步驟中，進行刻蝕處理，以便用所述第六絕緣膜作為刻蝕停止層。
35.根據權利要求28的半導體器件的制造方法，還包括在所述步驟(d)或(e)之后并且在所述步驟(f)之前，向所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間的所述半導體襯底的部分中引入所希望的雜質的步驟，使得面對多個所述第一電極的所述半導體襯底的主表面部分的部分的閾值電壓低于面對多個所述第三電極的所述半導體襯底的主表面部分的部分的閾值電壓。
36.根據權利要求28的半導體器件的制造方法，還包括對用于形成所述第一電極的所述導體膜進行構圖的步驟，由此在所述半導體襯底上方形成場效應晶體管的柵極。
37.根據權利要求28的半導體器件的制造方法，所述半導體器件還包括用于選擇多個所述非易失存儲單元的場效應晶體管，所述方法還包括以下步驟(n)利用直到用于形成所述用于選擇的所述場效應晶體管的所述柵極的所述步驟(m)之后留下的在所述步驟(d)中將要構圖的用于形成所述第一電極的所述導體膜的一部分，在所述步驟(m)之后，對用于形成所述第一電極的留下的所述導體膜進行構圖，由此形成所述用于選擇的所述場效應晶體管的所述柵極；和(o)所述步驟(n)之后，與所述用于選擇的所述場效應晶體管的所述柵極對準向所述半導體襯底中引入雜質，由此形成用于選擇的所述場效應晶體管的所述源/漏區(qū)，其中在所述步驟(a)之前，在所述半導體襯底中引入雜質，由此形成用于連接多個所述非易失存儲單元和用于選擇的所述場效應晶體管的半導體區(qū)。
38.根據權利要求28的半導體器件的制造方法，所述半導體器件還包括用于選擇多個所述非易失存儲單元的場效應晶體管，所述方法還包括以下步驟(p)利用直到用于形成用于選擇的所述場效應晶體管的所述柵極的所述步驟(m)之后留下的在所述步驟(d)中將要構圖的用于形成所述第一電極的所述導體膜的一部分，在所述步驟(m)之后，對用于形成所述第一電極的留下的所述導體膜進行構圖，由此形成用于選擇的所述場效應晶體管的所述柵極；和(q)所述步驟(n)之后，與用于選擇的所述場效應晶體管的所述柵極對準向所述半導體襯底中引入雜質，由此形成用于選擇的所述場效應晶體管的所述源/漏區(qū)和用于連接多個所述非易失存儲單元和用于選擇的所述場效應晶體管的所述半導體區(qū)。
39.根據權利要求28的半導體器件的制造方法，其中多個所述第三電極形成得具有大于在所述第二電極延伸方向的所述第三電極的每個長度的高度。
40.根據權利要求28的半導體器件的制造方法，其中多個所述第三電極形成得具有大于在所述第二電極延伸方向的多個所述第三電極之間的間隔的高度。
41.根據權利要求28的半導體器件的制造方法，其中所述第三電極各形成為柱狀。
42.一種半導體器件的制造方法，所述半導體器件包括半導體襯底；和多個非易失存儲單元，具有設置在所述半導體襯底上方的多個第一電極、設置在所述半導體襯底上方并與多個所述第一電極交叉設置的多個第二電極，以及用于電荷積累的多個第三電極，多個所述第三電極設置在分別位于多個所述相鄰第一電極之間并在平面圖上與多個所述第二電極重疊的位置，所述方法包括以下步驟(a)經第一絕緣膜在所述半導體襯底上方淀積用于形成所述第一電極的導體膜；(b)在用于形成所述第一電極的所述導體膜上方淀積第二絕緣膜；(c)在所述第二絕緣膜上方淀積第三絕緣膜；(d)為形成所述第一電極、所述第二絕緣膜和所述第三絕緣膜，對所述導體膜進行構圖，由此形成所述第一電極、所述第二絕緣膜和所述第三絕緣膜的多層圖形；(e)在所述第一電極的側面上方形成第四絕緣膜；(f)在所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間的所述半導體襯底的部分上方形成第五絕緣膜；(g)在所述半導體襯底上方淀積用于形成所述第三電極的導體膜，從而掩埋所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間的部分；(h)除去用于形成所述第三電極的導體膜，以便在所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間留下用于形成所述第三電極的所述導體膜的部分，由此以與所述第一電極自對準的方式在所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間形成用于形成所述第三電極的所述導體膜的圖形；(i)除去所述第三絕緣膜；(j)在所述半導體襯底上方淀積第六絕緣膜；(k)在所述第六絕緣膜上方淀積用于形成所述第二電極的導體膜；(l)對用于形成所述第二電極的所述導體膜進行構圖，由此形成多個所述第二電極；和(m)用多個所述第二電極作掩模，對用于形成所述第三電極的所述導體膜的圖形進行構圖，由此以與多個所述第二電極自對準的方式形成多個所述第三電極，其中多個所述第一電極具有在所述半導體襯底中形成反型層的功能。
43.根據權利要求42的半導體器件的制造方法，還包括在所述步驟(d)或(e)之后，并且在所述步驟(f)之前，向所述第一電極、所述第二絕緣膜和所述第三絕緣膜的所述多層圖形的相鄰部分之間的所述半導體襯底的部分中引入所希望的雜質的步驟，從而面對多個所述第一電極的所述半導體襯底的主表面部分的部分的所述閾值電壓低于面對多個所述第三電極的所述半導體襯底的主表面部分的部分的所述閾值電壓。
44.根據權利要求42的半導體器件的制造方法，所述半導體器件還包括用于選擇多個所述非易失存儲單元的場效應晶體管，所述方法還包括以下步驟(n)利用直到用于形成用于選擇的所述場效應晶體管的所述柵極的所述步驟(m)之后留下的在所述步驟(d)中將要構圖的用于形成所述第一電極的所述導體膜的一部分，在所述步驟(m)之后，對用于形成所述第一電極的留下的所述導體膜進行構圖，由此形成用于選擇的所述場效應晶體管的所述柵極；和(o)所述步驟(n)之后，與用于選擇的所述場效應晶體管的所述柵極對準向所述半導體襯底中引入雜質，由此形成用于選擇的所述場效應晶體管的所述源/漏區(qū)，其中在所述步驟(a)之前，在所述半導體襯底中引入雜質，由此形成用于連接多個所述非易失存儲單元和用于選擇的所述場效應晶體管的半導體區(qū)。
45.根據權利要求42的半導體器件的制造方法，所述半導體器件還包括用于選擇多個所述非易失存儲單元的場效應晶體管，所述方法還包括以下步驟(p)利用直到用于形成所述用于選擇的所述場效應晶體管的所述柵極的所述步驟(m)之后留下的在所述步驟(d)中將要構圖的用于形成所述第一電極的所述導體膜的一部分，在所述步驟(m)之后，對用于形成所述第一電極的留下的所述導體膜進行構圖，由此形成用于選擇的所述場效應晶體管的所述柵極；和(q)所述步驟(n)之后，與用于選擇的所述場效應晶體管的所述柵極對準向所述半導體襯底中引入雜質，由此形成用于選擇的所述場效應晶體管的所述源/漏區(qū)和用于連接多個所述非易失存儲單元和用于選擇的所述場效應晶體管的所述半導體區(qū)。
46.根據權利要求42的半導體器件的制造方法，其中多個所述第三電極形成得具有大于在所述第二電極延伸方向的所述第三電極的每個長度的高度。
47.根據權利要求42的半導體器件的制造方法，其中多個所述第三電極形成得具有大于在所述第二電極延伸方向的多個所述第三電極之間的間隔的高度。
48.根據權利要求42的半導體器件的制造方法，其中所述第三電極各形成為柱狀。
全文摘要
本發(fā)明涉及減小尺寸的具有非易失存儲器的半導體器件。在具有AND型快閃存儲器中，多個非易失存儲單元具有有多個第一電極、與多個第一電極交叉的多個字線以及多個浮置柵極，所述浮置柵極設置在分別位于多個相鄰第一電極之間的部分上且在平面圖上與多個字線重疊，多個浮置柵極形成為橫截面為凸起狀，并且比第一電極高。結果是，即使減小非易失存儲單元的尺寸，也可以很容易地處理浮置柵極。此外，可以提高字線的浮置柵極和控制柵極之間的耦合比而不增加由非易失存儲單元所占據的面積。
文檔編號G11C16/04GK1591904SQ20041006977
公開日2005年3月9日 申請日期2004年7月19日 優(yōu)先權日2003年9月5日
發(fā)明者福村達也, 池田良廣, 鳴?？∫? 武末出美 申請人:株式會社瑞薩科技