專利名稱：同步半導(dǎo)體存儲器件及在其中產(chǎn)生輸出控制信號的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，具體涉及用于在同步半導(dǎo)體存儲器件中產(chǎn)生輸出控制信號的方法及相關(guān)同步半導(dǎo)體存儲器件。
背景技術(shù)：
在許多計算機系統(tǒng)中，半導(dǎo)體存儲器件被用作主要的記憶存儲器件。向半導(dǎo)體存儲器件輸入和從其中輸出數(shù)據(jù)的速率是決定計算機系統(tǒng)運行速度的重要因素。為了提高半導(dǎo)體存儲器件的運行速度，已經(jīng)使用了同步動態(tài)隨機存取存儲器(SDRAM)，在其中存儲器件與由計算機系統(tǒng)產(chǎn)生的外部時鐘信號同步運行。
SDRAM存儲器件可以使用列地址選通(CAS)等待時間功能來增大運行的速度。CAS等待時間被定義為在可以將由存儲器件產(chǎn)生的輸出數(shù)據(jù)信號假設(shè)為有效之前，從應(yīng)用讀取命令的時間開始所需要的時間延遲。這一時間延遲可以被表示為外部時鐘信號周期的整數(shù)倍。讀取命令通常與外部時鐘同步。
圖1是傳統(tǒng)的同步半導(dǎo)體存儲器件的輸出控制信號產(chǎn)生電路100的電路圖。參照圖1，輸出控制信號產(chǎn)生電路100包括多路復(fù)用器110、移位寄存器130、第一、第二、第三和第四延遲電路151-154。在美國專利公開第2002/0093871號中公開了圖1中的輸出控制信號產(chǎn)生電路100的一個示例。
如圖1所示，移位寄存器130包括多個觸發(fā)電路131-136。讀取信息信號PREAD和內(nèi)部時鐘信號PCLK被輸入到觸發(fā)器131。移位寄存器130響應(yīng)于輸入到觸發(fā)器132-136的內(nèi)部時鐘信號PCLK和輸出控制時鐘信號PCLKDQ，逐次地移位讀取信息信號PREAD。在輸出控制時鐘信號PCLKDQ被輸入到觸發(fā)器132-135之前，經(jīng)過一個或多個延遲電路151-154對其進行延遲。因此，移位寄存器130響應(yīng)于內(nèi)部時鐘信號PCLK和輸出控制時鐘信號PCLKDQ這兩個不同的時鐘信號，逐次的移位讀取信息信號。
可以通過包含在同步半導(dǎo)體存儲器件中的輸入延遲鎖定環(huán)路(未示出)來產(chǎn)生內(nèi)部時鐘信號PCLK。通常，內(nèi)部時鐘信號PCLK與外部時鐘信號ECLK(未示出)同步?？梢酝ㄟ^包含在同步半導(dǎo)體存儲器件中的輸出延遲鎖定環(huán)路(未示出)來產(chǎn)生輸出控制時鐘信號PCLKDQ。通常，輸出控制時鐘信號PCLKDQ與外部時鐘信號的上升和下降沿同步。這一輸出控制時鐘信號被用來控制數(shù)據(jù)從同步半導(dǎo)體存儲器件中輸出的定時。通常，在相應(yīng)的外部時鐘信號產(chǎn)生之前產(chǎn)生輸出控制時鐘信號PCLKDQ，以滿足條件tAC(來自外部時鐘的數(shù)據(jù)存取時間)為零。
觸發(fā)器132-136的輸出被輸入到多路復(fù)用器110。這些輸出中的每一個對應(yīng)于一個可能的CAS等待時間值，在圖1所示的例子中，對應(yīng)于CAS等待時間值CL3、CL4、CL5、CL6和CL7。多路復(fù)用器110根據(jù)輸入到多路復(fù)用器110的CAS等待時間信號(CLi，i＝3，4，5，6，7)輸出移位寄存器130多個輸出信號中的一個，作為輸出控制信號LATENCY。輸出控制信號LATENCY被施加到包含在同步半導(dǎo)體存儲器件中的一個輸出緩沖器(未示出)上，以便在適當(dāng)?shù)臄?shù)據(jù)輸出周期期間從存儲器件中輸出數(shù)據(jù)。
圖2是說明作為外部時鐘內(nèi)時鐘抖動的結(jié)果在可用定時邊緣中(timingmargin“TM”)可能發(fā)生的減少的示例性時序圖，所述定時邊緣用于從具有圖1所示輸出控制信號產(chǎn)生電路的同步半導(dǎo)體存儲器件中輸出數(shù)據(jù)。
在圖2的示例性時序圖中，外部時鐘信號ECLK的第一周期ECLK1中的時鐘抖動TJ1將外部時鐘信號的第一周期ECLK1的忙閑度(duty cycle)從預(yù)期的50％∶50％的比例改變?yōu)?5％∶45％。因此與第一周期ECLK1相關(guān)聯(lián)的忙閑度誤差為5％。同樣的，外部時鐘信號ECLK的第二周期ECLK2中的時鐘抖動TJ2將第二周期ECLK2的忙閑度改變至45％∶55％，其也表示5％的忙閑度誤差。假設(shè)外部時鐘信號ECLK隨后的周期不受時鐘抖動的影響。
如圖2所示，與外部時鐘信號ECLK的第二周期ECLK2同步地產(chǎn)生讀取命令READ。響應(yīng)于這一READ命令，將讀取信息信號PREAD激活至高電平達一預(yù)定的時間周期。
內(nèi)部時鐘信號PCLK是從外部時鐘信號ECLK產(chǎn)生的(并因此與之同步)。如圖2所示，從外部時鐘信號的第二周期ECLK2產(chǎn)生標(biāo)記為PCLK1的內(nèi)部時鐘信號的周期。由于周期ECLK2具有5％的忙閑度誤差，因此內(nèi)部時鐘信號的周期PCLK1同樣具有5％的忙閑度誤差。
在內(nèi)部時鐘信號PCLK的周期PCLK1被激活至高電平之后，輸入到圖1所示的第一觸發(fā)器131的兩個輸入都處于高電平。這導(dǎo)致觸發(fā)器131的輸出Q(在圖2中被指定為PREAD)被激活至高電平達一個預(yù)定的時間周期(在本例中是PCLK的2個周期)。
輸出控制時鐘信號PCLKDQ也是從外部時鐘信號ECLK產(chǎn)生的(并因此與之同步)。輸出控制時鐘信號PCLKDQ-A是信號PCLKDQ的延遲型式，其與圖1中標(biāo)示為“A”的節(jié)點處存在的信號相對應(yīng)。如圖2所示，由于信號PCLKDQ和PCLKDQ-A都是從外部時鐘信號ECLK產(chǎn)生的，因此在外部時鐘ECLK的第一和第二周期所存在的忙閑度誤差同樣的存在于輸出控制時鐘信號PCLKDQ和PCLKDQ-A的相應(yīng)的周期中。
如圖2所示，一旦PREAD1和周期PCLKDQ-A1兩者都被激活至高電平，則觸發(fā)器132的輸出Q(其在圖2中被指定為PREAD2)被激活至高電平。
如圖2所示，在外部時鐘信號ECLK中沒有時鐘抖動的情況下，用于對第一觸發(fā)器131的讀取信息信號PREAD和輸出信號PREAD1采樣的定時邊緣將是時間TM1。但是，由于在外部時鐘信號ECLK的第一和第二周期ECLK1和ECLK2中存在時鐘抖動，會導(dǎo)致10％的忙閑度誤差并且定時邊緣會被減少至?xí)r間TM2。因此，外部時鐘信號中的時鐘抖動可能會起到減少負面影響同步半導(dǎo)體存儲器件運行速度的可用定時邊緣的作用。。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實施例，提供了多種用于響應(yīng)由同步半導(dǎo)體存儲器件接收到的讀取命令來產(chǎn)生輸出控制信號的方法。根據(jù)這些方法，可以從外部時鐘信號中產(chǎn)生第一和第二時鐘信號。然后至少第一時鐘信號可以經(jīng)過一個延遲電路提供補償?shù)牡谝皇冀K信號。例如，可以通過使第一時鐘信號經(jīng)過一個延遲電路(諸如包括一個或多個單位周期延遲單元的電路)傳輸來實現(xiàn)這一操作，所述延遲電路將第一時鐘信號延遲整數(shù)個時鐘周期。隨后可以在所述列地址選通(“CAS”)等待時間信號、補償?shù)牡谝粫r鐘信號和第二時鐘信號的基礎(chǔ)上產(chǎn)生輸出控制信號。這一方法可用于使補償?shù)牡谝粫r鐘信號和第二時鐘信號被同步到與外部時鐘信號的相同周期。
在本發(fā)明的特定實施例中，可以從輸入延遲鎖定環(huán)路中產(chǎn)生第一時鐘信號，以便使所述第一時鐘信號在經(jīng)過了輸入鎖定時間之后與外部時鐘信號同步，并且可以從輸出延遲鎖定環(huán)路產(chǎn)生第二時鐘信號，以便使第二時鐘信號在經(jīng)過了輸出鎖定時間之后與外部時鐘信號同步?？梢愿鶕?jù)列地址選通(“CAS”)等待時間信號的值確定施加在第一時鐘信號上的延遲量。
根據(jù)本發(fā)明的另一個實施例，提供了多種運行同步半導(dǎo)體存儲器件的方法，在該方法中產(chǎn)生與外部時鐘信號的不同周期同步的第一時鐘信號和第二時鐘信號。隨后可以將第一時鐘信號和第二時鐘信號同步到外部時鐘的相同周期，并可以響應(yīng)于讀取信息信號、列地址選通(“CAS”)等待時間信號和同步的第一和第二時鐘信號而產(chǎn)生數(shù)據(jù)輸出控制信號。在這些方法中，第一時鐘信號可以是內(nèi)部時鐘信號而第二時鐘信號可以是輸出控制時鐘信號。將第一時鐘信號和第二時鐘信號同步到外部時鐘信號的相同周期的步驟可以包括將第一時鐘信號和第二時鐘信號中的至少一個延遲整數(shù)個時鐘周期。此外，可以根據(jù)CAS等待時間信號的值來改變第一時鐘信號和第二時鐘信號被延遲的量。
根據(jù)本發(fā)明的另一個方面，提供了一種同步半導(dǎo)體存儲器件，包括(a)第一時鐘信號產(chǎn)生電路，(b)第二時鐘信號產(chǎn)生電路，(c)輸出控制信號產(chǎn)生電路，(d)第一傳輸/延遲電路和(e)輸出緩沖器。第一時鐘信號產(chǎn)生電路可以產(chǎn)生與外部源時鐘的第一周期同步的第一時鐘信號，而第二時鐘信號產(chǎn)生電路產(chǎn)生與外部源時鐘的二第周期同步的第二時鐘信號。第一傳輸/延遲電路被耦合在第一時鐘信號產(chǎn)生電路和輸出控制信號產(chǎn)生電路之間，并且可被用來延遲第一時鐘信號，從而使該第一時鐘信號和第二時鐘信號被同步到外部源時鐘的相同周期。輸出控制信號產(chǎn)生電路可被用來響應(yīng)于讀取信號、列地址選通(“CAS”)等待時間信號、第一時鐘信號和第二時鐘信號而產(chǎn)生輸出控制信號，并且輸出緩沖器響應(yīng)所述輸出控制信號輸出數(shù)據(jù)。
在這些器件的特定實施例中，第一傳輸/延遲電路可以包括多個傳輸/延遲單元，所述多個傳輸/延遲單元用于將第一時鐘信號延遲零個、一個、兩個或三個時鐘周期。該器件還可以包括耦合在第二時鐘信號產(chǎn)生電路和輸出控制信號產(chǎn)生電路之間的第二傳輸/延遲電路，其在第二時鐘信號被傳輸至輸出控制信號產(chǎn)生電路之前延遲該第二時鐘信號。這樣的第二傳輸/延遲電路也可以包括多個傳輸/延遲單元，所述多個傳輸/延遲單元用于將第二時鐘信號延遲零個、一個、兩個或三個時鐘周期。所述第一和/或第二傳輸/延遲電路可以包括多個延遲單元和第一多路復(fù)用器，所述多個延遲單元的每一個包括多個單位周期延遲電路，所述多個單位周期延遲電路用于延遲第一時鐘信號；和所述第一多路復(fù)用器在所述CAS等待時間信號的基礎(chǔ)上選擇一個延遲電路的輸出。


結(jié)合附圖，通過對本發(fā)明實施例的詳細描述，本發(fā)明的上述特征和優(yōu)點將變得更加清楚，其中圖1是傳統(tǒng)同步半導(dǎo)體存儲器件的輸出控制信號產(chǎn)生電路的電路圖；圖2是說明在圖1的輸出控制信號產(chǎn)生電路中的可用定時邊緣的減少的示例性時序圖，所述減少在存在時鐘抖動時可能發(fā)生；圖3是根據(jù)本發(fā)明實施例的同步半導(dǎo)體存儲器件的方框圖；圖4是說明圖3的第一傳輸/延遲電路的實施例的詳細方框圖；圖5是說明圖3的第二傳輸/延遲電路的實施例的詳細方框圖；圖6是說明根據(jù)本發(fā)明實施例的同步半導(dǎo)體存儲器件的工作的詳細方框圖。
具體實施例方式
現(xiàn)在將參考其中示出了典型實施例的附圖更加充分的描述本發(fā)明。但是，本發(fā)明可以以不同的形式體現(xiàn)，并且不應(yīng)當(dāng)被解釋為受限于此處闡述的實施例。相反，提供這些實施例以使這一公開將徹底和完整，并將向本領(lǐng)域的技術(shù)人員充分的傳達本發(fā)明的范圍。還應(yīng)當(dāng)明白，當(dāng)稱一個元件被“耦合”或“連接”至另一個元件時，該元件可以直接耦合或連接至所述另一個元件，或者也可以存在中介元件。相反，當(dāng)稱一個元件被“直接耦合”或“直接連接”至另一個元件時，則不存在中介元件。貫穿這一申請的，相似的參考數(shù)字指示相似的元件。
圖3是根據(jù)本發(fā)明第一實施例的同步半導(dǎo)體存儲器件的方框圖。參照圖3，同步半導(dǎo)體存儲器件300包含輸入延遲鎖定環(huán)路310、輸出延遲鎖定環(huán)路320、第一傳輸/延遲電路330、第二傳輸/延遲電路340、輸出控制信號產(chǎn)生電路350、輸出緩沖器360、模式寄存器組(MRS)370和讀取命令解碼器380。
輸入延遲鎖定環(huán)路310產(chǎn)生內(nèi)部時鐘信號PCLK，該內(nèi)部時鐘信號在經(jīng)過了預(yù)定的輸入鎖定時間之后與外部時鐘信號ECLK同步。輸入鎖定時間可以是例如TCC、2TCC或3TCC，其中TCC是外部時鐘信號ECLK的一個循環(huán)或一個周期。
輸出延遲鎖定環(huán)路320產(chǎn)生輸出控制時鐘信號PCLKDQ，該輸出控制時鐘信號同樣的在經(jīng)過了預(yù)定的輸出鎖定時間之后與外部時鐘信號ECLK同步。預(yù)定的輸出鎖定時間可以是例如TCC、2TCC、3TCC、4TCC或5TCC。輸出控制時鐘信號PCLKDQ控制工作，以便與外部時鐘信號ECLK同步地從輸出緩沖器360輸出數(shù)據(jù)DOUT。輸入延遲鎖定環(huán)路310和輸出延遲鎖定環(huán)路320可以有一條共同的壓控延遲線(VCDL)。
第一傳輸/延遲電路330可以無延遲地將內(nèi)部時鐘信號PCLK傳輸至輸出控制信號產(chǎn)生電路350，或可選的，可以將內(nèi)部時鐘信號PCLK延遲至少一個內(nèi)部時鐘信號PCLK的周期(即單位周期延遲時間)，以使內(nèi)部時鐘信號PCLK的源時鐘與輸出控制時鐘信號PCLKDQ的源時鐘同步。第一傳輸/延遲電路330的輸出可以是在圖3中被標(biāo)明為PCLK_C的經(jīng)過補償?shù)膬?nèi)部時鐘信號。在無延遲地傳輸內(nèi)部時鐘信號的情形中，經(jīng)過補償?shù)膬?nèi)部時鐘PCLK_C可以與內(nèi)部時鐘信號PCLK相同。如圖3所示，CAS等待時間信號(CLi，i＝3，4，5，6，7)被輸入到第一傳輸/延遲電路330，并且第一傳輸/延遲電路330用CAS等待時間改變內(nèi)部時鐘信號PCLK的延遲時間。例如，當(dāng)CAS等待時間是3并且工作頻率是200MHz時，單位周期延遲時間是5ns。當(dāng)CAS等待時間是6并且工作頻率是400MHz時，單位周期延遲時間是2.5ns。
第二傳輸/延遲電路340同樣無延遲地將輸出控制時鐘信號PCLKDQ傳輸至輸出控制信號產(chǎn)生電路350，或可選的，可以將輸出控制時鐘信號PCLKDQ延遲至少一個周期(即單位周期延遲時間)，以使輸出控制時鐘信號PCLKDQ的源時鐘與內(nèi)部時鐘信號PCLK的源時鐘同步。第二傳輸/延遲電路340的輸出是在圖3中被標(biāo)明為PCLKDQ_C的經(jīng)過補償?shù)妮敵隹刂茣r鐘信號。在無延遲地傳輸輸出控制時鐘信號的情形中，經(jīng)過補償?shù)妮敵隹刂茣r鐘信號PCLKDQ_C可以與輸出控制時鐘信號PCLKDQ相同。如圖3所示，CAS等待時間信號(CLi，i＝3，4，5，6，7)被輸入到第二傳輸/延遲電路340，并且第二傳輸/延遲電路340用CAS等待時間改變輸出控制時鐘信號PCLKDQ的延遲時間。
應(yīng)當(dāng)注意，盡管在圖3中描述的同步半導(dǎo)體存儲器件300包括第一傳輸/延遲電路330和第二傳輸/延遲電路340，但當(dāng)內(nèi)部時鐘信號PCLK的源時鐘的相位超前于輸出控制時鐘信號PCLKDQ的源時鐘的相位時，只需要第一傳輸/延遲電路330，并且當(dāng)輸出控制時鐘信號PCLKDQ的源時鐘的相位超前于內(nèi)部時鐘信號PCLK的源時鐘的相位時，只需要第二傳輸/延遲電路340。
除了用PCLK_C和PCLKDQ_C取代PCLK和PCLKDQ來作為控制信號之外，輸出控制信號產(chǎn)生電路350可以包括與在圖1中描述的輸出控制信號產(chǎn)生電路100相同的那些組件。如上面針對圖1進行的論述，輸出控制信號產(chǎn)生電路350響應(yīng)于補償?shù)膬?nèi)部時鐘信號PCLK_C和補償?shù)妮敵隹刂茣r鐘信號PCLKDQ_C而使讀取信息信號PREAD移位，并響應(yīng)于CAS等待時間信號CLi而輸出移位的讀取信息信號作為輸出控制信號LATENCY。
輸出控制信號LATENCY與輸出控制時鐘信號PCLKDQ一起被輸入到輸出緩沖器360。當(dāng)輸出控制信號LATENCY被激活至高狀態(tài)時，在合適的輸出周期期間將存儲在同步半導(dǎo)體存儲器件中的內(nèi)部數(shù)據(jù)DATA作為數(shù)據(jù)DOUT輸出。
模式寄存器組MRS 370響應(yīng)于MRS命令而產(chǎn)生CAS等待時間信號CLi。讀取命令解碼器380解碼讀取命令READ CMD，并產(chǎn)生輸入給輸出控制產(chǎn)生電路350的讀取信息信號PREAD。
圖4是根據(jù)本發(fā)明實施例的圖3的第一傳輸/延遲電路330的詳細方框圖。如圖4中所示，第一傳輸/延遲電路330可以包括5個單獨的傳輸/延遲電路331、332、333、334和335以及一個多路復(fù)用器336。第一單獨傳輸/延遲電路331為CAS等待時間信號CLi為3的情形設(shè)定延遲，并且這一電路包括第一單位周期延遲電路3311、第二單位周期延遲電路33 12、第三單位周期延遲電路3313和多個熔絲3314。第二、第三、第四和第五單獨傳輸/延遲電路332、333、334和335的每一個包括與第一單獨傳輸/延遲電路331相同的組件，因此為了簡短起見，這里只描述了第一單獨傳輸/延遲電路331。電路332為CAS等待時間CLi為4的情形設(shè)定延遲，電路333為CAS等待時間CLi為5的情形設(shè)定延遲，電路334為CAS等待時間CLi為6的情形設(shè)定延遲，以及電路335為CAS等待時間CLi為7的情形設(shè)定延遲。
第一單獨傳輸/延遲電路331將內(nèi)部時鐘信號PCLK傳輸至多路復(fù)用器336。如果有的話，由第一單獨傳輸/延遲電路331所施加的延遲量取決于標(biāo)記為F1-F4的的熔絲3314中的哪一個被切斷。例如，當(dāng)內(nèi)部時鐘信號PCLK將被延遲兩個單位周期以使內(nèi)部時鐘信號PCLK的源時鐘與輸出控制時鐘信號PCLKDQ的源時鐘同步時，第三熔絲F3未切斷而其他的熔絲F1、F2和F4被切斷。盡管圖4描述的本發(fā)明的實施例使用單位周期延遲電路3311-3313以及熔絲3314產(chǎn)生經(jīng)過補償?shù)膬?nèi)部時鐘信號PCLK_C，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)明白，也可以使用其他的硬件對內(nèi)部時鐘信號PCLK實現(xiàn)延遲。例如，可以使用金屬選擇代替熔絲來切斷或連接到多路復(fù)用器336的傳輸/延遲路徑。同樣的，還應(yīng)當(dāng)明白，盡管在圖4描述的實施例中單獨傳輸/延遲電路331-335中的每一個包括3個單位延遲電路，但是在其他的實施例中單獨傳輸/延遲電路331-335的每一個可以包括不同數(shù)目的單位周期延遲電路。
多路復(fù)用器336根據(jù)CAS等待時間信號(CLi，i＝3，4，5，6，7)，選擇從第一、第二、第三、第四和第五單獨傳輸/延遲電路331、332、333、334和335傳輸?shù)膬?nèi)部時鐘信號PCLK中的一個，從而產(chǎn)生經(jīng)過補償?shù)膬?nèi)部時鐘信號PCLK_C。
圖5是根據(jù)本發(fā)明實施例的圖3的第二傳輸/延遲電路340的詳細方框圖。如圖5所示，第二傳輸/延遲電路340包括5個單獨的傳輸/延遲電路341、342、343、344和345以及一個多路復(fù)用器346。第六單獨傳輸/延遲電路341為CAS等待時間信號CLi為3的情形設(shè)定延遲，并且這一電路包括第四單位周期延遲電路3411、第五單位周期延遲電路3412、第六單位周期延遲電路3413和多個熔絲3414。第七、第八、第九和第十單獨傳輸/延遲電路342、343、344和345的每一個包括與第一單獨傳輸/延遲電路341的相同的組件，因此為了簡短起見，這里只描述了第六單獨傳輸/延遲電路341。電路342為CAS等待時間CLi為4的情形設(shè)定延遲，電路343為CAS等待時間CLi為5的情形設(shè)定延遲，電路344為CAS等待時間CLi為6的情形設(shè)定延遲，以及電路345為CAS等待時間CLi為7的情形設(shè)定延遲。
第六單獨傳輸/延遲電路341將輸出控制時鐘信號PCLKDQ傳輸至多路復(fù)用器346。如果有的話，由第六單獨傳輸/延遲電路341所施加的延遲的數(shù)量取決于標(biāo)記為F5-F8的的熔絲3414中的那一個被切斷。例如，當(dāng)輸出控制時鐘信號PCLKDQ應(yīng)當(dāng)被延遲兩個單位周期以使內(nèi)部時鐘信號PCLK的源時鐘與輸出控制時鐘信號PCLKDQ的源時鐘同步時，第七熔絲F7未切斷而其他的熔絲F5、F6和F8被切斷。盡管圖5描述的本發(fā)明的實施例使用單位周期延遲電路3411-3413以及熔絲3414產(chǎn)生經(jīng)過補償?shù)妮敵隹刂茣r鐘信號PCLKDQ_C，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)明白，也可以使用其他的硬件對輸出控制時鐘信號PCLKDQ實現(xiàn)延遲。例如，可以使用金屬選擇代替熔絲來切斷或連接到多路復(fù)用器346的傳輸/延遲路徑。同樣的，還應(yīng)當(dāng)明白，盡管在圖5描述的實施例中單獨傳輸/延遲電路341-345中的每一個包括3個單位周期延遲電路，但是在其他的實施例中單獨傳輸/延遲電路341-345的每一個可以包括不同數(shù)目的單位周期延遲電路。
多路復(fù)用器346根據(jù)CAS等待時間信號(CLi，i＝3，4，5，6，7)，選擇從第六、第七、第八、第九和第十單獨傳輸/延遲電路341、342、343、344和345傳輸?shù)妮敵隹刂茣r鐘信號PCLKDQ中的一個，從而產(chǎn)生經(jīng)過補償?shù)妮敵隹刂茣r鐘信號PCLKDQ_C。
圖6示出了根據(jù)本發(fā)明的同步半導(dǎo)體存儲器件的一個實施例在CAS等待時間為6的情況下的范例性運行時序圖。
如圖6所示，與外部時鐘信號ECLK同步地施加MRS命令MRS CMD。如箭頭所指示的，這將CAS等待時間信號CL6激活至表示是6的CAS等待時間被激活的高電平。隨后，與外部時鐘ECLK的第四周期ECLK4同步地施加讀取命令READ。這使得讀取信息信號PREAD被激活至高電平達一預(yù)定時間。
在圖6的實施例中，圖3的輸入延遲鎖定環(huán)路310的輸入鎖定時間是3TCC。同樣如圖6所示，第一內(nèi)部時鐘信號PCLK的周期PCLK1使用外部時鐘信號ECLK的第二周期(周期ECLK2)作為源時鐘。在圖6的示例中，圖3的輸出延遲鎖定環(huán)路320的輸出延遲時間是5TCC。同樣如圖6所示，輸出控制時鐘信號PCLKDQ的周期PCLKDQ1使用外部時鐘信號ECLK的第一周期(周期ECLK1)作為源時鐘。
如圖6所示，為了使內(nèi)部時鐘信號PCLK的周期PCLK1的源時鐘(ECLK2)與輸出控制時鐘信號PCLKDQ的周期PCLKDQ1的源時鐘(ECLK1)同步，由圖3的第二傳輸/延遲電路340通過延遲輸出控制時鐘信號PCLKDQ一個單位周期(TD＝TCC)來產(chǎn)生經(jīng)過補償?shù)妮敵隹刂茣r鐘PCLKDQ_C。由圖3的第一傳輸/延遲電路通過無延遲的傳輸內(nèi)部時鐘信號PCLK來產(chǎn)生經(jīng)過補償?shù)膬?nèi)部時鐘PCLK_C。
同時，在與第一有效輸出控制時鐘信號相對應(yīng)的在圖6中標(biāo)明為PCLKDQ5的輸出控制時鐘信號的后續(xù)周期之前，由標(biāo)明為PCLKDQ2、PCLKDQ3和PCLKDQ4的輸出控制時鐘信號的周期所計時和產(chǎn)生的輸出控制信號LATENCY被激活至高電平。輸出控制時鐘信號PCLKDQ被設(shè)定為在圖6的tSAC(使輸出延遲時間有效的時鐘)之前產(chǎn)生，以滿足條件tAC＝0，并且tSAC是一個與工作頻率無關(guān)的固定時間。與標(biāo)明為ECLK10的外部時鐘信號ECLK的周期的上升和下降沿同步的輸出作為第一數(shù)據(jù)D0和第二數(shù)據(jù)D1的數(shù)據(jù)DOUT。
根據(jù)本發(fā)明另外的實施例，提供一種同步半導(dǎo)體存儲器件，其包含輸入延遲鎖定環(huán)路、輸出延遲鎖定環(huán)路、輸出控制信號產(chǎn)生電路和輸出緩沖器。輸入延遲鎖定環(huán)路在經(jīng)過了輸入鎖定時間之后可以產(chǎn)生與外部時鐘信號同步的內(nèi)部時鐘信號，并且輸出延遲鎖定環(huán)路在經(jīng)過了輸出鎖定時間之后可以產(chǎn)生與外部時鐘信號同步的輸出控制時鐘信號。輸出控制信號產(chǎn)生電路可被用來響應(yīng)于內(nèi)部時鐘信號和輸出控制時鐘信號而逐次的移位讀取信息信號，所述內(nèi)部時鐘信號和輸出控制時鐘信號的兩個源時鐘是相同的，從而移位的讀取信息信號中的一個被輸出作為控制信號，所述輸出控制信號用來響應(yīng)于指示CAS等待時間的激活的CAS等待時間信號而指示數(shù)據(jù)輸出周期。輸出緩沖器緩沖內(nèi)部數(shù)據(jù)并響應(yīng)于讀取命令來輸出數(shù)據(jù)。
同步半導(dǎo)體存儲器件還可以包括第一傳輸/延遲電路，其無延遲的傳輸內(nèi)部時鐘信號，或?qū)?nèi)部時鐘信號延遲至少一個周期，從而使內(nèi)部時鐘信號的源時鐘與輸出控制時鐘信號的源時鐘同步。同步半導(dǎo)體存儲器件還可以包括第二傳輸/延遲電路，其無延遲的傳輸輸出控制時鐘信號，或?qū)⑤敵隹刂茣r鐘信號延遲至少一個周期，從而使內(nèi)部時鐘信號的源時鐘與輸出控制時鐘信號的源時鐘同步。
第一傳輸/延遲電路還可以包括與每一個可能的CAS等待時間值相對應(yīng)的多個單獨的傳輸/延遲單元。這些單獨的傳輸/延遲單元的每一個可以被用來經(jīng)過未切斷的熔絲無延遲的傳輸內(nèi)部時鐘信號，或可被用來經(jīng)過未切斷的熔絲將內(nèi)部時鐘信號延遲內(nèi)部時鐘信號的一個、兩個或三個周期。第一傳輸/延遲電路還可以包括第一多路復(fù)用器，其響應(yīng)于CAS等待時間信號來選擇經(jīng)由多個單獨傳輸/延遲電路中的一個傳輸/延遲的內(nèi)部時鐘信號中的一個。
除了單獨傳輸/延遲電路的每一個無延遲的傳輸或延遲輸出控制時鐘信號或者延遲輸出控制時鐘信號一個、兩個或三個內(nèi)部時鐘信號的周期之外，可以以和第一傳輸/延遲電路同樣的方式實現(xiàn)第二傳輸/延遲電路。第二傳輸/延遲電路還可以包括第二多路復(fù)用器，其響應(yīng)于CAS等待時間信號來選擇經(jīng)由多個單獨傳輸/延遲電路傳輸/延遲的輸出控制時鐘信號中的一個。
第一和第二傳輸/延遲電路中包含的單獨傳輸/延遲電路的每一個包含3個單位周期延遲電路。第一單位周期延遲電路可以被用來將輸入時鐘信號延遲一個內(nèi)部時鐘信號的周期，第二單位周期延遲電路可以被用來將已經(jīng)經(jīng)由第一單位周期延遲電路延遲了的內(nèi)部時鐘信號延遲內(nèi)部時鐘信號的第二周期，以及第三單位周期延遲電路可以被用來將已經(jīng)經(jīng)由第一和第二單位周期延遲電路延遲了的內(nèi)部時鐘信號延遲內(nèi)部時鐘信號的第三周期。單獨傳輸/延遲電路的每一個還包括第一熔絲，其可被用來將輸入時鐘信號無延遲的傳輸至多路復(fù)用器；第二熔絲，其可被用來將經(jīng)由第一單位延遲電路延遲的輸入時鐘信號傳輸至多路復(fù)用器；第三熔絲，其可被用來將經(jīng)由第二單位延遲電路延遲的輸入時鐘信號傳輸至多路復(fù)用器；和第四熔絲，其可被用來將經(jīng)由第三單位延遲電路延遲的輸入時鐘信號傳輸至多路復(fù)用器。哪個信號將被傳輸至多路復(fù)用器取決于哪個熔絲被切斷。
根據(jù)本發(fā)明實施例的同步半導(dǎo)體存儲器件可以對輸出控制信號產(chǎn)生電路中的時鐘信號的源時鐘進行同步，所述輸出控制信號產(chǎn)生電路計時不同類型的時鐘信號。因此，可以改善忙閑度誤差的容許偏差，并且可以減少時鐘抖動的影響以提供更加穩(wěn)定的工作。
雖然已經(jīng)詳細示出了本發(fā)明，并參考示例性實施例對其進行了描述，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)明白，可以在不背離如隨后的權(quán)利要求所限定的本發(fā)明的精神和范圍的前提下，對本發(fā)明在形式和細節(jié)上做出各種變化。
權(quán)利要求
1.一種響應(yīng)與同步半導(dǎo)體存儲器件相關(guān)的讀取命令產(chǎn)生輸出控制信號的方法，該方法包括以下步驟從一個外部時鐘信號產(chǎn)生第一時鐘信號；從一個外部時鐘信號產(chǎn)生第二時鐘信號；使所述第一時鐘經(jīng)過一個延遲電路以提供一個經(jīng)過補償?shù)牡谝粫r鐘信號；在一個列地址選通(“CAS”)等待時間信號、經(jīng)過補償?shù)牡谝粫r鐘信號和第二時鐘信號的基礎(chǔ)上產(chǎn)生所述輸出控制信號。
2.如權(quán)利要求1所述的方法，其中，經(jīng)過補償?shù)牡谝粫r鐘信號和第二時鐘信號被同步到所述外部時鐘信號的相同周期。
3.如權(quán)利要求1所述的方法，其中，從一個輸入延遲鎖定環(huán)路產(chǎn)生所述第一時鐘信號，以便使該第一時鐘信號在經(jīng)過一個輸入鎖定時間之后與所述外部時鐘信號同步，且其中，從一個輸出延遲鎖定環(huán)路產(chǎn)生所述第二時鐘信號，以便使該第二時鐘信號在經(jīng)過一個輸出鎖定時間之后與所述外部時鐘信號同步；其中，所述輸入鎖定時間與所述輸出鎖定時間不同。
4.如權(quán)利要求1所述的方法，其中，使所述第一時鐘經(jīng)過一個延遲電路以提供一個經(jīng)過補償?shù)牡谝粫r鐘信號的步驟包括使所述第一時鐘信號經(jīng)過將所述第一時鐘信號延遲整數(shù)個時鐘周期的延遲電路。
5.如權(quán)利要求1所述的方法，其中通過延遲電路傳輸?shù)谝粫r鐘信號以提供補償?shù)牡谝粫r鐘信號的步驟包括通過一個或多個單位周期延遲電路傳輸?shù)谝粫r鐘信號。
6.如權(quán)利要求5所述的方法，其中，通過多個熔絲中的哪一個未被切斷來確定第一時鐘周期信號所經(jīng)過的單位周期延遲電路的編號。
7.如權(quán)利要求6所述的方法，其中，所述第一時鐘周期信號經(jīng)過的單位周期延遲電路的編號還基于列地址選通(“CAS”)等待時間信號的值。
8.一種運行同步半導(dǎo)體存儲器件的方法，該方法包括以下步驟產(chǎn)生與一個外部時鐘信號的不同周期同步的第一時鐘信號和第二時鐘信號；將所述第一時鐘信號和第二時鐘信號同步到所述外部時鐘的相同周期；響應(yīng)于讀取信息信號、列地址選通(“CAS”)等待時間信號和同步的第一和第二時鐘信號而產(chǎn)生一個數(shù)據(jù)輸出控制信號。
9.如權(quán)利要求8所述的方法，其中，第一時鐘信號是一個內(nèi)部時鐘信號而第二時鐘信號是一個輸出控制時鐘信號。
10.如權(quán)利要求8所述的方法，其中，將所述第一時鐘信號和第二時鐘信號同步到所述外部時鐘信號的相同周期的步驟包括將所述第一時鐘信號和第二時鐘信號中的至少一個延遲整數(shù)個時鐘周期。
11.如權(quán)利要求10所述的方法，其中，根據(jù)CAS等待時間信號來改變所述第一時鐘信號和第二時鐘信號中的至少一個被延遲的量。
12.如權(quán)利要求10所述的方法，其中，將所述第一時鐘信號和第二時鐘信號中的至少一個延遲整數(shù)個時鐘周期的步驟包括使所述第一時鐘信號和第二時鐘信號中的至少一個經(jīng)過至少一個單位周期延遲電路傳輸。
13.一種用于存儲數(shù)據(jù)的同步半導(dǎo)體存儲器件，包括第一時鐘信號產(chǎn)生電路，用于產(chǎn)生與一個外部源時鐘的第一周期同步的第一時鐘信號；第二時鐘信號產(chǎn)生電路，用于產(chǎn)生與所述外部源時鐘的第二周期同步的第二時鐘信號；輸出控制信號產(chǎn)生電路，用于響應(yīng)一個讀取信號、列地址選通(“CAS”)等待時間信號、第一時鐘信號和第二時鐘信號而產(chǎn)生一個輸出控制信號；耦合在所述第一時鐘信號產(chǎn)生電路和所述輸出控制信號產(chǎn)生電路之間的第一傳輸/延遲電路，用于在所述第一時鐘信號被傳輸至所述輸出控制信號產(chǎn)生電路之前延遲該第一時鐘信號，以便使該第一時鐘信號和第二時鐘信號被同步到所述外部源時鐘的相同周期；和輸出緩沖器，用于響應(yīng)所述輸出控制信號輸出所述數(shù)據(jù)。
14.如權(quán)利要求13所述的同步半導(dǎo)體存儲器件，其中，所述第一傳輸/延遲電路包括多個傳輸/延遲單元，所述多個傳輸/延遲單元被用于將所述第一時鐘信號延遲零個、一個、兩個或三個時鐘周期。
15.如權(quán)利要求13所述的同步半導(dǎo)體存儲器件，還包括耦合在所述第二時鐘信號產(chǎn)生電路和所述輸出控制信號產(chǎn)生電路之間的第二傳輸/延遲電路，用于在所述第二時鐘信號被傳輸至所述輸出控制信號產(chǎn)生電路之前延遲該第二時鐘信號，以便使所述第二時鐘信號和第一時鐘信號被同步到所述外部源時鐘的相同周期。
16.如權(quán)利要求15所述的同步半導(dǎo)體存儲器件，其中，所述第二傳輸/延遲電路包括多個傳輸/延遲單元，所述多個傳輸/延遲單元用于將所述第二時鐘信號延遲零個、一個、兩個或三個時鐘周期。
17.如權(quán)利要求13所述的同步半導(dǎo)體存儲器件，其中，所述第一傳輸/延遲電路根據(jù)CAS等待時間信號改變在所述第一時鐘信號和所述第一時鐘信號的延遲型式之間的延遲時間。
18.如權(quán)利要求13所述的同步半導(dǎo)體存儲器件，其中，所述第一時鐘信號是一個內(nèi)部時鐘信號而所述第二時鐘信號是一個輸出控制時鐘信號。
19.如權(quán)利要求13所述的同步半導(dǎo)體存儲器件，其中，所述第一傳輸/延遲電路包括多個延遲單元，其中的每一個包括多個單位周期延遲電路，所述多個單位周期延遲電路用于將所述第一時鐘信號延遲零個、一個、兩個或三個時鐘周期；和第一多路復(fù)用器，用于根據(jù)CAS等待時間信號來選擇所述延遲電路中的一個的輸出。
20.如權(quán)利要求19所述的同步半導(dǎo)體存儲器件，其中，所述多個延遲電路中的每一個包括第一單位周期延遲電路，用于將所述內(nèi)部時鐘信號延遲內(nèi)部時鐘信號的一個周期；第二單位周期延遲電路，用于將經(jīng)由所述第一單位周期延遲電路延遲的內(nèi)部時鐘信號延遲內(nèi)部時鐘信號的一個周期；第三單位周期延遲電路，用于將經(jīng)由第二單位周期延遲電路延遲的內(nèi)部時鐘信號延遲內(nèi)部時鐘信號的一個周期；第一熔絲，用于在第一熔絲未被切斷時將內(nèi)部時鐘信號無延遲的傳輸至所述第一多路復(fù)用器；第二熔絲，用于在第二熔絲未被切斷時將經(jīng)由第一單位周期延遲電路延遲的內(nèi)部時鐘信號傳輸至所述第一多路復(fù)用器；第三熔絲，用于在第三熔絲未被切斷時將經(jīng)由第二單位周期延遲電路延遲的內(nèi)部時鐘信號傳輸至所述第一多路復(fù)用器；第四熔絲，用于在第四熔絲未被切斷時將經(jīng)由第三單位周期延遲電路延遲的內(nèi)部時鐘信號傳輸至所述第一多路復(fù)用器。
21.一種同步半導(dǎo)體存儲器件，包括第一時鐘信號產(chǎn)生電路，用于產(chǎn)生與外部源時鐘的第一周期同步的第一時鐘信號；第二時鐘信號產(chǎn)生電路，用于產(chǎn)生與外部源時鐘的第二周期同步的第二時鐘信號；延遲電路，其運行所述第一時鐘信號和所述第二時鐘信號中的至少一個，以將所述第一時鐘信號和所述第二時鐘信號同步到所述外部時鐘的相同周期；輸出控制信號產(chǎn)生電路，用于響應(yīng)讀取信號、列地址選通(“CAS”)等待時間信號和同步的所述第一和第二時鐘信號產(chǎn)生一個輸出控制信號。
22.如權(quán)利要求21所述的同步半導(dǎo)體存儲器件，其中，所述延遲電路包括多個傳輸/延遲單元，所述多個傳輸/延遲單元用于將所述第一時鐘信號和所述第二時鐘信號中的至少一個延遲整數(shù)個時鐘周期。
23.如權(quán)利要求21所述的同步半導(dǎo)體存儲器件，其中，根據(jù)CAS等待時間信號來改變所述第一時鐘信號和所述第二時鐘信號中的至少一個被延遲的數(shù)量。
全文摘要
一種同步半導(dǎo)體存儲器件，包括輸出控制信號產(chǎn)生電路，該輸出控制信號產(chǎn)生電路響應(yīng)于內(nèi)部時鐘信號、輸出控制時鐘信號和CAS等待時間信號而產(chǎn)生數(shù)據(jù)輸出控制信號。輸出控制信號產(chǎn)生電路響應(yīng)其源時鐘相同的內(nèi)部時鐘信號和輸出控制時鐘信號逐次的移位讀取信息信號，并響應(yīng)于CAS等待時間信號產(chǎn)生移位的讀取信息信號中的一個作為用于指出數(shù)據(jù)輸出周期的輸出控制信號。同步半導(dǎo)體存儲器件可以同步在輸出控制信號產(chǎn)生電路中使用的時鐘信號的源時鐘，從而減少時鐘抖動的影響。
文檔編號G11C7/22GK1508804SQ20031012019
公開日2004年6月30日 申請日期2003年12月9日 優(yōu)先權(quán)日2002年12月10日
發(fā)明者鄭大鉉, 申相雄 申請人:三星電子株式會社