專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可存儲例如2位以上的數(shù)據(jù)的非易失性半導(dǎo)體存儲裝置。
背景技術(shù)：
例如，專利文獻(xiàn)1提出了一種可存儲多值數(shù)據(jù)的非易失性半導(dǎo)體存儲裝置，所述裝置是使用EEPROM的NAND型閃速存儲器。
NAND型閃速存儲器同時選擇配置成矩陣狀的多個單元中在行方向上并列的所有單元或半數(shù)單元。對所選擇的多個單元一并進(jìn)行數(shù)據(jù)的寫入或讀出。即，所選擇的多個單元分別與對應(yīng)的位線連接，保持寫入和讀出用數(shù)據(jù)的鎖存電路與各位線連接。利用該鎖存電路執(zhí)行數(shù)據(jù)的寫入或讀出。
專利文獻(xiàn)1特開2000-195280號公報但是，這種非易失性半導(dǎo)體存儲裝置正在顯著地細(xì)微化。因此，在行方向和列方向上鄰接單元的相互間隔非常狹小。隨著鄰接單元的相互間隔變短，鄰接單元相互的浮柵間的電容(FG-FG間電容)變大。因此，就會出現(xiàn)這樣的問題由于FG-FG間電容，先寫入的單元的閾值電壓Vth隨著后寫入的鄰接單元的數(shù)據(jù)變動。具體地，在一個單元中存儲多個數(shù)據(jù)(k位)的多值存儲器具有多個閾值電壓。因此，需要將每個數(shù)據(jù)的閾值電壓的分布控制得非常窄，閾值電壓根據(jù)鄰接單元的數(shù)據(jù)變動的問題就變得更顯著了。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的目的是提供一種可防止由于鄰接單元的數(shù)據(jù)而使閾值電壓變動的非易失性半導(dǎo)體存儲裝置。
為了解決上述問題，本發(fā)明的半導(dǎo)體存儲裝置具有存儲單元陣列，其中存儲n值(n是2以上的自然數(shù))的多個存儲單元被配置成矩陣狀；寫入電路，在存儲上述存儲單元陣列的j值(j＜n)的數(shù)據(jù)的第一存儲單元中，在存儲下一個至少1值的數(shù)據(jù)之前，將j值以下的數(shù)據(jù)寫入與上述第一存儲單元鄰接的至少一個存儲單元中。
本發(fā)明的半導(dǎo)體存儲裝置具有存儲單元陣列，包括至少一個第一存儲單元，用于存儲n值(n是2以上的自然數(shù))的數(shù)據(jù)，并配置成矩陣狀；以及和上述第一存儲單元同時選擇的至少一個第二存儲單元；寫入電路，在存儲上述存儲單元陣列的j值(j＜n)的數(shù)據(jù)的第一存儲單元中，在寫入下一個至少1值的數(shù)據(jù)時，寫入將上述第二存儲單元的邏輯電平從第一邏輯電平變?yōu)榈诙壿嬰娖降臄?shù)據(jù)。
此外，本發(fā)明的半導(dǎo)體存儲裝置包括存儲單元陣列，具有至少一個第一存儲單元，存儲k(k是2以上的自然數(shù))位的數(shù)據(jù)，并配置成矩陣狀；以及和上述第一存儲單元同時選擇的至少一個第二存儲單元；寫入電路，在存儲上述存儲單元陣列的i位(i＜k)的數(shù)據(jù)的第一存儲單元中，在寫入下一個至少1位的數(shù)據(jù)時，寫入將上述第二存儲單元的邏輯電平從第一邏輯電平變?yōu)榈诙壿嬰娖降臄?shù)據(jù)。
本發(fā)明的半導(dǎo)體存儲裝置具有存儲單元，存儲k(k是2以上的自然數(shù))位；第一存儲電路，存儲從外部輸入的數(shù)據(jù)；第二存儲電路，存儲從上述存儲單元讀出的數(shù)據(jù)或從外部輸入的數(shù)據(jù)；控制電路，用于在寫入操作時，根據(jù)上述存儲單元中存儲的數(shù)據(jù)保持或變更上述第一存儲電路的數(shù)據(jù)，保持或變更上述第二存儲電路的數(shù)據(jù)，在寫入操作的過程中，在寫入操作中不需要上述第一存儲電路存儲的數(shù)據(jù)時，從外部將下一個寫入的數(shù)據(jù)輸入到上述第一存儲電路中。
此外，本發(fā)明的半導(dǎo)體存儲裝置包括存儲單元陣列，具有至少一個第一存儲單元，配置成矩陣狀，且存儲k(k是2以上的自然數(shù))位的數(shù)據(jù)；以及和上述第一存儲單元同時選擇的至少一個第二存儲單元；寫入電路，在存儲上述存儲單元陣列的i位(i＜k)的數(shù)據(jù)的第一存儲單元中，在存儲下一個至少1位的數(shù)據(jù)之前，在鄰接上述第一存儲單元的至少一個存儲單元中寫入i位以下的數(shù)據(jù)，當(dāng)在上述第一存儲單元中寫入1位的數(shù)據(jù)時，在上述第二存儲單元中寫入數(shù)據(jù)；讀出電路，當(dāng)輸出從上述第一存儲單元讀出的數(shù)據(jù)時，根據(jù)上述第二存儲單元中存儲的數(shù)據(jù)，控制輸出數(shù)據(jù)的邏輯電平。
本發(fā)明的半導(dǎo)體存儲裝置的特征在于，具有通過多個閾值電壓存儲多個數(shù)據(jù)的存儲元件以及第一數(shù)據(jù)存儲電路和第二數(shù)據(jù)存儲電路，所述第一數(shù)據(jù)存儲電路和第二數(shù)據(jù)存儲電路與上述位線連接，根據(jù)從外部提供的數(shù)據(jù)和從上述存儲元件中讀出的數(shù)據(jù)，存儲第一或第二邏輯電平數(shù)據(jù)。在上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平時，進(jìn)行使存儲單元的閾值電壓變化的第一寫入操作；在上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平的情況下，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平時，進(jìn)行使閾值電壓變化的第二寫入操作；在上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平的情況下，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，不改變閾值電壓。在第一驗(yàn)證操作中，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，上述存儲單元的閾值電壓達(dá)到第一驗(yàn)證電位時，使上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)變化為第二邏輯電平，當(dāng)上述存儲單元的閾值電壓未達(dá)到上述第一驗(yàn)證電位時，不改變上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，不改變上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，不改變上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)而使之保持在第二邏輯電平。在第二驗(yàn)證操作中，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平、上述存儲單元的閾值電壓達(dá)到第二驗(yàn)證電位的閾值電壓時，使上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)變化為第二邏輯電平，在上述存儲單元的閾值電壓未達(dá)到上述第二驗(yàn)證電位的情況下，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)不變化，原樣保持在第一邏輯電平，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)變?yōu)榈诙壿嬰娖?，進(jìn)行寫入動作直至上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)變成第二邏輯電平。


圖1示出了根據(jù)本發(fā)明第1實(shí)施例的存儲單元的數(shù)據(jù)和存儲單元的閾值電壓的關(guān)系；圖2是本發(fā)明的非易失性半導(dǎo)體存儲裝置的概要結(jié)構(gòu)圖；圖3是圖2所示的存儲單元陣列和位線控制電路的結(jié)構(gòu)電路圖；圖4(a)(b)是存儲單元和選擇晶體管的截面圖；圖5是存儲單元陣列的一個NAND單元的截面圖；圖6是圖3所示的一例數(shù)據(jù)存儲電路的電路圖；圖7示出了對NAND單元的寫入順序；圖8示出了第一頁的編程操作的方框圖；圖9示出了第二頁的編程操作的方框圖；圖10示出了各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖11示出了數(shù)據(jù)高速緩存的設(shè)定順序；圖12示出了數(shù)據(jù)高速緩存的設(shè)定順序；圖13示出了第一頁的讀出操作；圖14示出了第二頁的讀出操作；圖15示出了第二頁的讀出操作的變形例；圖16示出了根據(jù)本發(fā)明第2實(shí)施例的第一頁的讀出操作；圖17示出了根據(jù)本發(fā)明第3實(shí)施例的編程操作；圖18具體示出了圖17的第4次寫入操作；圖19具體示出了圖17的第5次寫入操作；圖20具體示出了圖17的第6次寫入操作；圖21示出了根據(jù)本發(fā)明第4實(shí)施例的寫入操作；圖22示出了圖21的一部分操作；圖23示出了現(xiàn)有通過寫入(パスラィ卜)方式的寫入順序；圖24示出了適用本發(fā)明第5實(shí)施例的數(shù)據(jù)“1”的寫入操作；圖25示出了根據(jù)本發(fā)明第5實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖26示出了根據(jù)本發(fā)明的第6實(shí)施例的第二頁的寫入順序；圖27示出了根據(jù)本發(fā)明第6實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖28示出了根據(jù)本發(fā)明的第7實(shí)施例的第二頁的寫入順序；圖29示出了根據(jù)本發(fā)明第7實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖30示出了根據(jù)本發(fā)明第7實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖31示出了根據(jù)本發(fā)明第7實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖32示出了根據(jù)本發(fā)明第7實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖33示出了根據(jù)本發(fā)明第7實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖34示出了根據(jù)本發(fā)明第8實(shí)施例的存儲單元陣列和位線控制電路的電路圖；圖35示出了根據(jù)本發(fā)明第8實(shí)施例的存儲單元的數(shù)據(jù)和存儲單元的閾值電壓的關(guān)系；圖36示出了根據(jù)本發(fā)明第8實(shí)施例的存儲單元的數(shù)據(jù)和存儲單元的閾值電壓的關(guān)系；圖37示出了根據(jù)本發(fā)明第8實(shí)施例的存儲單元的寫入順序；圖38示出了根據(jù)本發(fā)明第8實(shí)施例的第三頁的編程操作；圖39示出了根據(jù)本發(fā)明第8實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖40示出了根據(jù)本發(fā)明第8實(shí)施例的各數(shù)據(jù)高速緩存和存儲單元的數(shù)據(jù)的關(guān)系；圖41(a)示出了根據(jù)本發(fā)明第8實(shí)施例的第一頁的讀出操作，圖41(b)示出了第二頁的讀出操作；
圖42示出了根據(jù)本發(fā)明第8實(shí)施例的第三頁的讀出操作。
具體實(shí)施例方式
下面參考

本發(fā)明的實(shí)施例。
首先，說明本發(fā)明的原理。本發(fā)明對于例如存儲i位數(shù)據(jù)的存儲單元，在存儲下一個數(shù)據(jù)之前，事先在鄰接存儲單元中寫入i位以下的數(shù)據(jù)。該i位以下的數(shù)據(jù)的寫入比本來的閾值電壓(存儲i位數(shù)據(jù)時的實(shí)際閾值電壓)低。寫入鄰接存儲單元后，進(jìn)行提高存儲單元的閾值電壓的寫入。通過FG-FG間電容提高了閾值電壓的單元在該寫入中閾值電壓沒有過度變化。閾值電壓沒有通過FG-FG間電容而過度上升的單元通過該寫入而閾值電壓升高，因此，閾值電壓變成本來的值。但是，在閾值電壓升高的寫入前后，i位數(shù)據(jù)為本來的閾值電壓，或是比本來的閾值電壓低的閾值電壓。為了加以區(qū)別，準(zhǔn)備標(biāo)記用的存儲單元(標(biāo)記單元)，并進(jìn)行與標(biāo)記單元的數(shù)據(jù)對應(yīng)的讀出操作。
NAND型閃速存儲器由于同時寫入在行方向上并列的全部單元或半數(shù)單元，因此，最好每個寫入單位都具有標(biāo)記單元。
(第一實(shí)施例)圖2示出了本發(fā)明的非易失性半導(dǎo)體存儲裝置的概略構(gòu)成，示出了例如存儲4值(2位)的NAND閃速存儲器的結(jié)構(gòu)。
存儲單元陣列1包含多個位線、多個字線和公共源線，例如，可電改寫數(shù)據(jù)的、由EEPROM單元組成的存儲單元配置為矩陣狀。用于控制位線的位線控制電路2和字線控制電路6與存儲單元陣列1連接。
位線控制電路2包含下面所述的多個數(shù)據(jù)存儲電路和標(biāo)志用數(shù)據(jù)存儲電路。位線控制電路2通過位線讀出存儲單元陣列1中存儲單元的數(shù)據(jù)，或者通過位線檢測存儲單元陣列1中存儲單元的狀態(tài)，或者通過位線向存儲單元陣列1中的存儲單元施加寫入控制電壓，以對存儲單元進(jìn)行寫入。列解碼器3、數(shù)據(jù)輸入輸出緩沖器4與位線控制電路2連接。通過列解碼器3選擇位線控制電路2內(nèi)的數(shù)據(jù)存儲電路。在數(shù)據(jù)存儲電路中讀出的存儲單元的數(shù)據(jù)通過上述數(shù)據(jù)輸入輸出緩沖器4從數(shù)據(jù)輸入輸出端子5輸出到外部。
從外部輸入到數(shù)據(jù)輸入輸出端子5的寫入數(shù)據(jù)通過數(shù)據(jù)輸入輸出緩沖器4被輸入到由列解碼器3選擇的數(shù)據(jù)存儲電路中。
字線控制電路6與存儲單元陣列1連接。字線控制電路6選擇存儲單元陣列1中的字線，在所選擇的字線上施加讀出、寫入或刪除操作所需的電壓。
存儲單元陣列1、位線控制電路2、列解碼器3、數(shù)據(jù)輸入輸出緩沖器4和字線控制電路6與控制信號及控制電壓發(fā)生電路7連接，并由控制信號及控制電壓發(fā)生電路7進(jìn)行控制。控制信號及控制電壓發(fā)生電路7連接控制信號輸入端子8，并由從外部經(jīng)控制信號輸入端子8輸入的控制信號控制。
上述位線控制電路2、列解碼器3、字線控制電路6、控制信號及控制電壓發(fā)生電路7構(gòu)成寫入電路和讀出電路。
圖3示出了圖2所示的存儲單元陣列1和位線控制電路2的構(gòu)成。在存儲單元陣列1中配置多個NAND單元。1個NAND單元由串聯(lián)連接的例如16個EEPROM組成的存儲單元MC和選擇柵S1、S2構(gòu)成。第一選擇柵S1連接位線BL0，第二選擇柵S2連接源線SRC。各行中配置的存儲單元的控制柵共同連接到字線WL1、WL2、WL3～WL16。第一選擇柵S1公共連接到選擇線SG1上，第二選擇柵S2公共連接到選擇線SG2上。
如虛線所示，存儲單元陣列1包含多個塊。各個塊由多個NAND單元構(gòu)成，以該塊為單位刪除數(shù)據(jù)。刪除操作在連接數(shù)據(jù)存儲電路10、標(biāo)志用數(shù)據(jù)存儲電路10a的2條位線上同時進(jìn)行。
位線控制電路2具有多個數(shù)據(jù)存儲電路10和標(biāo)志用數(shù)據(jù)存儲電路10a。在各數(shù)據(jù)存儲電路10和標(biāo)志用數(shù)據(jù)存儲電路10a上分別連接有一對位線(BL0，BL1)、(BL2、BL3)……(BLi、BLi+1)、(BL、BL)。
每隔1條位線配置的、與1條字線連接的多個存儲單元(被虛線包圍的范圍內(nèi)的存儲單元)構(gòu)成1個扇區(qū)。在每個扇區(qū)中寫入、讀出數(shù)據(jù)。1個扇區(qū)中例如存儲2頁的數(shù)據(jù)。用于存儲標(biāo)志的標(biāo)志單元FC與各字線連接。即，在本實(shí)施例的情況下，1個扇區(qū)包含1個標(biāo)志單元FC。
此外，1個扇區(qū)中，標(biāo)志單元FC不限定為1個，如虛線所示，在1個扇區(qū)中也可以連接多個標(biāo)志單元。這時，如后面描述的，通過對多個標(biāo)志單元中存儲的數(shù)據(jù)進(jìn)行多數(shù)判定，可以判定出存儲在標(biāo)志單元中的數(shù)據(jù)。
在讀出操作、編程驗(yàn)證操作和編程操作中，根據(jù)由外部指定的地址信號(YA1、YA2……YAi、YAFlag)，從連接到數(shù)據(jù)存儲電路10的2條位線(BLi、BLi+1)中選擇1條位線。此外，根據(jù)外部地址，選擇1條字線，選擇1個扇區(qū)(2頁)。通過該地址來切換這兩個頁。
圖4(a)(b)示出了存儲單元和選擇晶體管的截面圖。圖4(a)示出了存儲單元。在基板41中形成作為存儲單元的源極、漏極的n型擴(kuò)散層42。通過柵極絕緣膜43在基板41上形成浮柵(FG)44。通過絕緣膜45在該浮柵44上形成控制柵(CG)46。圖4(b)示出了選擇柵。在基板41中形成作為源極、漏極的n型擴(kuò)散層47。通過柵極絕緣膜48在基板41上形成控制柵49。
圖5示出了存儲單元陣列的1個NAND單元的截面。在本例中，1個NAND單元由16個具有圖4(a)所示結(jié)構(gòu)的存儲單元MC串聯(lián)連接而成。在NAND單元的漏極側(cè)、源極側(cè)設(shè)置圖4(b)所示結(jié)構(gòu)的第一選擇柵S1和第二選擇柵S2。
圖6示出了圖3所示的數(shù)據(jù)存儲電路10的一個例子電路圖。標(biāo)志用數(shù)據(jù)存儲電路10a的結(jié)構(gòu)和數(shù)據(jù)存儲電路10一樣。
數(shù)據(jù)存儲電路10具有主要數(shù)據(jù)高速緩存(PDC)、次要數(shù)據(jù)高速緩存(SDC)、動態(tài)數(shù)據(jù)高速緩存(DDC)、臨時數(shù)據(jù)高速緩存(TDC)。DC、PDC、DDC在寫入時保存輸入數(shù)據(jù)，在讀出時保存讀出數(shù)據(jù)，在驗(yàn)證時臨時保存數(shù)據(jù)，在存儲多值數(shù)據(jù)時用于內(nèi)部數(shù)據(jù)操作。TDC在讀出數(shù)據(jù)時放大位線的數(shù)據(jù)，并臨時保存，同時，在存儲多值數(shù)據(jù)時用于內(nèi)部數(shù)據(jù)操作。
SDC由構(gòu)成鎖存電路的時鐘去反相(クロツクFィソバ一タ)電路61a、61b和晶體管61c、61d構(gòu)成。晶體管61c連接在時鐘去反相電路61a的輸入端和時鐘去反相電路61b的輸入端之間。向晶體管61c的柵極提供信號EQ2。晶體管61d連接在時鐘去反相電路61b的輸出端和接地之間。向晶體管61d的柵極提供信號PRST。SDC的節(jié)點(diǎn)N2a通過列選擇晶體管61e連接到輸入輸出數(shù)據(jù)線IOn，節(jié)點(diǎn)N2b通過列選擇晶體管61f連接到輸入輸出數(shù)據(jù)線IO。向這些晶體管61e、61f的柵極提供列選信號CSLi。SDC的節(jié)點(diǎn)N2a通過晶體管61g、61h連接到PDC的節(jié)點(diǎn)N1a。向晶體管61g的柵極提供信號BLC2，向晶體管61h的柵極提供信號BLC1。
PDC由由時鐘去反相電路61i、61j和晶體管61k構(gòu)成。晶體管61k連接在時鐘去反相電路61i的輸入端和時鐘去反相電路61i的輸入端之間。信號EQ1被提供給該晶體管的柵極。PDC的節(jié)點(diǎn)N1b連接到晶體管61l的柵極。晶體管61l的電流通路的一端經(jīng)晶體管61m接地。信號CHK1被提供給該晶體管的柵極。晶體管61l的電流通路的另一端連接到構(gòu)成傳輸門的晶體管61n、61l的電流通路一端。信號CHK2 n被提供給晶體管61n的柵極。晶體管61o的柵極連接到上述晶體管61g和61h的連接節(jié)點(diǎn)。信號COMi被提供給晶體管61n、61o的電流通路的另一端。信號COMi是所有數(shù)據(jù)存儲電路10中的公共信號，是表示所有數(shù)據(jù)存儲電路10的驗(yàn)證是否已經(jīng)結(jié)束的信號。即，如后面描述的，當(dāng)驗(yàn)證結(jié)束時，PDC的節(jié)點(diǎn)N1b變成低電平。在這種狀態(tài)下，信號CHK1、CHK2為高電平時，如果驗(yàn)證結(jié)束，則信號COMi變成高電平。
上述TDC例如由MOS電容器61p構(gòu)成。電容器61p連接在上述晶體管61g、61h的連接節(jié)點(diǎn)N3和地之間。DDC通過晶體管61q連接到連接節(jié)點(diǎn)N3。信號REG被提供給晶體管61q的柵極。
DDC由晶體管61r、61s構(gòu)成。信號VREG被提供給晶體管61r的電流通路的一端，其另一端連接到上述晶體管61q的電流通路。晶體管61r的柵極通過晶體管61s連接到上述PDC的節(jié)點(diǎn)N1a。信號DTG被提供給晶體管61s的柵極。
而且，晶體管61t、61u的電流通路的一端連接到上述連接節(jié)點(diǎn)N3上。信號VPRE被提供給晶體管61u的電流通路的另一端，BLPRE被提供給柵極。信號BLCLAMP被提供給上述晶體管61t的柵極。晶體管61t的電流通路的另一端通過晶體管61v連接到位線BLo的一端，通過晶體管61w連接到位線BLe的一端。位線BLo的另一端連接到晶體管61x的電流通路的一端。信號BlASo被提供給晶體管61x的柵極。位線BLe的另一端連接到晶體管61y的電流通路的一端。信號BLASe被提供給晶體管61y的柵極。信號BLCRL被提供給這些晶體管61x、61y的電流通路的另一端。晶體管61x、61y根據(jù)信號BlASo、BlASe與晶體管61v、61w互補(bǔ)地被接通，并向未選擇的位線提供信號BLCRL的電位。
上述各信號和電壓由圖2所示的控制信號及控制電壓發(fā)生電路7生成，根據(jù)該控制信號及控制電壓發(fā)生電路7的控制，控制以下操作。
本存儲器是多值存儲器，可以在一個單元中存儲2位的數(shù)據(jù)。通過地址(第一頁、第二頁)進(jìn)行2位的切換。
(操作說明)對在上述構(gòu)成中的操作進(jìn)行說明。
圖1示出了存儲單元的數(shù)據(jù)和存儲單元的閾值電壓的關(guān)系。進(jìn)行刪除操作時，存儲單元的數(shù)據(jù)變?yōu)椤?”。如圖1(a)所示，寫入第一頁時，存儲單元的數(shù)據(jù)變?yōu)閿?shù)據(jù)“0”和數(shù)據(jù)“2”。如圖1(b)所示，在寫入第二頁之前，在鄰接單元中寫入實(shí)際數(shù)據(jù)的閾值電壓以下的數(shù)據(jù)。這時，通過寫入該單元的數(shù)據(jù)，擴(kuò)大數(shù)據(jù)“2”的閾值電壓的分布。之后， 當(dāng)寫入第二頁的數(shù)據(jù)時，如圖1(c)所示，存儲單元的數(shù)據(jù)變?yōu)榫哂斜緛黹撝惦妷旱臄?shù)據(jù)“0”～“3”。在本實(shí)施例中，按閾值電壓從低到高的順序定義存儲單元的數(shù)據(jù)。
圖7示出了對NAND單元的寫入順序。在塊內(nèi)，進(jìn)行從靠近源線的存儲單元向每個頁寫入的操作。為了便于說明，圖7中的字線為4條。
第1次寫入是在存儲單元1的第一頁中寫入1位的數(shù)據(jù)。
第2次寫入是在字方向與存儲單元1鄰接的存儲單元2的第一頁中寫入1位的數(shù)據(jù)。
第3次寫入是在位方向與存儲單元1鄰接的存儲單元3的第一頁中寫入1位的數(shù)據(jù)。
第4次寫入是在對角方向上與存儲單元1鄰接的存儲單元4的第一頁中寫入1位的數(shù)據(jù)。
第5次寫入是在存儲單元1的第二頁中寫入1位的數(shù)據(jù)。
第6次寫入是在字方向與存儲單元1鄰接的存儲單元2的第二頁中寫入1位的數(shù)據(jù)。
第7次寫入是在位方向與存儲單元3鄰接的存儲單元5的第一頁中寫入1位的數(shù)據(jù)。
第8次寫入是在對角方向上與存儲單元3鄰接的存儲單元6的第一頁中寫入1位的數(shù)據(jù)。
第9次寫入是在存儲單元3的第二頁中寫入1位的數(shù)據(jù)。
第10次寫入是在字方向上與存儲單元3鄰接的存儲單元4的第二頁中寫入1位的數(shù)據(jù)。
第11次寫入是在位方向與存儲單元5鄰接的存儲單元7的第一頁中寫入1位的數(shù)據(jù)。
第12次寫入是在對角方向上與存儲單元5鄰接的存儲單元8的第一頁中寫入1位的數(shù)據(jù)。
第13次寫入是在存儲單元5的第二頁中寫入1位的數(shù)據(jù)。
第14次寫入是在字方向上與存儲單元5鄰接的存儲單元6的第二頁中寫入1位的數(shù)據(jù)。
第15次寫入是在存儲單元7的第二頁中寫入1位的數(shù)據(jù)。
第16次寫入是在字方向上與存儲單元7鄰接的存儲單元8的第二頁中寫入1位的數(shù)據(jù)。
(編程及編程驗(yàn)證)(第一頁編程)圖8示出了第一頁編程的方框圖。編程操作首先指定地址，并選擇圖3所示的2頁(1個扇區(qū))。本存儲器只能按2頁中第一頁、第二頁的順序進(jìn)行編程操作。因此，首先，通過地址選擇第一頁。
接著，從外部輸入寫入數(shù)據(jù)，并存儲在所有數(shù)據(jù)存儲電路10內(nèi)的SDC(圖6所示)中(ST1)。當(dāng)輸入寫入命令時，所有數(shù)據(jù)存儲電路10內(nèi)的SDC的數(shù)據(jù)被傳送給PDC(ST2)。即，使信號BLC1、BLC2為規(guī)定電壓，例如Vdd+Vth(Vdd電源電壓(例如3V或1.8V，但是不限于所述電壓)，VthN溝道MOS晶體管的閾值電壓)，晶體管61h、61g導(dǎo)通。這時，節(jié)點(diǎn)N2a的數(shù)據(jù)通過晶體管61g、61h傳送給PDC。因此，如果從外部輸入數(shù)據(jù)“1”(不進(jìn)行寫入)，則PDC的節(jié)點(diǎn)N1a變?yōu)楦唠娖?，如果輸入?shù)據(jù)“0”(進(jìn)行寫入)，則PDC的節(jié)點(diǎn)N1a變?yōu)榈碗娖健４撕?，PDC的數(shù)據(jù)為節(jié)點(diǎn)N1a的電位、SDC的數(shù)據(jù)為節(jié)點(diǎn)N2a的電位。
在第一頁的編程中，數(shù)據(jù)不寫入標(biāo)志單元。因此，標(biāo)志用數(shù)據(jù)存儲電路10a內(nèi)的PDC為數(shù)據(jù)“1”。
(編程操作)(ST13)圖6所示的信號BLC1、BLCLAMP、BLSo或BLSe的電位為Vdd+Vth。這時，晶體管61h、61t、61v或61w導(dǎo)通，保存在PDC中的數(shù)據(jù)被提供給位線。在PDC中存儲數(shù)據(jù)“1”(不進(jìn)行寫入)時，位線變成Vdd，而在PDC中存儲數(shù)據(jù)“0”(進(jìn)行寫入)時，位線變成Vss(接地電位)。連接到選擇字線的非選擇頁的(位線是非選擇的)單元必須進(jìn)行寫入。因此，也向連接到這些單元的位線提供Vdd，使得和數(shù)據(jù)“1”相同。這里，向所選塊的選擇線SG1施加Vdd，向選擇字線施加電位VPGM(20V)，給非選擇字線施加電位VPASS(10V)。這時，如果位線變?yōu)閂ss，由于單元溝道變?yōu)閂ss，字線變?yōu)閂PGM，因此進(jìn)行寫入。另一方面，如果位線變成Vdd，單元溝道不為Vss，通過升高VPGM， 由于耦合而變?yōu)閂PGM/2。因此，該單元不被編程。
寫入數(shù)據(jù)“0”時，如圖1所示，存儲單元的數(shù)據(jù)為“2”。寫入數(shù)據(jù)“1”時，存儲單元的數(shù)據(jù)仍為“0”。
(第一頁驗(yàn)證(S14))在編程驗(yàn)證操作中，為所選的字線提供稍高于讀出時電位的電位。以后，帶“’”的電位表示驗(yàn)證電位，其比讀出電位值稍高。
在第一頁的驗(yàn)證操作中，如圖1(a)所示，提供比本來的驗(yàn)證時的字線電位“b’”(圖1(c)所示)低的電位“b*’”來進(jìn)行驗(yàn)證。以后，“*”表示比本來值低的電位，“*’”表示比低于本來值的驗(yàn)證電位還低的驗(yàn)證電位。
首先，向所選塊內(nèi)的非選擇字線和選擇線SG1提供讀出時的電位Vread，向圖6所示的數(shù)據(jù)存儲電路10的信號BLPRE提供例如Vdd+Vth、向BLCLAMP提供規(guī)定電壓例如1V+Vth，信號VPRE為Vdd，將位線預(yù)充電為1V。
接著，單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。閾值電壓高于電位“b*’”的單元關(guān)斷，因此，位線仍為高電平。閾值電壓低于電位“b*’”的單元導(dǎo)通，因此，位線變?yōu)閂ss。在位線放電過程中，VPRE＝VSS、BLPRE＝高電平，TDC變?yōu)閂SS后，信號REG變?yōu)閂dd+Vth、VREG變?yōu)閂dd，晶體管61q導(dǎo)通，且DDC的數(shù)據(jù)傳送給TDC。
接著，信號DTG變成Vdd+Vth后，晶體管61s暫時導(dǎo)通，PDC的數(shù)據(jù)被傳送到DDC。即，傳送的數(shù)據(jù)作為晶體管61r的柵極電位被保存。
之后，信號BLC1例如變成Vdd+Vth后，晶體管61h導(dǎo)通，TDC的數(shù)據(jù)移至PDC中。
接著，給信號BLPRE提供規(guī)定電壓例如Vdd+Vth，使VPRE＝Vdd，從而在將TDC的節(jié)點(diǎn)N3預(yù)充電到Vdd之后，信號BLCLAMP變成規(guī)定電壓例如0.9V+Vth，晶體管61t截止。在位線為低電平時，TDC的節(jié)點(diǎn)N3變成低電平，而在位線為高電平時，TDC的節(jié)點(diǎn)N3變成高電平。
這里，如果進(jìn)行寫入，則在圖6的DDC中存儲低電平，如果不進(jìn)行寫入，則在DDC中存儲高電平。因此，在信號VREG為Vdd、信號REG為高電平時，僅在不進(jìn)行寫入時將TDC的節(jié)點(diǎn)N3強(qiáng)制變成高電平。該操作之后，PDC的數(shù)據(jù)移至DDC中，將TDC的電位傳送給PDC。在PDC中鎖存高電平信號的情形僅包括不在單元中進(jìn)行寫入的情形和在單元中寫入數(shù)據(jù)“2”時，單元的閾值電壓達(dá)到驗(yàn)證電位“b*”的情形。在PDC中鎖存低電平信號的情形是單元的閾值電壓達(dá)不到“b*”的情形。
PDC為低電平時，再次進(jìn)行寫入操作，反復(fù)進(jìn)行該編程操作和驗(yàn)證操作(S15-S13)，直至所有數(shù)據(jù)存儲電路10的數(shù)據(jù)變?yōu)楦唠娖?。上述操作?值時的情況完全相同。
(鄰接單元編程)如圖7所示，在存儲單元1的第一頁中寫入1位數(shù)據(jù)之后，順次進(jìn)行對和存儲單元1在字方向上鄰接的存儲單元2的第一頁的寫入、對和存儲單元1在位方向上鄰接的存儲單元3的第一頁的寫入、對與存儲單元1在對角方向上鄰接的存儲單元4的第一頁的寫入。當(dāng)進(jìn)行這些寫入操作時，依據(jù)寫入數(shù)據(jù)，通過FG-FG間電容提高存儲單元1的閾值電壓。因此，如圖1(b)所示，存儲單元1的數(shù)據(jù)“0”和數(shù)據(jù)“2”的閾值電壓分布的電位擴(kuò)展成比較高。
之后，在第5次寫入時，在存儲單元1的第二項(xiàng)中寫入1位數(shù)據(jù)。
(第二頁編程)圖9示出了第二頁的編程(寫入)操作的方框圖。第二頁編程操作也是首先根據(jù)地址選擇圖3所示的2頁。
接著，從外部輸入寫入數(shù)據(jù)，并存儲在全部數(shù)據(jù)存儲電路內(nèi)的SDC中(S21)。如果從外部輸入數(shù)據(jù)“1”(不進(jìn)行寫入)，則數(shù)據(jù)存儲電路10的SDC的節(jié)點(diǎn)N2a變成高電平，如果輸入數(shù)據(jù)“0”(進(jìn)行寫入)，則變成低電平。
此后，當(dāng)輸入寫入命令時，因?yàn)槭堑诙摰木幊?，所以為了向?biāo)志單元寫入數(shù)據(jù)，在標(biāo)志單元用的數(shù)據(jù)存儲電路10a內(nèi)的SDC中輸入數(shù)據(jù)“0”(S22)。如上所述，為了提高可靠性，也可以準(zhǔn)備多個標(biāo)志單元。這時，在第二頁中，在該多個標(biāo)志單元中輸入數(shù)據(jù)“0”。
如圖1(c)所示，在第二頁的編程中，在存儲單元的數(shù)據(jù)為“0”的情況下，如果從外部輸入的數(shù)據(jù)是“1”，則存儲單元的數(shù)據(jù)仍為“0”，如果從外部輸入的數(shù)據(jù)為“0”，則使存儲單元的數(shù)據(jù)為“1”。
在存儲單元的數(shù)據(jù)為“2”的情況下，如果從外部輸入的數(shù)據(jù)為“0”，則存儲單元的數(shù)據(jù)仍為“2”。但是，在第一頁的寫入之后，在驗(yàn)證存儲單元的數(shù)據(jù)是否已經(jīng)達(dá)到了“2”時，驗(yàn)證電位是比通常低的“b*’”。因此，可以對該存儲單元進(jìn)行寫入，直至達(dá)到作為本來的驗(yàn)證電位的“b’”電位。
在存儲單元的數(shù)據(jù)為“2”的情況下，如果從外部輸入的數(shù)據(jù)為“1”，則存儲單元的數(shù)據(jù)變?yōu)椤?”。
(內(nèi)部數(shù)據(jù)讀出)首先，在寫入單元之前，為了判斷第一頁的存儲單元的數(shù)據(jù)是“0”還是“2”，進(jìn)行內(nèi)部讀出操作(S23)。內(nèi)部數(shù)據(jù)讀出和讀出操作完全相同。通常，在判斷存儲單元的數(shù)據(jù)是“0”還是“2”時，向選擇字線提供讀出時的電位“b”。但是，在第一頁的編程操作中，只在驗(yàn)證電位達(dá)到比通常低的“b*’”之前進(jìn)行寫入，因此有時比“b”的電位低。因此，通過內(nèi)部數(shù)據(jù)裝載，向字線提供“a”電位并進(jìn)行讀出操作。
即，向所選塊內(nèi)的非選擇字線和選擇線SG1施加電位Vread。與此同時，使數(shù)據(jù)存儲電路10的信號VPRE為Vdd，信號BLPRE、BLCLAMP為規(guī)定電壓例如1V+Vth，在位線被預(yù)充電到Vdd之后，單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。因?yàn)殚撝惦妷焊哂陔娢弧癮”的單元被關(guān)斷，所以位線仍為高電平。此外，因?yàn)殚撝惦妷旱陀陔娢弧癮”的單元導(dǎo)通，從而位線被放電，變成接地電位Vss。
接著，使數(shù)據(jù)存儲電路10的信號VPRE為Vdd，信號BLPRE為Vdd+Vth，并將TDC的節(jié)點(diǎn)N3預(yù)充電到Vdd。之后，使信號BLCLAMP為0.9V+Vth。在位線為低電平時，使TDC的節(jié)點(diǎn)N3為低電平，而在位線為高電平時，使TDC的節(jié)點(diǎn)N3為高電平。之后，將TDC的電位傳送給PDC。結(jié)果，在存儲單元的數(shù)據(jù)為“2”時，在PDC中鎖存高電平信號，而在存儲單元的數(shù)據(jù)為“0”時，在PDC中鎖存低電平信號。圖10(a)示出了數(shù)據(jù)裝載、內(nèi)部讀出后的SDC、PDC和存儲單元數(shù)據(jù)的關(guān)系。
(數(shù)據(jù)高速緩存的設(shè)定)(S24)之后，按照圖11、圖12所示的數(shù)據(jù)高速緩存設(shè)定順序操作存儲在各數(shù)據(jù)高速緩存中的數(shù)據(jù)。
通過這種操作，存儲在各數(shù)據(jù)高速緩存中的數(shù)據(jù)如圖10(b)所示。
即，在存儲單元的數(shù)據(jù)為“0”時(第一頁的數(shù)據(jù)為“1”，第二頁的數(shù)據(jù)為“1”)，將PDC設(shè)定為高電平，DDC設(shè)定為低電平，SDC設(shè)定為高電平。
在存儲單元的數(shù)據(jù)為“1”時(第一頁的數(shù)據(jù)是“1”，第二頁的數(shù)據(jù)是“0”)，將PDC設(shè)定為低電平，DDC設(shè)定為高電平，SDC設(shè)定為高電平。
在存儲單元的數(shù)據(jù)為“2”時(第一頁的數(shù)據(jù)是“0”，第二頁的數(shù)據(jù)是“0”)，將PDC設(shè)定為低電平，DDC設(shè)定為高電平，SDC設(shè)定為低電平。
在存儲單元的數(shù)據(jù)為“3”時(第一頁的數(shù)據(jù)是“0”，第二頁的數(shù)據(jù)是“1”)，將PDC設(shè)定為低電平，DDC設(shè)定為低電平，SDC設(shè)定為低電平。
(第二頁驗(yàn)證存儲單元數(shù)據(jù)“2”的驗(yàn)證)(S25)寫入數(shù)據(jù)“2”的單元在第一頁中以低于本來的驗(yàn)證電位“b’”的驗(yàn)證電位“b*’”進(jìn)行寫入。之后，存在閾值電壓隨鄰接單元的寫入而上升的情況，也存在達(dá)到本來的驗(yàn)證電位“b’”的單元。因此，首先，進(jìn)行數(shù)據(jù)“2”的驗(yàn)證。在該編程驗(yàn)證操作中，向所選字線施加稍高于讀出時電位“b”的電位“b’”。
首先，給所選塊內(nèi)的非選擇字線和選擇線SG1提供電位Vread，使圖6所示的數(shù)據(jù)存儲電路10的信號BLCLAMP為1V+Vth，使REG為Vdd+Vth，對位線預(yù)充電。如圖10(b)所示，在存儲單元中寫入數(shù)據(jù)“0”、“3”時，DDC被設(shè)定為低電平，因此，不對位線進(jìn)行預(yù)充電。在存儲單元中寫入數(shù)據(jù)“1”、“2”時，DDC被設(shè)定為高電平，因此，對位線預(yù)充電。
接著，使NAND單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。單元的閾值電壓比“b’”高時，單元關(guān)斷。因此，位線仍為高電平。單元的閾值電壓比“b’”低的單元導(dǎo)通。因此，位線變成Vss。在位線放電過程中，使TDC的節(jié)點(diǎn)N3一度變?yōu)閂ss。之后，使信號REG變?yōu)楦唠娖?，晶體管61q導(dǎo)通，將DDC的數(shù)據(jù)傳送給TDC。
接著，使信號DTG變?yōu)閂dd+Vth，晶體管61s一度導(dǎo)通，PDC的數(shù)據(jù)移至DDC中。之后，TDC的數(shù)據(jù)移至PDC中。
接著，通過使信號VPRE變?yōu)閂dd、使信號BLPRE變?yōu)閂dd+Vth，將TDC的節(jié)點(diǎn)N3預(yù)充電為Vdd。之后，使信號BLCLAMP變?yōu)?.9V+Vth，晶體管61t導(dǎo)通。在位線為低電平時，TDC的節(jié)點(diǎn)N3為低電平，而在位線為高電平時，TDC的節(jié)點(diǎn)N3為高電平。
這里，如果進(jìn)行寫入，則在DDC中存儲低電平信號，如果不進(jìn)行寫入，則在DDC中存儲高電平信號。因此，在使信號VREG為Vdd、信號REG為Vdd+Vth時，僅在不進(jìn)行寫入時將TDC的節(jié)點(diǎn)N3強(qiáng)制變成高電平。
之后，PDC的數(shù)據(jù)移至DDC中，將TDC的電位讀入PDC。在PDC中鎖存高電平信號的情況只包括不進(jìn)行寫入的情況，和在存儲單元中寫入數(shù)據(jù)“2”、且單元的閾值電壓達(dá)到驗(yàn)證電位“b’”的情況。在PDC中鎖存低電平信號的情況是指單元的閾值電壓達(dá)不到“b’”的情況，和在存儲單元中寫入數(shù)據(jù)“1”、“3”的情況。
(編程操作)(S26)編程操作和第一頁的編程操作完全相同。如果在PDC中存儲數(shù)據(jù)“1”，則不進(jìn)行寫入，如果存儲數(shù)據(jù)“0”，則進(jìn)行寫入。
(第二頁驗(yàn)證存儲單元數(shù)據(jù)“1”的驗(yàn)證)(S27)在編程驗(yàn)證操作中，如圖1(c)所示，給所選字線提供稍高于讀出時電位“a”的電位“a’”。
首先，給所選塊內(nèi)的非選擇字線和選擇線SG1提供讀出時的電位Vread。使數(shù)據(jù)存儲電路10的信號BLCLAMP為1V+Vth，ELC2為Vdd+Vth后，對位線預(yù)充電。在向存儲單元寫入數(shù)據(jù)“2”、“3”時，SDC的存儲數(shù)據(jù)是“0”。因此，不對位線預(yù)充電，而僅在向存儲單元寫入數(shù)據(jù)“0”、“1”時，才對位線預(yù)充電。
接著，使單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。由于閾值電壓高于“a’”的單元關(guān)斷，故位線仍為高電平。而閾值電壓低于“a’”的單元導(dǎo)通，因此，位線變成Vss。在該位線放電的過程中，一旦TDC的節(jié)點(diǎn)N3變?yōu)閂ss，信號REG變?yōu)楦唠娖胶?，晶體管61q導(dǎo)通，DDC的數(shù)據(jù)移至TDC中。
接著，使信號DTG變?yōu)閂dd+Vth后，晶體管61s暫時導(dǎo)通，PDC的數(shù)據(jù)移至DDC中。之后，TDC的數(shù)據(jù)移至PDC中。接著，使數(shù)據(jù)存儲電路的信號BLPRE變?yōu)閂dd+Vth，晶體管61u導(dǎo)通，將TDC的節(jié)點(diǎn)N3預(yù)充電為Vdd。之后，使信號BLCLAMP變?yōu)?.9V+Vth，晶體管61t導(dǎo)通。這時，若位線為低電平，則TDC的節(jié)點(diǎn)N3為低電平，若位線為高電平，則TDC的節(jié)點(diǎn)N3為高電平。
這里，如果進(jìn)行寫入，則在DDC中存儲低電平信號，如果不進(jìn)行寫入，則在DDC中存儲高電平信號。因此，在使信號VREG為Vdd、信號REG為高電平時，僅在不進(jìn)行寫入時將TDC的節(jié)點(diǎn)N3強(qiáng)制變成高電平。所述操作之后，PDC的數(shù)據(jù)移至DDC中，將TDC的電位讀入PDC。在PDC中鎖存高電平信號的情況只包括不進(jìn)行寫入的情況，和在存儲單元中寫入數(shù)據(jù)“1”、且單元的閾值電壓達(dá)到驗(yàn)證電位“a’”的情況。在PDC中鎖存低電平信號的情況是指單元的閾值電壓達(dá)不到“a’”的情況，和在存儲單元中寫入數(shù)據(jù)“2”、“3”的情況。(第二頁驗(yàn)證存儲單元數(shù)據(jù)“2”的驗(yàn)證)(S28)與編程之前進(jìn)行的存儲單元數(shù)據(jù)“2”的驗(yàn)證一樣，進(jìn)行存儲單元數(shù)據(jù)“2”的驗(yàn)證。
(第二頁驗(yàn)證存儲單元數(shù)據(jù)“3”的驗(yàn)證)(S29)在該編程驗(yàn)證操作中，如圖1(c)所示，給所選字線提供稍高于讀出時電位“c”的電位“c’”。在這種狀態(tài)下，首先，給所選塊內(nèi)的非選擇字線和選擇線SG1提供Vread，使信號BLCLAMP為1V+Vth，BLPRE為Vdd+Vth，晶體管61t、61u導(dǎo)通，對位線預(yù)充電。
接著，單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。閾值電壓高于電位“c’”的單元關(guān)斷，因此，位線仍為高電平。閾值電壓低于電位“c’”的單元導(dǎo)通，因此，位線變?yōu)閂ss。在該位線放電的過程中，使TDC的節(jié)點(diǎn)N3變?yōu)閂ss，信號REG為高電平后，晶體管61q導(dǎo)通，DDC的數(shù)據(jù)移至TDC中。
接著，使信號DTG為高電平，晶體管61s導(dǎo)通，PDC的數(shù)據(jù)移至DDC中。之后，TDC的數(shù)據(jù)移至PDC中。接著，使信號BLPRE為Vdd+Vth，晶體管61u導(dǎo)通，將TDC的節(jié)點(diǎn)N3預(yù)充電到Vdd。之后，使信號BLCLAMP變?yōu)?.9V+Vth，晶體管61t導(dǎo)通。在位線為低電平時，TDC的節(jié)點(diǎn)N3為低電平，而在位線為高電平時，TDC的節(jié)點(diǎn)N3為高電平。
這里，如果進(jìn)行寫入，則在DDC中存儲低電平，如果不進(jìn)行寫入，則在DDC中存儲高電平。因此，使信號VREG為Vdd、信號REG為高電平后，晶體管61q導(dǎo)通。這時，僅在不進(jìn)行寫入時將TDC的節(jié)點(diǎn)N3強(qiáng)制變成高電平。所述操作之后，PDC的數(shù)據(jù)移至DDC中，將TDC的電位讀入PDC。在PDC中鎖存高電平信號的情況只包括不進(jìn)行寫入的情況，和在存儲單元中寫入數(shù)據(jù)“3”、且單元的閾值電壓達(dá)到驗(yàn)證電位“c’”的情況。在PDC中鎖存低電平信號的情況是指單元的閾值電壓達(dá)不到“c’”的情況，和在存儲單元中寫入數(shù)據(jù)“1”、“2”的情況。
PDC為低電平時，再次進(jìn)行寫入操作，反復(fù)進(jìn)行該編程操作和驗(yàn)證操作，直至所有數(shù)據(jù)存儲電路的數(shù)據(jù)變?yōu)楦唠娖?S30)。
在上述第一實(shí)施例中，1次編程之后，進(jìn)行3個驗(yàn)證。但是，在初始的編程循環(huán)中，閾值電壓不上升。因此，可省略存儲單元數(shù)據(jù)“3”的驗(yàn)證或存儲單元數(shù)據(jù)“3”的驗(yàn)證和存儲單元數(shù)據(jù)“2”的驗(yàn)證。在接近結(jié)束的編程循環(huán)中，結(jié)束存儲單元數(shù)據(jù)“1”寫入的或者存儲單元數(shù)據(jù)“2”以及存儲單元數(shù)據(jù)“1”的寫入。因此，能省略這些驗(yàn)證操作。如果不需要驗(yàn)證存儲單元數(shù)據(jù)“1”，則不需要保持SDC中存儲的數(shù)據(jù)。因此，可從外部讀入用于寫入下一個數(shù)據(jù)的數(shù)據(jù)。
在標(biāo)志單元中，在第一頁不寫入數(shù)據(jù)，而僅在第二頁寫入數(shù)據(jù)。因此，標(biāo)志單元的數(shù)據(jù)變?yōu)椤?”。
(第一頁讀出)圖13示出了第一頁讀出的圖。首先，指定地址，選擇圖3所示的2頁。如圖1(b)(c)所示，在寫入第二頁之前和之后，閾值電壓的分布發(fā)生變化。因此，首先，使字線電位為“a”，進(jìn)行讀出操作，判斷標(biāo)志單元的數(shù)據(jù)是“0”還是“1”(S31、S32)。在所述判斷中，如果標(biāo)志單元為多個單元，則通過對這些單元進(jìn)行多數(shù)判定，來判斷是“0”還是1”。
如果從標(biāo)志單元讀出的數(shù)據(jù)為“1”(存儲單元的數(shù)據(jù)為“0”)，則不進(jìn)行第二頁的寫入。因此，單元的閾值電壓分布為圖1(a)或(b)。在判斷這種單元的數(shù)據(jù)的過程中，可以進(jìn)行使字線電位為“a”的讀出操作。但是，在步驟S31中，以字線電位“a”進(jìn)行讀出操作的結(jié)果已經(jīng)被讀出到數(shù)據(jù)存儲電路中。因此，也可以將存儲在數(shù)據(jù)存儲電路中數(shù)據(jù)輸出到外部(S33)。
另一方面，如果從標(biāo)志單元讀出的數(shù)據(jù)為“0”(存儲單元的數(shù)據(jù)為“1”)，則進(jìn)行第二頁的寫入，因此，單元的閾值電壓分布變?yōu)閳D1(c)所示。在判斷這些存儲器的數(shù)據(jù)時，必須在字線電位為“b”的情況下進(jìn)行讀出操作。因此，以字線電位為“b”進(jìn)行讀出操作(S34)，之后，將在數(shù)據(jù)存儲電路中讀出的數(shù)據(jù)輸出到外部(S33)。
(讀出操作第一頁讀出)如上所述，第一頁的讀出操作是向選擇線提供讀出電位“a”或“b”來執(zhí)行讀出操作。
首先，給所選塊內(nèi)的非選擇字線和選擇線SG1提供電位Vread，使圖6所示的數(shù)據(jù)存儲電路的信號BLPRE為1V+Vth，BLCLAMP為Vdd+Vth，對位線預(yù)充電。之后，單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。閾值電壓高于電位“a”或“b”的單元關(guān)斷，因此，位線仍為高電平。因?yàn)殚撝惦妷旱陀陔娢弧癮”或“b”的單元導(dǎo)通，所以位線變?yōu)閂ss。
接著，數(shù)據(jù)存儲電路的信號BLPRE變?yōu)閂dd+Vth，晶體管61u導(dǎo)通，從而，將TDC的節(jié)點(diǎn)N3預(yù)充電到Vdd。之后，信號BLCLAMP變?yōu)?.9V+Vth，晶體管61t導(dǎo)通。在位線為低電平時，TDC的節(jié)點(diǎn)N3為低電平，而在位線為高電平時，TDC的節(jié)點(diǎn)N3為高電平。之后，將PDC的數(shù)據(jù)移至SDC中。
(第二頁讀出)圖14示出了第二頁讀出的圖。在第二頁讀出中，首先指定地址，選擇圖3所示的2頁。如圖1(b)(c)所示，在寫入第二頁之前和之后，閾值電壓的分布發(fā)生變化。但是，在寫入第二頁之后，變?yōu)閳D1(c)所示的分布。因此，首先，使字線電位為“c”，進(jìn)行讀出(S35)。之后，使字線電位為“a”，進(jìn)行讀出操作(S36)。在單元的閾值電壓低于字線電位“a”或者高于字線電位“c”時，數(shù)據(jù)變?yōu)椤?”， 而在單元的閾值電壓比字線電位“a”高、比字線電位“c”低時，數(shù)據(jù)變?yōu)椤?”。在寫入第二頁之前，第二頁的數(shù)據(jù)可輸出“1”。但是，閾值電壓分布變?yōu)閳D1(a)所示。因此，當(dāng)進(jìn)行和寫入第二頁之后相同的讀出操作時，輸出數(shù)據(jù)變?yōu)椤?”。因此，判斷標(biāo)志單元的數(shù)據(jù)是“0”還是“1”(S37)。結(jié)果，在標(biāo)志單元的數(shù)據(jù)為“1”、不進(jìn)行第二頁的寫入時，將輸出數(shù)據(jù)固定為“1”(S38)。為了使輸出為“1”，將數(shù)據(jù)存儲電路的信號PRST變?yōu)楦唠娖?，將SDC設(shè)定為“1”。或者，從圖2所示的數(shù)據(jù)輸入輸出緩沖器中僅輸出數(shù)據(jù)“1”。標(biāo)志單元的數(shù)據(jù)為“0”時，輸出讀出的數(shù)據(jù)(S39)。
圖15示出了第二頁讀出的變形例。這時，首先，使字線電位為“a”，讀出標(biāo)志單元的數(shù)據(jù)，判斷標(biāo)志單元的數(shù)據(jù)(S40，S41)。標(biāo)志單元的數(shù)據(jù)為“1”時，不進(jìn)行第二頁的寫入。因此，將輸出數(shù)據(jù)固定為“1”(S42)。標(biāo)志單元的數(shù)據(jù)為“0”時，進(jìn)行第二頁的寫入。因此，使字線電位為“c”，進(jìn)行讀出操作，輸出讀出的數(shù)據(jù)(S43、S44)。即使這種結(jié)構(gòu)也能進(jìn)行第二頁的讀出操作。
但是，在第一實(shí)施例中，如圖14所示，首先，使字線電位變?yōu)椤癱”，進(jìn)行讀出操作。之后，使字線電位成為“a”，進(jìn)行讀出操作，在標(biāo)志單元的數(shù)據(jù)為“0”時，將在數(shù)據(jù)存儲電路中讀出的數(shù)據(jù)輸出到外部。在標(biāo)志單元的數(shù)據(jù)為“1”時，因?yàn)椴贿M(jìn)行第二頁的寫入，所以當(dāng)將數(shù)據(jù)輸出到外部時，不輸出數(shù)據(jù)存儲電路的數(shù)據(jù)，而總是輸出數(shù)據(jù)“1”。
具體地說，第二頁讀出執(zhí)行下面的操作。
(讀出操作第二頁第1次讀出)第二頁的第1次讀出操作是向選擇字線提供讀出電位“c”，進(jìn)行讀出操作(S35)。讀出操作和上述第一頁讀出完全相同，將讀出的單元數(shù)據(jù)存儲在PDC中。
(讀出操作第二頁的第2次讀出)第二頁的第2次讀出是向選擇字線提供讀出電位“a”，進(jìn)行讀出操作(S36)。
首先，給所選塊內(nèi)的非選擇字線和選擇線SG1提供電位Vread。在這種狀態(tài)下，數(shù)據(jù)存儲電路的信號BLPRE、BLCLAMP為1V+Vth，對位線預(yù)充電。之后，單元源極側(cè)的選擇線SG2變?yōu)楦唠娖健ｉ撝惦妷罕入娢弧癮”高的單元關(guān)斷，因此，位線仍為高電平。而且，因?yàn)殚撝惦妷罕入娢弧癮”低的單元導(dǎo)通，所以位線變?yōu)閂ss。
接著，通過使數(shù)據(jù)存儲電路的信號BLPRE變?yōu)閂dd+Vth，在將TDC的節(jié)點(diǎn)N3預(yù)充電到Vdd之后，信號BLCLAMP變?yōu)閂dd+Vth，晶體管61t導(dǎo)通。位線為低電平時，TDC的節(jié)點(diǎn)N3為低電平，位線為高電平時，TDC的節(jié)點(diǎn)N3為高電平。之后，DTG＝高電平、REG＝高電平、VREG＝低電平。這時，僅在PDC變成高電平時將TDC的節(jié)點(diǎn)N3變?yōu)榈碗娖健Ｋ霾僮髦?，將PDC的數(shù)據(jù)移至SDC中。結(jié)果，在單元的閾值電壓比電位“a”低或比電位“c”高時，輸出數(shù)據(jù)變?yōu)椤?”， 而在閾值電壓比電位“a”高、比電位“c”低時，輸出數(shù)據(jù)變?yōu)椤?”。
(刪除)刪除操作首先指定地址，選擇圖3虛線所示的方框。當(dāng)進(jìn)行刪除操作時，存儲單元的數(shù)據(jù)變?yōu)椤?”，不管在第一頁、第二頁、第三頁中哪個頁中進(jìn)行讀出，都輸出數(shù)據(jù)“1”。
根據(jù)上述第1實(shí)施例，利用比本來的閾值電壓低的電位將第一頁的數(shù)據(jù)寫入存儲單元，在寫入第二頁的數(shù)據(jù)之前，在鄰接的存儲單元中寫入第一頁的數(shù)據(jù)，在寫入鄰接的存儲單元之后，將第二頁的數(shù)據(jù)寫入存儲單元中，設(shè)定為與存儲數(shù)據(jù)對應(yīng)的本來的閾值電壓。因此，因?yàn)榭紤]到鄰接存儲單元的FG-FG間電容的影響而將第一頁的數(shù)據(jù)寫入存儲單元中，所以可正確地設(shè)定與多值數(shù)據(jù)對應(yīng)的閾值電壓。
寫入第二頁的數(shù)據(jù)時，在標(biāo)志單元中寫入數(shù)據(jù)，讀出各頁的數(shù)據(jù)時，根據(jù)存儲在標(biāo)志單元中的數(shù)據(jù)來控制輸出到外部的數(shù)據(jù)。因此，能可靠地輸出各頁的數(shù)據(jù)。
(第2實(shí)施例)圖16示出了對第1實(shí)施例變形后的第2實(shí)施例。在第1實(shí)施例中，寫入第二頁時，將標(biāo)志單元的存儲單元數(shù)據(jù)從“0”變?yōu)椤?”。但是，可以將標(biāo)志單元的存儲單元數(shù)據(jù)從“0”變?yōu)椤?”。在這種結(jié)構(gòu)的情況下，可將第一頁的讀出操作變形為如圖16所示。
即，首先，將字線電位設(shè)定為“b”并進(jìn)行讀出操作，判斷標(biāo)志單元的數(shù)據(jù)(S45、S46)。在標(biāo)志單元中寫入數(shù)據(jù)時，將在數(shù)據(jù)存儲電路中讀出的數(shù)據(jù)原樣輸出(S47)。在標(biāo)志單元中不寫入數(shù)據(jù)時，將字線電位設(shè)定為“a”，進(jìn)行讀出操作(S48)。輸出由此讀出的數(shù)據(jù)(S47)。
根據(jù)上述第2實(shí)施例，在第二頁的寫入中，通過在標(biāo)志單元中寫入存儲單元數(shù)據(jù)“2”，在讀出與寫入存儲單元數(shù)據(jù)“2”的標(biāo)志單元同時選擇的存儲單元的第一頁數(shù)據(jù)時，可在1個周期中讀出數(shù)據(jù)。因此，可減少讀出次數(shù)，并可高速讀出。
(第3實(shí)施例)圖17示出了第3實(shí)施例的編程操作。
在上述第1、第2實(shí)施例中，第二頁的寫入是對存儲單元同時寫入數(shù)據(jù)“1”、“2”、“3”。與此相對，第3實(shí)施例是在存儲單元中僅先寫入數(shù)據(jù)“1”，寫入結(jié)束后，在存儲單元中同時寫入數(shù)據(jù)“1”、“3”。如下執(zhí)行第3實(shí)施例的寫入操作。
第1次寫入在第一存儲單元中寫入第一頁(S51)。
第2次寫入在第二存儲單元中寫入第一頁(S52)。
第3次寫入在第三存儲單元中寫入第一頁(S53)。
第4次寫入在第四存儲單元中寫入第一頁(S54)。之后，在裝載用于第5次寫入的數(shù)據(jù)之前，以本來的閾值電壓將數(shù)據(jù)“2”順次寫入第一存儲單元和第二存儲單元中(S55、S56)。
第5次寫入在第一存儲單元中寫入第二頁(S57)。
第6次寫入在第二存儲單元中寫入第二頁(S58)。
第7次寫入在第五存儲單元中寫入第一頁(S59)。
第8次寫入在第六存儲單元中寫入第一頁(S60)。之后，在裝載用于第9次寫入的數(shù)據(jù)之前，以本來的閾值電壓將數(shù)據(jù)“2”寫入第三存儲單元和第四存儲單元中(S61、S62)。
圖18具體示出了上述第4次寫入操作。圖19具體示出了上述第5次寫入操作，圖20具體示出了上述第6次寫入操作。
圖18中，在第四存儲單元中寫入第一頁的操作和圖8所示的操作相同。之后，以本來的閾值電壓將數(shù)據(jù)“2”寫入第一存儲單元。即，首先，使字線的電壓為“a”，從存儲單元中讀出數(shù)據(jù)(S55-1)，根據(jù)所述讀出的數(shù)據(jù)，設(shè)定TDC、DDC、PDC(S55-2)。之后，為字線提供數(shù)據(jù)“2”的本來的閾值電壓“b’”，并進(jìn)行驗(yàn)證(S55-3)。之后，改變進(jìn)行編程操作的存儲單元的閾值電壓(S55-4)。接著，利用閾值電壓“b’”驗(yàn)證存儲單元的閾值電壓(S55-5)，反復(fù)上述編程、驗(yàn)證(S55-6～S55-4)操作直至所有PDC變?yōu)椤?”。
之后，和對上述第一存儲單元的上述寫入一樣，以本來的閾值電壓在第二存儲單元中寫入數(shù)據(jù)“2”(S56-1～S56-6)。
在圖19所示的第一存儲單元中寫入第二頁的操作(S57-1～S57-8)和圖9所示第1實(shí)施例中的第二頁寫入操作的不同點(diǎn)如下。圖9中，設(shè)定數(shù)據(jù)高速緩存后，利用閾值電壓“b’”驗(yàn)證存儲單元的數(shù)據(jù)。與此相對，在圖19所示的寫入操作中，由于已經(jīng)寫入了數(shù)據(jù)“2”， 因此省略了利用閾值電壓“b’”進(jìn)行的驗(yàn)證。因此，在設(shè)定數(shù)據(jù)高速緩存之后，在第一存儲單元中進(jìn)行第二頁的編程(S57-4，S57-5)。即使在編程后的驗(yàn)證中，也省略了利用閾值電壓“b’”的驗(yàn)證。因此，僅通過閾值電壓“a’”、 “c’”進(jìn)行驗(yàn)證(S57-6、S57-7)。
因?yàn)閳D20所示的在第二存儲單元中寫入第二頁的操作和圖19所示的在第一存儲單元中寫入第二頁的操作是一樣的，所以，說明從略。
根據(jù)上述第3實(shí)施例，在寫入第一頁后，在寫入第二頁之前，以本來的閾值電壓寫入數(shù)據(jù)“2”。因此，在第1實(shí)施例中，第二頁的編程時間比第一頁的編程時間長，但在第三實(shí)施例的情況下，第一頁和第二頁的編程時間可以基本相同。
(第4實(shí)施例)圖21、圖22示出了對第3實(shí)施例變形后的本發(fā)明第4實(shí)施例。如圖21所示執(zhí)行第4實(shí)施例的寫入操作。
第1次寫入在第一存儲單元中寫入第一頁(S71)。
第2次寫入在第二存儲單元中寫入第一頁(S72)。
第3次寫入在第三存儲單元中寫入第一頁(S73)。之后，以本來的閾值電壓在第一存儲器中寫入數(shù)據(jù)“2”(S74)。
第4次寫入在第四存儲單元中寫入第一頁(S75)。之后，以本來的閾值電壓在第二存儲器中寫入數(shù)據(jù)“2”(S76)。
第5次寫入在第一存儲單元中寫入第二頁(S77)。
第6次寫入在第二存儲單元中寫入第二頁(S78)。
第7次寫入在第五存儲單元中寫入第一頁(S79)。之后，以本來的閾值電壓在第三存儲器中寫入數(shù)據(jù)“2”(S80)。
第8次寫入在第六存儲單元中寫入第一頁(S81)。之后，以本來的閾值電壓在第四存儲器中寫入數(shù)據(jù)“2”(S82)。
圖22具體示出了上述第3次寫入操作。
因?yàn)閳D22所示的在第三存儲單元中寫入第一頁的操作(S73)和以本來的閾值電壓在第一存儲單元中寫入數(shù)據(jù)“2”的操作(S74)與圖18所示的在第四存儲單元中寫入第一頁的操作(S54)和以本來的閾值電壓在第一存儲單元中寫入數(shù)據(jù)“2”的操作(S55)是一樣的，所以，說明從略。
在上述第一存儲單元中寫入第二頁的操作(S77)和圖19所示的寫入操作相同。
根據(jù)上述第4實(shí)施例，在寫入第一頁之后，在寫入第二頁之前，以本來的閾值電壓寫入數(shù)據(jù)“2”。因此，和第3實(shí)施例相同，第一頁和第二頁的編程時間可以基本相同。
(第5實(shí)施例)近年來，在存儲多個位的多值高速緩存的寫入操作中，為了使閾值電壓的分布變窄，所以提出了通過寫入(バスラィト)方式。
圖23示出了現(xiàn)有通過寫入方式的寫入順序。
該通過寫入方式是在第一頁寫入(圖23(a))和第二頁寫入(圖23(b))的第一編程順序中，將存儲單元的閾值電壓作為比本來的閾值電壓低的驗(yàn)證電位“a*’”、“b*’”，進(jìn)行第一頁的寫入和驗(yàn)證操作。通過該編程驗(yàn)證后，在第一頁寫入和第二頁寫入的第二頁的編程順序中，將驗(yàn)證電位作為本來的閾值電壓“a’”、“b’”、“c’”，進(jìn)行寫入和驗(yàn)證操作。這種通過寫入方式是在進(jìn)行了一次寫入的單元的閾值電壓達(dá)到稍高一點(diǎn)的閾值電壓之前再次進(jìn)行寫入。再次寫入時的閾值電壓的變化率變小。因此，閾值電壓分布變小。
通常，在NAND型閃速存儲器的情況下，一次寫入連接同一字線的多個單元中的半數(shù)單元。因此，在進(jìn)行寫入驗(yàn)證循環(huán)中的最初驗(yàn)證時，閾值電壓低的單元多，流入源線的電流多，因此源線是浮動的狀態(tài)，最早結(jié)束寫入的單元在該狀態(tài)下確定閾值電壓。之后，當(dāng)其他單元的寫入結(jié)束時，源線的電位從浮動狀態(tài)返回。因此，存在最早結(jié)束寫入的單元的閾值電壓變低、閾值電壓分布擴(kuò)大的問題。但是，在通過寫入方式的情況下，可防止閾值電壓的分布擴(kuò)大。
通常，每進(jìn)行一次編程驗(yàn)證，就使寫入電壓Vpgm增加ΔVpgm。通過通過寫入方式，將第一次寫入的寫入電壓ΔVpgm增大為例如0.4V階躍(step)。第一次寫入順序結(jié)束后，寫入電壓Vpgm返回初始電壓值，在第二次寫入中，也是每進(jìn)行一次編程驗(yàn)證，寫入電壓Vpgm就增加ΔVpgm。但是，第二次寫入電壓是以比第一次寫入電壓ΔVpgm小的電壓例如0.2V階躍，進(jìn)行寫入操作。通過如此設(shè)定寫入電壓，可高速地進(jìn)行寫入。
在上述第1至第4實(shí)施例中，在存儲單元中寫入數(shù)據(jù)“2”、“3”時，在寫入第一頁時，向存儲單元寫入數(shù)據(jù)“2”是以比本來的閾值電壓“b’”低的閾值電壓“b*’”進(jìn)行的，之后，在寫入第二頁時，以閾值電壓“b’”、閾值電壓“c’”寫入。因此，也是進(jìn)行上述通過寫入。
圖23所示的現(xiàn)有通過寫入方式的情況下，在第一頁的寫入中具有在閾值電壓“a*’”下進(jìn)行第一次寫入驗(yàn)證和在閾值電壓“a’”下進(jìn)行第二次寫入驗(yàn)證這2個順序。而且，在第二頁寫入過程中具有在閾值電壓“b*”下進(jìn)行的第一次寫入驗(yàn)證和在閾值電壓“b*’”、“c*’”下進(jìn)行的第二次寫入驗(yàn)證這2次順序。
與此相對，第1至第4實(shí)施例的情況下，在第一頁的寫入過程中只具有在閾值電壓“b*’”下進(jìn)行的寫入驗(yàn)證，而在第二頁的寫入過程中只具有在閾值電壓“b’”、“c’”下進(jìn)行的寫入驗(yàn)證。因此，當(dāng)在存儲單元中寫入數(shù)據(jù)“1”時，不進(jìn)行上述通過寫入。因此，在第5實(shí)施例中，第二頁以下面這樣的算法寫入。
圖24示出了適用于第5實(shí)施例的數(shù)據(jù)“1”的寫入算法。
首先，如圖25所示，設(shè)置數(shù)據(jù)高速緩存SDC、DDC、TDC。在這種狀態(tài)下，設(shè)定比本來的閾值電壓低的驗(yàn)證電位“a*’”，利用PDC的數(shù)據(jù)執(zhí)行寫入操作(S90～S95)。反復(fù)編程和驗(yàn)證，直至全部PDC變?yōu)楦唠娖?S94～S96)。之后，如圖10(b)所示，設(shè)置數(shù)據(jù)高速緩存(S97)，進(jìn)行驗(yàn)證電位為本來的閾值電壓“a’”的寫入操作。該第二次寫入操作和閾值電壓“b’”、閾值電壓“c’”下的寫入同時進(jìn)行。反復(fù)編程和驗(yàn)證，直至全部PDC變?yōu)楦唠娖?S98～S104)。
根據(jù)上述第5實(shí)施例，因?yàn)樵趯懭氪鎯卧獢?shù)據(jù)“1”時也能適用于通過寫入方式，所以可通過總線方式寫入全部數(shù)據(jù)。
(第6實(shí)施例)圖26示出了第5實(shí)施例變形后的本發(fā)明第6實(shí)施例。即，第6實(shí)施例改變了第二頁的寫入順序。如圖27(a)所示，在設(shè)置數(shù)據(jù)高速緩存之后，同時進(jìn)行低于本來的閾值電壓的驗(yàn)證電位“a*’”下和閾值電壓“b’”、閾值電壓“c’”下的寫入操作。反復(fù)編程和驗(yàn)證，直至全部PDC變?yōu)楦唠娖?S110～S119)。之后，如圖27(b)所示，翻轉(zhuǎn)SDC的數(shù)據(jù)并傳送到PDC中(S120)。之后，僅將數(shù)據(jù)“1”的單元的驗(yàn)證電位作為本來的閾值電壓“a”寫入，反復(fù)編程和驗(yàn)證，直至全部PDC變?yōu)楦唠娖?S121～S124)。
根據(jù)上述第6實(shí)施例，可以得到和第5實(shí)施例同樣的效果。
(第7實(shí)施例)圖28、圖29示出了第5實(shí)施例變形后的第7實(shí)施例。在上述第5實(shí)施例中，寫入第二頁時，首先在達(dá)到驗(yàn)證電位“a*’”之前進(jìn)行寫入，之后，同時進(jìn)行驗(yàn)證電位“a’”下的和閾值電壓“b’”及閾值電壓“c’”下的寫入操作。
與此相對，在第7實(shí)施例中，對于閾值電壓超過驗(yàn)證電位“a*’”的單元，在寫入時，向位線提供中間電位進(jìn)行寫入。從而，通過減小寫入時閾值電壓的變化率，可以減小閾值電壓的分布。
圖28示出了第7實(shí)施例中的寫入順序，圖29(a)至33(b)示出了數(shù)據(jù)高速緩存的動作。
(a)從外部輸入的數(shù)據(jù)存儲在SDC中，通過內(nèi)部數(shù)據(jù)讀取讀出的數(shù)據(jù)存儲在PDC中(S131～S134，圖29(a))。
(b)如圖29(b)所示，設(shè)定數(shù)據(jù)高速緩存。
(c)如果VREG＝Vdd，REG＝Vsg，則在DDC為“1”時，將位線預(yù)充電到Vdd，而在DDC為“0”時，不進(jìn)行預(yù)充電(圖30(a))。
(d)如果BLC1＝中間電位+Vth(＝2V+Vth)(Vclamp)，則在PDC為“0”時，位線為Vss。在PDC為“1”時，如果進(jìn)行預(yù)充電，則位線仍為Vdd，如果不進(jìn)行預(yù)充電，則位線為中間電位(2V) (圖30(b))。
這里，如果選擇字線為Vpgm、非選擇字線為Vpass，則當(dāng)位線為Vdd時，不進(jìn)行寫入。當(dāng)位線為Vss時，開始寫入，而在位線為中間電位(2V)時，很少寫入(S135)。
(e)寫入操作結(jié)束后，在字線下降期間，向DDC傳送PDC的數(shù)據(jù)，翻轉(zhuǎn)DDC的數(shù)據(jù)并傳送到PDC中(圖30(c))(f) 如圖31(a)所示，驗(yàn)證電位“a’”的操作(S136)是在BLC1＝高電平(例如Vdd+Vth))、為BLCLAMP提供規(guī)定電位例如1V+Vth時，僅在PDC為“1”的情況下(即在存儲單元中寫入數(shù)據(jù)“1”的情況下)，對位線預(yù)充電，而在PDC變?yōu)椤?”時，不對位線預(yù)充電(仍為Vss)。接著，將字線電位作為驗(yàn)證電位“a*’”，對位線進(jìn)行放電。在位線的放電過程中，使PDC的數(shù)據(jù)翻轉(zhuǎn)。
(g)使VPRE＝Vdd、BLPRE＝Vsg后，將TDC充電為Vdd。之后，信號BLCLAMP變?yōu)?。9V+Vth，晶體管61t工作。在位線為Vss時，TDC變?yōu)閂ss，而在位線中剩下預(yù)充電電位時，TDC變?yōu)閂dd。TDC變?yōu)閂dd之時就是在存儲單元中寫入數(shù)據(jù)“1”、閾值電壓達(dá)到驗(yàn)證電位“a*’”之時。在存儲單元中沒有寫入數(shù)據(jù)“1”時，因?yàn)椴粚ξ痪€預(yù)充電，所以TDC為Vss。在存儲單元中寫入了數(shù)據(jù)“1”但閾值電壓未達(dá)到驗(yàn)證電位“a*’”時，TDC也是Vss。
這里，如果VREG＝高電平，REG＝高電平，則當(dāng)DDC的數(shù)據(jù)為“1”時，強(qiáng)制性地將TDC變?yōu)楦唠娖?。因此，TDC變?yōu)閂dd之時就是在存儲單元中寫入數(shù)據(jù)“1”、閾值電壓達(dá)到驗(yàn)證電位“a*’”之時和寫入非選擇的情況。之后，DTG＝Vsg，PDC的數(shù)據(jù)拷貝到DDC中之后，使BLC1＝Vsg，將TDC的電位取入PDC中(圖31(b))。
(h)接著，稍微升高字線電位，作為驗(yàn)證電位“a’”，對位線進(jìn)行放電(圖32(a))。
之后，使VPRE＝Vdd、BLPRE＝Vsg，再次將TDC充電到Vdd。接著，信號BLCLAMP變成0.9V+Vth，晶體管61t工作。在位線為Vss時，TDC變?yōu)閂ss，而在位線中剩下預(yù)充電電位時，TDC變?yōu)閂dd。TDC變?yōu)閂dd之時就是在存儲單元中寫入數(shù)據(jù)“1”且達(dá)到驗(yàn)證電位“a’”之時。沒有在存儲單元中寫入數(shù)據(jù)“1”的情況下，不對位線預(yù)充電。因此，TDC變?yōu)閂ss、在存儲單元中寫入數(shù)據(jù)“1”、但閾值電壓未達(dá)到驗(yàn)證電位“a’”時，TDC也為Vss。
這里，如果VREG＝高電平，REG＝高電平，則當(dāng)DDC的數(shù)據(jù)為“1”時(沒有在存儲單元中寫入數(shù)據(jù)“1”時)，強(qiáng)制性地將TDC變?yōu)楦唠娖?。因此，TDC變?yōu)閂dd之時是指在存儲單元中未寫入數(shù)據(jù)“1”之時和在存儲單元中寫入了數(shù)據(jù)“1”且閾值電壓達(dá)到驗(yàn)證電位“a’”之時。
之后，使DTG＝Vsg，在將PDC的數(shù)據(jù)拷貝到DDC中之后，使BLC1＝Vsg，并將TDC的電位取入PDC中。
(i)DDC的數(shù)據(jù)向PDC移動，將PDC的數(shù)據(jù)移至DDC中(圖32(b))。
(i)作為在存儲單元中寫入了數(shù)據(jù)“1”的單元，當(dāng)驗(yàn)證電位“a*’”下的寫入全部結(jié)束時，PDC的數(shù)據(jù)變?yōu)椤?”(圖33(a))。
(k)作為在存儲單元中寫入了數(shù)據(jù)“1”的單元，當(dāng)驗(yàn)證電位“a’”下的寫入全部結(jié)束時，DDC的數(shù)據(jù)全部變?yōu)椤?”(圖33(b))。
(l)驗(yàn)證電位“b’”下的操作(圖28，S137)和第1實(shí)施例相同，使BLC2＝高電平(例如Vdd+Vth)、向BLCLAMP提供規(guī)定電位例如1V+Vth。這時，僅在SDC變?yōu)椤?”時(即，在存儲單元中寫入數(shù)據(jù)“1”或“2”時)，對位線預(yù)充電。當(dāng)SDC變?yōu)椤?”時，不對位線預(yù)充電(仍為Vss)。
接著，給字線提供驗(yàn)證電位“b’”，使位線放電。在位線放電過程中，DDC的數(shù)據(jù)移至TDC中。接著，PDC的數(shù)據(jù)移至DDC中，TDC的數(shù)據(jù)移至PDC中。之后，將TDC充電為Vdd之后，向BLCLAMP提供規(guī)定電位例如0.9V+Vth。這時，TDC變?yōu)楦唠娖絻H指在存儲單元中寫入了數(shù)據(jù)“2”、且閾值電壓達(dá)到了驗(yàn)證電壓“b’”的時候。如果VREG＝高電平、REG＝Vsg，在DDC的數(shù)據(jù)為高電平時，強(qiáng)制性地使TDC變?yōu)楦唠娖健Ｒ虼?，TDC變?yōu)閂dd之時就是在存儲單元中寫入了數(shù)據(jù)“2”、閾值電壓達(dá)到驗(yàn)證電壓“b’”的時候，和寫入非選擇的情況。使DTG＝Vsg，在將PDC的數(shù)據(jù)拷貝到DDC中之后，使BLC1＝Vsg，并將TDC的電位取入PDC中。
(m)驗(yàn)證電位“c’”的操作(圖28、S138)也和第1實(shí)施例一樣，使BLPRE＝高電平(例如Vdd+Vth)、向BLCLAMP提供規(guī)定電位例如1V+Vth并對位線預(yù)充電。接著，向字線提供驗(yàn)證電位“c’”，并使位線放電。在位線的放電過程中，DDC的數(shù)據(jù)移至TDC中。接著，PDC的數(shù)據(jù)移至DDC中，TDC的數(shù)據(jù)移至PDC中。之后，在將TDC充電為Vdd之后，給BLCLAMP提供規(guī)定電位例如0.9V＝Vth。這時，TDC變?yōu)楦唠娖街畷r僅指存儲單元的閾值電壓達(dá)到驗(yàn)證電位“c’”的時候。如果VREG＝高電平、REG＝Vsg，則在DDC的數(shù)據(jù)為高電平時，強(qiáng)制性地將TDC變?yōu)楦唠娖健Ｒ虼?，TDC變?yōu)閂dd之時就是在存儲單元中寫入了數(shù)據(jù)“3”、閾值電壓達(dá)到驗(yàn)證電壓“c’”的時候，和寫入非選擇的情況。接著，使DTG＝Vsg，在PDC的數(shù)據(jù)拷貝到DDC中之后，使BLC1＝Vsg，并將TDC的電位取入PDC中。
這樣，反復(fù)編程和驗(yàn)證操作，直至全部PDC和DDC的數(shù)據(jù)變?yōu)椤?”(S139)。
根據(jù)第7實(shí)施例，對于閾值電壓超過驗(yàn)證電位“a*’”的單元，在寫入時，向位線提供中間電位進(jìn)行寫入。因此，可減小寫入時閾值電壓的變化率，可以縮小閾值電壓的分布。因此，可高速地進(jìn)行寫入操作。
(第8實(shí)施例)圖34示出了第8實(shí)施例，示出了存儲8值(3位)數(shù)據(jù)的NAND閃速存儲器的存儲單元陣列1和位線控制電路2。圖34所示的構(gòu)成和圖3所示的4值(2位)的構(gòu)成幾乎是相同的，因此，僅對區(qū)別之處加以說明。
圖34中，通過外部地址選擇1條字線時，如虛線所示，選擇1個扇區(qū)。1個扇區(qū)由3個頁構(gòu)成。所述3個頁通過地址進(jìn)行切換。即，因?yàn)榭梢栽?個存儲單元中存儲3位的數(shù)據(jù)，所以通過地址(第一頁、第二頁、第三頁)進(jìn)行3位的切換。另外，1個扇區(qū)具有2個標(biāo)志單元FC1、FC2。因此，當(dāng)選擇1條字線時，同時選擇2個標(biāo)志單元FC1、FC2。各標(biāo)志單元FC1、FC2通過位線與標(biāo)志用數(shù)據(jù)存儲電路10a、10b連接。標(biāo)志單元FC1存儲進(jìn)行第二頁寫入的情況，標(biāo)志單元FC2存儲進(jìn)行第三頁寫入的情況。
但是，因?yàn)槟茉?個存儲單元中存儲3位的數(shù)據(jù)，所以不用2個標(biāo)志單元，而只利用1個標(biāo)志單元，也能存儲進(jìn)行第二頁和第三頁寫入的情況。
為了提高可靠性，分別具有多個標(biāo)志單元FC1和FC2，在這多個單元中存儲相同的數(shù)據(jù)，讀出時，可以利用多數(shù)判定原則來決定從多個標(biāo)志單元中讀出的數(shù)據(jù)。
下面對第8實(shí)施例的操作進(jìn)行說明。
刪除操作和4值的情況一樣。
圖35、圖36示出了存儲單元的數(shù)據(jù)和存儲單元的閾值電壓的關(guān)系。如圖35(a)所示，進(jìn)行刪除操作時，存儲單元的數(shù)據(jù)為“0”。通過寫入第一頁，存儲單元的數(shù)據(jù)變?yōu)閿?shù)據(jù)“0”和“4”(圖35(b))。寫入第二頁之后，存儲單元的數(shù)據(jù)變?yōu)閿?shù)據(jù)“0”、“2”、“4”、“6”(圖35(c)、圖36(a))。寫入第三頁之后，存儲單元的數(shù)據(jù)變?yōu)閿?shù)據(jù)“0”～“7”(圖36(b))。在本實(shí)施例中，存儲單元的數(shù)據(jù)是按閾值電壓由低到高的方向定義的。
圖37(a)(b)示出了本實(shí)施例中的2個寫入順序的例子。在方塊內(nèi)，進(jìn)行從靠近源線的存儲單元開始逐頁寫入的操作。在圖37(a)(b)中，為了便于說明，字線為4條。圖37(a)所示的寫入順序和圖7所示的寫入順序類似。與此相對，圖37(b)所示的寫入順序和圖37(a)有些不同。即，在寫入第一頁之后，不是開始向鄰接的單元寫入第二頁，而是在同一單元中寫入第二頁，之后，在寫入第三頁之前，進(jìn)行在鄰接單元的第二頁寫入，然后進(jìn)行第三頁的寫入。這樣，可考慮第三頁的鄰接單元的影響后進(jìn)行寫入。
使第三頁字線的讀出電位為本來的“a”、“b”、“c”、“d”、“e”、“f”、“g”，驗(yàn)證電位為“a’”、“b’”、 “c’”、“d’”、“e’”、“f’”、“g’”。使第二頁的讀出電位為比本來的讀出電位低的值“b*”(＝“a”)，“d*”，“f*”，第二頁中的驗(yàn)證電位為比其稍高的值“b*’”，“d*’”，“f*’”。使第一頁的讀出電位為比本來的讀出電位低的電位“d**”(＝“a”)，第一頁中的驗(yàn)證電位為比其稍高的電位“d**’”。
(編程和編程驗(yàn)證)編程操作首先指定地址，選擇圖34所示的3個頁。本存儲器只能按3頁中的第一頁、第二頁、第三頁的順序進(jìn)行編程操作。第一頁和第二頁的編程和4值的情況相同。
圖35(a)～(c)所示的4值存儲單元的數(shù)據(jù)和存儲單元的閾值電壓對應(yīng)于圖1(a)～(c)。編程和編程驗(yàn)證的方框圖和圖8、圖9相同，故省略了。但是，存儲單元的數(shù)據(jù)定義和字線電位在4值情況下是“0”、“1”、“2、“3”以及“a”、“b”、“c”，而在8值情況下則是“0”、“2”、“4”、“6”以及“b”、“a”、“r”。
(第一頁編程)第一頁的編程方框圖和圖8是一樣的。但是，如上所述，改變了字線電位的定義。
(鄰接單元編程)如圖37(a)所示，在存儲單元1的第一頁中寫入1位的數(shù)據(jù)之后，進(jìn)行對和存儲單元1在字方向上鄰接的存儲單元2的第一頁寫入。接著，進(jìn)行對和存儲單元1在位方向上鄰接的存儲單元3的第一頁寫入、對和存儲單元1在對角方向上鄰接的存儲單元4的第一頁的寫入。當(dāng)進(jìn)行這些寫入操作時，根據(jù)寫入數(shù)據(jù)，通過FG-FG間電容提高存儲單元1的閾值電壓。因此，存儲單元1的數(shù)據(jù)“0”和數(shù)據(jù)“4”的閾值電壓分布如圖35(b)所示，向著閾值電壓高的方向擴(kuò)展。
之后，在存儲單元1的第二頁中再次寫入1位的數(shù)據(jù)。
(第二頁編程)第二頁的編程方框圖是通過寫入方式的寫入，和圖9是一樣的，但如上所述，字線電位的定義被改變了。數(shù)據(jù)裝載、內(nèi)部讀出后數(shù)據(jù)高速緩存內(nèi)的數(shù)據(jù)以及數(shù)據(jù)高速緩存設(shè)定后的數(shù)據(jù)高速緩存內(nèi)的數(shù)據(jù)和圖10(a)(b)相同。
(鄰接單元編程)如圖37(a)所示，在存儲單元1的第一頁和第二頁中寫入數(shù)據(jù)后，在存儲單元2的第二頁、存儲單元5、6的第一頁和存儲單元3、4的第二頁中寫入數(shù)據(jù)。當(dāng)進(jìn)行這些寫入操作時，根據(jù)寫入數(shù)據(jù)，通過FG-FG間電容提高存儲單元1的閾值電壓。因此，存儲單元1的數(shù)據(jù)“2”、數(shù)據(jù)“4”、數(shù)據(jù)“6”的閾值電壓分布擴(kuò)展成圖36(a)所示。
之后，再次在存儲單元1的第三頁中寫入1位的數(shù)據(jù)。
(第三頁編程)圖38示出了第三頁的編程方框圖。第三頁的編程操作也是首先指定地址，選擇圖34所示的3個頁。
接著，從外部輸入寫入數(shù)據(jù)并存儲在所有數(shù)據(jù)存儲電路內(nèi)的SDC中(S141)。如果從外部輸入數(shù)據(jù)“1”(不進(jìn)行寫入)，則圖6所示的數(shù)據(jù)存儲電路10的SDC變?yōu)楦唠娖?，如果輸入?shù)據(jù)“0”(進(jìn)行寫入)，則SDC變?yōu)榈碗娖?。之后，?dāng)輸入寫入命令時，由于是第三頁的編程，因此為了在標(biāo)志單元FC1、FC2中寫入數(shù)據(jù)，將數(shù)據(jù)“0”輸入到標(biāo)志用數(shù)據(jù)存儲電路10a、10b內(nèi)。
如圖36(b)所示，第三頁的編程在存儲單元的數(shù)據(jù)為“0”的情況下，如果從外部輸入的數(shù)據(jù)是“1”，則存儲單元的數(shù)據(jù)仍保持“0”，如果從外部輸入的數(shù)據(jù)為“0”，則存儲單元的數(shù)據(jù)變?yōu)椤?”。
在存儲單元的數(shù)據(jù)為“2”的情況下，如果從外部輸入的數(shù)據(jù)是“0”，則存儲單元的數(shù)據(jù)仍為“2”。但是，在進(jìn)行第二頁的寫入時，使用比通常值低的驗(yàn)證電位“b*’”來驗(yàn)證存儲單元的數(shù)據(jù)是否已經(jīng)達(dá)到“2”。
因此，存儲數(shù)據(jù)“2”的存儲單元進(jìn)行寫入直至變成作為本來的驗(yàn)證電位的電位“b’”。在存儲單元的數(shù)據(jù)為“2”的情況下，如果從外部輸入的數(shù)據(jù)是“1”， 則存儲單元的數(shù)據(jù)變?yōu)椤?”。
在存儲單元的數(shù)據(jù)為“4”的情況，如果從外部輸入的數(shù)據(jù)是“1”，則存儲單元的數(shù)據(jù)仍為“4”。但是，在進(jìn)行第二頁的寫入時，使用比通常值低的驗(yàn)證電位“d*’”來驗(yàn)證存儲單元的數(shù)據(jù)是否已經(jīng)達(dá)到“4”。因此，存儲數(shù)據(jù)“4”的存儲單元進(jìn)行寫入直至變成作為本來的驗(yàn)證電位的電位“d’”。在存儲單元的數(shù)據(jù)為“4”的情況下，如果從外部輸入的數(shù)據(jù)是“0”，則存儲單元的數(shù)據(jù)變?yōu)椤?”。
在存儲單元的數(shù)據(jù)為“6”的情況下，如果從外部輸入的數(shù)據(jù)是“0”，則存儲單元的數(shù)據(jù)仍為“6”。但是，在進(jìn)行第二頁的寫入時，使用比通常值低的驗(yàn)證電位“f*’”來驗(yàn)證存儲單元的數(shù)據(jù)是否已經(jīng)達(dá)到“6”。因此，存儲數(shù)據(jù)“6”的存儲單元進(jìn)行寫入直至變成作為本來的驗(yàn)證電位的電位“f’”。在存儲單元的數(shù)據(jù)為“6”的情況下，如果從外部輸入的數(shù)據(jù)是“1”，則存儲單元的數(shù)據(jù)變?yōu)椤?”。
(第三頁的第一次編程)第三頁的編程是在存儲單元中寫入數(shù)據(jù)“1”～“7”。盡管可同時對這些數(shù)據(jù)進(jìn)行編程，但在本實(shí)施例中，首先，在存儲單元中寫入數(shù)據(jù)“4”～“7”這4個數(shù)據(jù)。在以通過寫入方式編程的情況下，在寫入了數(shù)據(jù)“1”的存儲單元中完全不進(jìn)行寫入。為此，粗略地進(jìn)行對寫入了數(shù)據(jù)“1”的存儲單元的寫入。之后，進(jìn)行存儲單元數(shù)據(jù)“1”～“3”的寫入。以下，進(jìn)行具體說明。
(內(nèi)部數(shù)據(jù)讀出1和數(shù)據(jù)高速緩存設(shè)定1)(S142～S144)首先，在向單元進(jìn)行寫入之前，判斷第二頁的存儲單元的數(shù)據(jù)是“4”或“6”還是“0”或“2”是指判斷存儲單元的數(shù)據(jù)是“6“還是數(shù)據(jù)“0”、“2”、“4”中的任一個。因此，將字線電位順次設(shè)定為“d*”、“f*”，并進(jìn)行內(nèi)部讀出操作(S142、S143)。
圖39(a)示出了內(nèi)部讀出后的數(shù)據(jù)高速緩存的狀態(tài)。之后，通過操作數(shù)據(jù)高速緩存，如圖39(b)所示地設(shè)定數(shù)據(jù)高速緩存(S144)。
在圖39(b)中，存儲單元的數(shù)據(jù)是“0”～“3”時，PDC是高電平。存儲單元的數(shù)據(jù)是“4”時，PDC被設(shè)定為低電平，DDC被設(shè)定為低電平，SDC被設(shè)定為高電平。存儲單元的數(shù)據(jù)是“5”時，PDC被設(shè)定為低電平，DDC被設(shè)定為高電平，SDC被設(shè)定為高電平。存儲單元的數(shù)據(jù)是“6”時，PDC被設(shè)定為低電平，DDC被設(shè)定為高電平，SDC被設(shè)定為低電平。存儲單元的數(shù)據(jù)是“7”時，PDC、DDC、SDC都被設(shè)定為低電平。
(第三頁驗(yàn)證數(shù)據(jù)“4”的驗(yàn)證)(S145)在存儲單元中寫入數(shù)據(jù)“4”的單元在第二頁中進(jìn)行寫入直至達(dá)到比本來的驗(yàn)證電位“d’”低的驗(yàn)證電位“d*’”。之后，存在通過寫入鄰接單元而提高寫入了數(shù)據(jù)“4”的單元的閾值電壓的情況，也有達(dá)到本來的驗(yàn)證電位“d’”的單元。因此，首先，進(jìn)行數(shù)據(jù)“4”的驗(yàn)證。
用于判斷存儲單元的閾值電壓是否已經(jīng)達(dá)到數(shù)據(jù)“4”的編程驗(yàn)證操作向所選字線提供比讀出時電位“d”稍高的電位“d’”。
首先，給所選塊內(nèi)的非選擇字線和選擇線SG1提供讀出時的電位Vread，使圖6所示的數(shù)據(jù)存儲電路10的信號BLPRE為例如1V+Vth，BLC2為規(guī)定電壓例如Vdd+Vth，并對位線預(yù)充電。這時，在存儲單元中寫入數(shù)據(jù)“7”、“6”時，不對位線預(yù)充電，僅在存儲單元中寫入數(shù)據(jù)“0”～“5”時對位線預(yù)充電。
接著，如果信號VREG＝Vss、信號REG＝高電平，則在存儲單元中寫入數(shù)據(jù)“6”、“5”時，預(yù)充電的電位變?yōu)閂ss。即，對位線預(yù)充電之時僅是在存儲單元中寫入數(shù)據(jù)“0”、“3”、“4”的時刻。接著，單元源極側(cè)的選擇線SG2變?yōu)楦唠娖?。由于閾值電壓比“d’”高的單元關(guān)斷，所以位線仍為高電平，由于閾值電壓比“d’”低的單元導(dǎo)通，所以位線變成Vss。在位線放電過程中，一旦TDC的節(jié)點(diǎn)N3變成Vss，信號REG變?yōu)楦唠娖剑w管61Q導(dǎo)通，DDC的數(shù)據(jù)移至TDC中。接著，一旦DTG導(dǎo)通，PDC的數(shù)據(jù)移至DDC中。之后，TDC的數(shù)據(jù)移至PDC中。
接著，通過使信號BLPRE為規(guī)定電壓例如Vdd+Vth，將TDC的節(jié)點(diǎn)N3預(yù)充電為Vdd。之后，信號BLCLAMP變?yōu)?.9V+Vth，晶體管61t工作。位線為低電平時，TDC的節(jié)點(diǎn)N3變成低電平，位線為高電平時，TDC的節(jié)點(diǎn)N3變成高電平。這里，如果進(jìn)行寫入，則將低電平存儲在DDC中，如果不進(jìn)行寫入，則在DDC中存儲高電平。因此，當(dāng)信號VREG為Vdd、信號REG為電平時，僅在不進(jìn)行寫入時將TDC的節(jié)點(diǎn)強(qiáng)制性地變?yōu)楦唠娖健Ｔ摬僮髦?，PDC的數(shù)據(jù)移至DDC中，將TDC的電位讀入PDC。在PDC中鎖存高電平的情況僅是指不進(jìn)行寫入的時候、和在存儲單元中寫入數(shù)據(jù)“4”且單元的閾值電壓達(dá)到驗(yàn)證電位“d’”的時候。在PDC中鎖存低電平的情況是在單元的閾值電壓未達(dá)到“d’”時和在存儲單元中寫入數(shù)據(jù)“7”、“6”、“5”時。
(第三頁驗(yàn)證存儲單元數(shù)據(jù)“6”的驗(yàn)證)(S146)在第二頁的寫入中，寫入了數(shù)據(jù)“6”的單元進(jìn)行寫入，直至達(dá)到比本來的驗(yàn)證電位“f’”低的驗(yàn)證電位“f*’”。之后，存在由于寫入鄰接單元而提高閾值電壓的情況，也存在達(dá)到本來的驗(yàn)證電位“f’”的單元。為此，接著進(jìn)行存儲單元數(shù)據(jù)“6”的驗(yàn)證。
數(shù)據(jù)“6”的驗(yàn)證操作和第二頁寫入中的數(shù)據(jù)“4”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“2”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“f’”。
(編程操作)(S147)編程操作和第一頁、第二頁的編程操作完全相同。即，在PDC中存儲數(shù)據(jù)“1”時，不進(jìn)行寫入，而在存儲數(shù)據(jù)“0”時，進(jìn)行寫入。之后，驗(yàn)證數(shù)據(jù)“4”～“7”。數(shù)據(jù)“4”、“6”的驗(yàn)證操作(S148、S150)和上述S145、S146是相同的，因此省略掉了。
(第三頁驗(yàn)證存儲單元數(shù)據(jù)“5”的驗(yàn)證)(S149)數(shù)據(jù)“5”的驗(yàn)證操作和第二頁寫入中的數(shù)據(jù)“2”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“1”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“e’”。
(第三頁驗(yàn)證存儲單元數(shù)據(jù)“7”的驗(yàn)證)(S151)數(shù)據(jù)“7”的驗(yàn)證操作和第二頁寫入中的數(shù)據(jù)“6”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“3”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“g’”。
PDC為低電平時，再次進(jìn)行寫入操作，反復(fù)該編程操作和驗(yàn)證操作(S152)，直至全部數(shù)據(jù)存儲電路的PDC的數(shù)據(jù)變?yōu)楦唠娖健?br> 在上述說明中，1次編程之后，進(jìn)行4次驗(yàn)證。但是，在編程的初始循環(huán)中，存儲單元的閾值電壓不上升。因此，可省略數(shù)據(jù)“7”的驗(yàn)證、數(shù)據(jù)“7”、“6”的驗(yàn)證、數(shù)據(jù)“7”、“6”、“5”的驗(yàn)證。
在接近編程結(jié)束的循環(huán)中，可以省略數(shù)據(jù)“44”的驗(yàn)證、數(shù)據(jù)“4”、“5”的驗(yàn)證、數(shù)據(jù)“4”、“5”、“6”的驗(yàn)證。
(第二次編程)(S153～S158)在以通過寫入方式編程的情況下，在寫入了數(shù)據(jù)“1”的存儲單元中，完全不進(jìn)行寫入。因此，如上所述，可以粗略地對該存儲單元進(jìn)行寫入。不進(jìn)行通過寫入方式的編程時，可省略第二次編程。
在第二次編程中，在標(biāo)志用數(shù)據(jù)存儲電路10b中存儲數(shù)據(jù)“0”(S153)。
(內(nèi)部數(shù)據(jù)讀出2及數(shù)據(jù)高速緩存設(shè)定2)(S154、S155)接著，在向存儲單元進(jìn)行寫入之前，為了判斷第二頁的存儲單元的數(shù)據(jù)是“0”還是“2”、“4”、“6”，使字線電位為“a”，進(jìn)行內(nèi)部讀出操作(S154)。之后，通過操作數(shù)據(jù)高速緩存，如圖40(a)所示，設(shè)定數(shù)據(jù)高速緩存(S155)。
即，存儲單元的數(shù)據(jù)為“1”時，PDC被設(shè)定為低電平。存儲單元的數(shù)據(jù)不是“1”時，PDC被設(shè)定為高電平。
在這種狀態(tài)下，進(jìn)行編程操作(S156)。
(第三頁驗(yàn)證存儲單元數(shù)據(jù)“1”的驗(yàn)證)(S157)數(shù)據(jù)“1”的驗(yàn)證操作和第三頁寫入中的數(shù)據(jù)“5”及第二頁寫入中的數(shù)據(jù)“2”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“1”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“a*’”。
在PDC為低電平時，再次進(jìn)行寫入操作，反復(fù)編程操作和驗(yàn)證操作(S158)，直至全部的數(shù)據(jù)存儲電路的PDC的數(shù)據(jù)變?yōu)楦唠娖健?br> (第三次編程)最后，如下面描述的，在存儲單元中寫入數(shù)據(jù)“1”、“2”、“3”。
(內(nèi)部數(shù)據(jù)讀出3和數(shù)據(jù)高速緩存設(shè)定3)(S159、S160)首先，在存儲單元中寫入數(shù)據(jù)之前，為了判斷寫入第二頁的存儲單元的數(shù)據(jù)是“0”、“2”還是“4”、“6”，使字線電位為“d*’”，進(jìn)行內(nèi)部讀出操作(S159)。
之后，如圖40(b)所示，通過操作數(shù)據(jù)高速緩存，設(shè)定數(shù)據(jù)高速緩存(S160)。即，存儲單元的數(shù)據(jù)為“0”時，PDC設(shè)定為高電平，DDC設(shè)定為高電平，SDC設(shè)定為高電平。存儲單元的數(shù)據(jù)為“1”時，PDC設(shè)定為低電平，DDC設(shè)定為高電平，SDC設(shè)定為高電平。存儲單元的數(shù)據(jù)為“2”時，PDC設(shè)定為低電平，DDC設(shè)定為高電平，SDC設(shè)定為低電平。存儲單元的數(shù)據(jù)為“3”時，PDC設(shè)定為低電平，DDC設(shè)定為低電平，SDC設(shè)定為低電平。存儲單元的數(shù)據(jù)為“4”～“7”時，PDC全部設(shè)定為高電平。
(第三頁驗(yàn)證存儲單元數(shù)據(jù)“1”的驗(yàn)證)(S161)在以通過寫入方式編程的情況下，在第二次編程中，寫入了數(shù)據(jù)“1”的存儲單元進(jìn)行寫入，直至達(dá)到比本來的驗(yàn)證電位“a’”低的驗(yàn)證電位“a*’”。
由此，也包括達(dá)到本來的驗(yàn)證電位“a’”的單元。因此，首先，驗(yàn)證數(shù)據(jù)“1”。數(shù)據(jù)“1”的驗(yàn)證操作和第三頁寫入中的數(shù)據(jù)“5”及第二頁寫入中的數(shù)據(jù)“2”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“1”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“a’”。
(第三頁驗(yàn)證存儲單元數(shù)據(jù)“2”的驗(yàn)證)(S162)在第二頁寫入中，寫入了數(shù)據(jù)“2”的存儲單元進(jìn)行寫入，直至達(dá)到比本來的驗(yàn)證電位“b’”低的驗(yàn)證電位“b*’”。之后，存在由于寫入鄰接單元而提高了閾值電壓的情況，也存在達(dá)到本來的驗(yàn)證電位“b’”的單元。為此，首先，驗(yàn)證數(shù)據(jù)“2”。
數(shù)據(jù)“2”的驗(yàn)證操作和第三頁寫入中的數(shù)據(jù)“6”的驗(yàn)證及第二頁寫入中的數(shù)據(jù)“2”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“1”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“b’”。
(編程操作)(S163)編程操作和第一頁、第二頁及第三頁的第一次和第二次編程操作完全相同。在PDC中存儲數(shù)據(jù)“1”時，存儲單元不進(jìn)行寫入。而在存儲數(shù)據(jù)“0”時，存儲單元進(jìn)行寫入。
之后，順次設(shè)定驗(yàn)證電位“a’”、““b’”并進(jìn)行數(shù)據(jù)“1”、“2”的驗(yàn)證(S164、S165)，同時，進(jìn)行以下數(shù)據(jù)“3”的驗(yàn)證。
(第三頁驗(yàn)證數(shù)據(jù)“3”的驗(yàn)證)(S166)數(shù)據(jù)“3”的驗(yàn)證操作和第三頁寫入中的數(shù)據(jù)“7”的驗(yàn)證及第二頁寫入中的數(shù)據(jù)“6”(在第1至第7的實(shí)施例中第二頁寫入中的數(shù)據(jù)“3”)的驗(yàn)證完全相同。但是，驗(yàn)證電位是“c’”。
在PDC為低電平時，再次進(jìn)行寫入操作，反復(fù)編程操作和驗(yàn)證操作(S167)，直至全部的數(shù)據(jù)存儲電路的PDC的數(shù)據(jù)變?yōu)楦唠娖健?br> 在上述說明中，1次編程之后，進(jìn)行4次驗(yàn)證。但是，在編程的初始循環(huán)中，因?yàn)殚撝惦妷翰惶岣撸钥梢允÷詳?shù)據(jù)“3”的驗(yàn)證、數(shù)據(jù)“3”、“2”的驗(yàn)證。
而且，在接近編程結(jié)束的循環(huán)中，結(jié)束數(shù)據(jù)“1”的寫入或數(shù)據(jù)“2”及數(shù)據(jù)“1”的寫入。因此，可以省略這些驗(yàn)證操作。如果不需要驗(yàn)證數(shù)據(jù)“1”，則不需要在SDC中保存數(shù)據(jù)。因此，從外部讀入下一個用于寫入的數(shù)據(jù)，可存儲在SDC中。根據(jù)這種構(gòu)成，可以更高速地操作。
標(biāo)志單元FC1、FC2在第一頁和第二頁中不寫入數(shù)據(jù)，僅在第三頁中寫入數(shù)據(jù)。因此，標(biāo)志單元FC1、FC2的數(shù)據(jù)變?yōu)椤?”。
(第一頁讀出)圖41(a)示出了第一頁的讀出操作。
首先，指定地址，選擇圖34所示的3個頁。如圖35(a)～35(c)、圖36(a)(b)所示，在寫入第二頁之前和之后以及在寫入第三頁之前和之后，閾值電壓的分布發(fā)生變化。因此，首先，使字線電位為“a”，進(jìn)行讀出操作，判斷的標(biāo)志單元是否進(jìn)行了寫入(S171、S172)。在存在多個標(biāo)志單元時，通過多數(shù)判定原則來進(jìn)行判斷。
在從標(biāo)志單元FC1、FC2讀出的數(shù)據(jù)都為“1”(標(biāo)志單元FC1、FC2不同時寫入)時，不進(jìn)行第二頁和第三頁的寫入。因此，存儲單元的閾值電壓分布變成圖35(a)或圖35(b)所示。為了判斷這些存儲單元的數(shù)據(jù)，可以使字線電位為“a”，進(jìn)行讀出操作，在字線電位“a”下進(jìn)行讀出操作的結(jié)果已經(jīng)讀出到數(shù)據(jù)存儲電路中。因此，可以將這些數(shù)據(jù)輸出到外部(S173)。
標(biāo)志單元FC1的數(shù)據(jù)為“0”、標(biāo)志單元FC2的數(shù)據(jù)為“1”(在標(biāo)志單元FC1中寫入、不在標(biāo)志單元FC2中寫入)時，寫入第二頁的數(shù)據(jù)，而不寫入第三頁的數(shù)據(jù)。因此，單元的閾值電壓分布變成圖35(c)或圖36(a)所示。為了判斷這些存儲單元的第一頁的數(shù)據(jù)，可以將字線電位設(shè)定為“d*”，進(jìn)行讀出操作，在以字線電位“d*”進(jìn)行讀出操作之后，可以將數(shù)據(jù)輸出到外部(S174、S175、S173)。
標(biāo)志單元FC1、FC2的數(shù)據(jù)都為“0”(標(biāo)志單元FC1、FC2同時寫入)時，寫入第二頁和第三頁的數(shù)據(jù)。因此，單元的閾值電壓分布變?yōu)閳D36(b)。為了判斷這些存儲單元的第一頁的數(shù)據(jù)，將字線電位設(shè)定為“d”，進(jìn)行讀出操作，可以將由此讀出的數(shù)據(jù)輸出到外部(S172、S174、S176、S173)。
(第二頁讀出)圖41(b)示出了第二頁的讀出操作。第二頁的讀出操作首先指定地址，選擇圖34所示的3個頁。之后，使字線電位為“a”，進(jìn)行讀出操作(S181)，判斷是否在標(biāo)志單元FC1、FC2中寫入數(shù)據(jù)(S182)。在存在多個標(biāo)志單元時，通過多數(shù)決定原則進(jìn)行判斷。
在從標(biāo)志單元FC1、FC2讀出的數(shù)據(jù)都為“1”(標(biāo)志單元FC1、FC2不同時寫入)時，不寫入第二頁和第三頁的數(shù)據(jù)，因此，輸出數(shù)據(jù)固定為“1”(S183)。
標(biāo)志單元FC1的數(shù)據(jù)為“0”、標(biāo)志單元FC2的數(shù)據(jù)為“1”(標(biāo)志單元FC1寫入、標(biāo)志單元FC2不寫入)時，寫入第二頁的數(shù)據(jù)，而不寫入第三頁的數(shù)據(jù)。因此，單元的閾值電壓分布變成圖35(c)或圖36(a)的狀態(tài)。為了判斷這些存儲單元的第一頁的數(shù)據(jù)，可以使字線電位為“a”和“f*”，進(jìn)行讀出操作。在字線電位為“a”時的讀出結(jié)果已經(jīng)取入數(shù)據(jù)存儲電路中。因此，可以將字線電位設(shè)定為 “f*”，進(jìn)行讀出操作，將該讀出的數(shù)據(jù)輸出到外部(S185、S186)。
在標(biāo)志單元FC1、FC2的數(shù)據(jù)都為“0”(標(biāo)志單元FC1、FC2同時寫入)時，寫入第二頁和第三頁的數(shù)據(jù)。因此，單元的閾值電壓分布變?yōu)閳D36(b)。為了判斷這些存儲單元的第一頁的數(shù)據(jù)，可以將字線電位設(shè)定為“b”、“f”，進(jìn)行讀出操作。即，在將字線電位設(shè)定為“b”進(jìn)行讀出操作之后，將字線電位設(shè)定為“f”進(jìn)行讀出操作，將讀出的數(shù)據(jù)輸出到外部(S187、S188、S186)。
(第三頁讀出)圖42示出了第三頁的讀出操作。這時，首先指定地址，選擇圖34所示的3個頁。在第三頁寫入前后，閾值電壓的分布發(fā)生變化，因此，首先使字線電位為“a”，進(jìn)行讀出操作，判斷標(biāo)志單元FC1、FC2中是否寫入數(shù)據(jù)(S191、S192)。
在標(biāo)志單元FC1、FC2的數(shù)據(jù)都為“1”(標(biāo)志單元FC1、FC2不同時寫入)時， 不寫入第三頁， 因此，輸出數(shù)據(jù)固定為“1”(S193)。
標(biāo)志單元FC1的數(shù)據(jù)為“0”、標(biāo)志單元FC2的數(shù)據(jù)為“1”(在標(biāo)志單元FC1中寫入數(shù)據(jù)、在標(biāo)志單元FC2中不寫入數(shù)據(jù))時，不寫入第三頁的數(shù)據(jù)。因此，輸出數(shù)據(jù)固定為“1”(S194、S193)。
標(biāo)志單元FC1、FC2的數(shù)據(jù)都為“0”(同時寫入標(biāo)志單元FC1、FC2)時，寫入第二頁和第三頁的數(shù)據(jù)。因此，單元的閾值電壓分布變?yōu)閳D36(b)。為了判斷這些存儲單元的第一頁的數(shù)據(jù)，可以使字線電位為“a”、“c”、“e”、“g”，進(jìn)行讀出操作。將字線電位設(shè)定為“a”后的讀出結(jié)果已經(jīng)取入數(shù)據(jù)存儲電路中。因此，接著，將字線電位順次設(shè)定為“c”、“e”、“g”進(jìn)行讀出操作，將讀出的數(shù)據(jù)輸出到外部(S195、S196、S197、S198)。
(刪除)刪除操作和第1至第7實(shí)施例相同，說明從略。
根據(jù)上述第8實(shí)施例，能可靠且高速地寫入、讀出8值(3位)的數(shù)據(jù)。
第8實(shí)施例所示的8值(3位)NAND型閃速存儲器在寫入第三頁時，在第一次寫入中寫入數(shù)據(jù)“4”～“7”，在第二次寫入中粗略地寫入數(shù)據(jù)“1”，在第三次寫入中寫入數(shù)據(jù)“1”～“3”。但是，不限于此，也可以首先寫入數(shù)據(jù)“2”、“4”、“6”，之后，寫入數(shù)據(jù)“1”、“3”、“5”、“7”。
這種寫入可以得到和第8實(shí)施例相同的效果。
當(dāng)然，可以在本發(fā)明的精神的范圍內(nèi)對本發(fā)明進(jìn)行各種變形。
發(fā)明效果以上，根據(jù)詳細(xì)描述的本發(fā)明，提供一種可通過鄰接單元的數(shù)據(jù)防止閾值電壓變化的非易失性半導(dǎo)體存儲裝置。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于，具有存儲單元陣列，由用于存儲n值(n是2以上的自然數(shù))的多個存儲單元配置成矩陣狀；寫入電路，用于在存儲有上述存儲單元陣列的j值(j＜n)的數(shù)據(jù)的第一存儲單元中，在存儲下一個至少1值的數(shù)據(jù)之前，將j值以下的數(shù)據(jù)寫入與上述第一存儲單元鄰接的至少一個存儲單元中。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路在將j值以下的數(shù)據(jù)寫入上述鄰接的至少一個存儲單元中時，以低于本來數(shù)據(jù)的第一閾值電壓寫入數(shù)據(jù)，在完成對上述鄰接的至少一個存儲單元的寫入之后，以高于上述第一閾值電壓的第二閾值電壓進(jìn)行寫入。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路同時進(jìn)行以高于上述第一閾值電壓的第二閾值電壓寫入上述第一存儲單元的j值數(shù)據(jù)的寫入操作和上述第一存儲單元的下一個至少1值數(shù)據(jù)的寫入操作。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，上述存儲單元陣列還具備至少具有第一和第二邏輯電平的第二存儲單元，在上述第一存儲單元讀出時，若上述第二存儲單元為第一邏輯電平，則進(jìn)行適應(yīng)于上述第一閾值電壓的讀出操作，若上述第二存儲單元為第二邏輯電平，則進(jìn)行適應(yīng)于上述第二閾值電壓的讀出操作。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路在以上述第二閾值電壓寫入上述第一存儲單元的j值數(shù)據(jù)時，在上述第二存儲單元中寫入數(shù)據(jù)，將上述第二存儲單元設(shè)定為第一或第二邏輯電平。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路在上述第一存儲單元中寫入(j+1)值的數(shù)據(jù)時，在上述第二存儲單元中寫入數(shù)據(jù)，將第二存儲單元從第一邏輯電平設(shè)定為第二邏輯電平。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路在以第二閾值電壓寫入上述第一存儲單元的j值數(shù)據(jù)的操作、和在上述第一存儲單元中寫入(j+1)值的數(shù)據(jù)的寫入操作中，在上述第二存儲單元中寫入數(shù)據(jù)，從第一邏輯電平設(shè)定為第二邏輯電平。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，上述存儲單元陣列具備與第一存儲單元同時被選定的多個第二存儲單元，在寫入操作時，各第二存儲單元存儲同一邏輯電平的數(shù)據(jù)，讀出操作時，通過對從上述多個第二存儲單元讀出的數(shù)據(jù)進(jìn)行多數(shù)判定，來判定上述第一和第二邏輯電平。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，上述鄰接的存儲單元是和第一存儲單元在字方向上鄰接的存儲單元。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，上述鄰接的存儲單元是和第一存儲單元在位方向上鄰接的存儲單元。
11.一種半導(dǎo)體存儲裝置，其特征在于，具有存儲單元陣列，具有至少一個第一存儲單元，其存儲n值(n是2以上的自然數(shù))的數(shù)據(jù)，并配置成矩陣狀；和與上述第一存儲單元被同時選定的至少一個第二存儲單元；寫入電路，在存儲有上述存儲單元陣列的j值(j＜n)的數(shù)據(jù)的第一存儲單元中，在寫入下一個至少1值的數(shù)據(jù)時，寫入使上述第二存儲單元的邏輯電平從第一邏輯電平變?yōu)榈诙壿嬰娖降臄?shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲裝置，其特征在于，還具有讀出電路，用于在從上述第一存儲單元讀出數(shù)據(jù)時，若上述第二存儲單元的數(shù)據(jù)是第一邏輯電平，則進(jìn)行適應(yīng)于上述第一存儲單元的j值數(shù)據(jù)的讀出操作，若上述第二存儲單元的數(shù)據(jù)是第二邏輯電平，則進(jìn)行適應(yīng)于上述第一存儲單元的(j+1)值以上的數(shù)據(jù)的讀出操作。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路具有數(shù)據(jù)存儲電路，用于在存儲有上述j值(j＜n)數(shù)據(jù)的第一存儲單元中，寫入下一個至少1值的數(shù)據(jù)時，將從外部輸入的數(shù)據(jù)存儲在上述數(shù)據(jù)存儲電路中，利用從上述第一存儲單元讀出的數(shù)據(jù)，變更或保持存儲在上述數(shù)據(jù)存儲電路中的上述數(shù)據(jù)的邏輯電平，并根據(jù)存儲在上述數(shù)據(jù)存儲電路中的數(shù)據(jù)，變化或維持上述第一存儲單元的數(shù)據(jù)。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲裝置，其特征在于，還具有讀出電路，用于在讀出上述第一存儲單元的(i+1)值以上的數(shù)據(jù)時，若上述第二存儲單元是第一邏輯電平，則將輸出數(shù)據(jù)變?yōu)橐粋€恒定值。
15.一種半導(dǎo)體存儲裝置，其特征在于，具有存儲單元陣列，具有至少一個第一存儲單元，其存儲k(k是2以上的自然數(shù))位的數(shù)據(jù)，并配置成矩陣狀；和與上述第一存儲單元被同時選定的至少一個第二存儲單元；寫入電路，在存儲有上述存儲單元陣列的i位(i＜k)數(shù)據(jù)的第一存儲單元中，在寫入下一個至少1位數(shù)據(jù)時，寫入將上述第二存儲單元的邏輯電平從第一邏輯電平變?yōu)榈诙壿嬰娖降臄?shù)據(jù)。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，還具有讀出電路，用于在從上述第一存儲單元讀出數(shù)據(jù)時，若上述第二存儲單元的數(shù)據(jù)是第一邏輯電平，則進(jìn)行適應(yīng)于上述第一存儲單元的i位數(shù)據(jù)的讀出操作，如果上述第二存儲單元的數(shù)據(jù)是第二邏輯電平，則進(jìn)行適應(yīng)于上述第一存儲單元的(i+1)位以上的數(shù)據(jù)的讀出操作。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路具有數(shù)據(jù)存儲電路，用于在存儲有上述i位(i＜k)數(shù)據(jù)的第一存儲單元中，寫入下一個至少1位數(shù)據(jù)時，將從外部輸入的數(shù)據(jù)存儲在上述數(shù)據(jù)存儲電路中，利用從上述第一存儲單元讀出的數(shù)據(jù)，變更或保持存儲在上述數(shù)據(jù)存儲電路中的上述數(shù)據(jù)的邏輯電平，并根據(jù)存儲在上述數(shù)據(jù)存儲電路中的數(shù)據(jù)，變化或維持上述第一存儲單元的數(shù)據(jù)。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，還具有讀出電路，用于在讀出上述第一存儲單元的(i+1)位以上的數(shù)據(jù)時，若上述第二存儲單元是第一邏輯電平，則將輸出數(shù)據(jù)變?yōu)橐粋€恒定值。
19.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，上述存儲單元陣列具有與上述第一存儲單元被同時選擇的多個第二存儲單元，寫入操作時，各第二存儲單元存儲同一邏輯電平的數(shù)據(jù)，讀出操作時，通過對從上述多個第二存儲單元讀出的數(shù)據(jù)進(jìn)行多數(shù)判定，來判定上述第一和第二邏輯電平。
20.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，上述存儲單元陣列具有和上述第一存儲單元同時選擇的第二存儲單元和第三存儲單元，還具有寫入電路，上述寫入電路在上述第一存儲單元中寫入下面的1位時，在上述第二存儲單元中寫入數(shù)據(jù)，在上述第一存儲單元中寫入再下面的1位數(shù)據(jù)時，在上述第三存儲單元中寫入數(shù)據(jù)。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲裝置，其特征在于，還具有讀出電路，用于在從上述第一存儲單元讀出數(shù)據(jù)時，如果上述第二存儲單元的數(shù)據(jù)是第一邏輯電平，則進(jìn)行適應(yīng)于上述第一存儲單元的i位數(shù)據(jù)的讀出操作；上述第二存儲單元的數(shù)據(jù)是第二邏輯電平、上述第三存儲單元的數(shù)據(jù)是第一邏輯電平時，進(jìn)行適應(yīng)于上述第一存儲單元的(i+1)位數(shù)據(jù)的讀出操作；上述第二存儲單元的數(shù)據(jù)是第二邏輯電平、上述第三存儲單元的數(shù)據(jù)是第二邏輯電平時，進(jìn)行適應(yīng)于上述第一存儲單元的(i+2)位數(shù)據(jù)的讀出操作。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲裝置，其特征在于，上述存儲單元陣列具有和上述第一存儲單元同時選擇的第二存儲單元和第三存儲單元，上述寫入電路在上述第一存儲單元中寫入下面的1位時，在上述多個第二存儲單元中寫入同一邏輯電平的數(shù)據(jù)，在上述第一存儲單元中寫入再下面的1位數(shù)據(jù)時，在上述第三存儲單元中寫入同一邏輯電平的數(shù)據(jù)，上述讀出電路在從上述第一存儲單元讀出數(shù)據(jù)時，通過對從上述多個上述第二存儲單元讀出的數(shù)據(jù)進(jìn)行多數(shù)判定來決定第一及第二邏輯電平，通過對從上述多個第三存儲單元讀出的數(shù)據(jù)進(jìn)行多數(shù)判定來決定第一及第二邏輯電平。
23.一種半導(dǎo)體存儲裝置具有存儲單元，用于存儲k(k是2以上的自然數(shù))位；第一存儲電路，用于存儲從外部輸入的數(shù)據(jù)；第二存儲電路，用于存儲從上述存儲單元讀出的數(shù)據(jù)或從外部輸入的數(shù)據(jù)；控制電路，用于在寫入操作時，根據(jù)上述存儲單元中存儲的數(shù)據(jù)，保持或變更上述第一存儲電路的數(shù)據(jù)，保持或變更上述第二存儲電路的數(shù)據(jù)，在寫入操作的過程中，若在寫入操作中不需要上述第一存儲電路存儲的數(shù)據(jù)，則將下一個寫入數(shù)據(jù)從外部輸入到上述第一存儲電路中。
24.一種半導(dǎo)體存儲裝置，其特征在于具有存儲單元陣列，具有至少一個第一存儲單元，配置成矩陣狀，用于存儲k(k是2以上的自然數(shù))位數(shù)據(jù)；和與上述第一存儲單元同時選定的至少一個第二存儲單元；寫入電路，在存儲有上述存儲單元陣列的i位(i＜k)數(shù)據(jù)的第一存儲單元中，在存儲下面至少1位的數(shù)據(jù)之前，在與上述第一存儲單元鄰接的至少一個存儲單元中寫入i位以下的數(shù)據(jù)，當(dāng)在上述第一存儲單元中寫入1位數(shù)據(jù)時，在上述第二存儲單元中寫入數(shù)據(jù)；讀出電路，當(dāng)輸出從上述第一存儲單元讀出的數(shù)據(jù)時，根據(jù)上述第二存儲單元中存儲的數(shù)據(jù)，控制輸出數(shù)據(jù)的邏輯電平。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體存儲裝置，其特征在于，還具有與上述至少一個第一存儲單元同時選定的至少一個第三存儲單元。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體存儲裝置，其特征在于，上述寫入電路在于上述第一存儲單元中寫入i+1位數(shù)據(jù)的同時，在上述第二存儲單元中寫入數(shù)據(jù)，在于上述存儲單元中寫入i+2位數(shù)據(jù)的同時，在上述第三存儲單元中寫入數(shù)據(jù)，上述讀出電路根據(jù)上述第二、第三存儲單元的數(shù)據(jù)，控制從上述第一存儲單元讀出的數(shù)據(jù)的輸出。
27.一種半導(dǎo)體存儲裝置，其特征在于，具有通過多個閾值電壓存儲多個數(shù)據(jù)的存儲元件，第一數(shù)據(jù)存儲電路和第二數(shù)據(jù)存儲電路，與位線連接，用于根據(jù)從外部提供的數(shù)據(jù)和從上述存儲元件中讀出的數(shù)據(jù)，存儲第一或第二邏輯電平的數(shù)據(jù)，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平時，進(jìn)行使存儲單元的閾值電壓變化的第一寫入操作，在上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，如果上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，進(jìn)行使閾值電壓變化的第二寫入操作，在上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，如果上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平，則不改變閾值電壓，在第一驗(yàn)證操作中，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，上述存儲單元的閾值電壓達(dá)到第一驗(yàn)證電位時，使上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)變化為第二邏輯電平，當(dāng)上述存儲單元的閾值電壓未達(dá)到上述第一驗(yàn)證電位時，不改變上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，不改變上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)，上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)為第二邏輯電平時，不改變上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)而使之保持在第二邏輯電平，在第二驗(yàn)證操作中，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)為第一邏輯電平、上述存儲單元的閾值電壓達(dá)到第二驗(yàn)證電位的閾值電壓時，使上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)變化為第二邏輯電平，上述存儲單元的閾值電壓未達(dá)到上述第二驗(yàn)證電位的情況下，上述第二數(shù)據(jù)存儲電路的數(shù)據(jù)不變化，仍保持第一邏輯電平，進(jìn)行寫入動作直至上述第一數(shù)據(jù)存儲電路的數(shù)據(jù)變?yōu)榈诙壿嬰娖?、上述第二?shù)據(jù)存儲電路的數(shù)據(jù)變成第二邏輯電平。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體存儲裝置，其特征在于，上述第二寫入操作中的閾值電壓的變化小于上述第一寫入操作中的閾值電壓的變化。
29.根據(jù)權(quán)利要求28所述的半導(dǎo)體存儲裝置，其特征在于，上述第二驗(yàn)證電位高于上述第一驗(yàn)證電位。
全文摘要
在存儲i位數(shù)據(jù)的存儲單元1中存儲下一個數(shù)據(jù)時，事先在鄰接的存儲單元1中寫入i位以下的數(shù)據(jù)。i位以下數(shù)據(jù)的寫入比本來的閾值電壓(存儲i位數(shù)據(jù)時的實(shí)際閾值電壓)低。寫入鄰接的存儲單元2之后，提升存儲單元1的閾值電壓進(jìn)行寫入。在提升閾值電壓進(jìn)行寫入前后，i位數(shù)據(jù)或是本來的閾值電壓，或是比它低的閾值電壓。為了加以區(qū)別，準(zhǔn)備標(biāo)志用的存儲單元(標(biāo)志單元)，進(jìn)行對應(yīng)該標(biāo)志單元的數(shù)據(jù)的讀出操作。
文檔編號G11C16/12GK1505153SQ20031011867
公開日2004年6月16日 申請日期2003年11月28日 優(yōu)先權(quán)日2002年11月29日
發(fā)明者柴田昇, 田中智晴, 晴, 柴田 申請人:株式會社東芝