專利名稱：半導(dǎo)體存儲(chǔ)裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有和DRAM相同存儲(chǔ)單元并SRAM方式動(dòng)作的半導(dǎo)體存儲(chǔ)裝置及其控制方法。這里，DRAM(dynamic random accessmemory動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)是指需要存儲(chǔ)保持動(dòng)作的隨時(shí)寫入讀出存儲(chǔ)器；SRAM(static random access memory靜態(tài)隨機(jī)存取存儲(chǔ)器)是指不需要存儲(chǔ)保持動(dòng)作的隨時(shí)寫入讀出存儲(chǔ)器。
背景技術(shù)：
近幾年對(duì)急速提高攜帶器械性能、特別是對(duì)手機(jī)性能提高起重要作用的裝置就是存儲(chǔ)單元陣列由與DRAM相同的存儲(chǔ)單元構(gòu)成并且從外部看是以與SRAM相同的方式動(dòng)作的半導(dǎo)體存儲(chǔ)裝置。這種半導(dǎo)體存儲(chǔ)裝置具有如下特長(zhǎng)由于不象DRAM那樣保持存儲(chǔ)在存儲(chǔ)單元的數(shù)據(jù)，沒有必要從半導(dǎo)體存儲(chǔ)裝置外部定期進(jìn)行刷新控制，因此使用容易，并且，因?yàn)橛蒁RAM存儲(chǔ)單元所構(gòu)成，容易實(shí)現(xiàn)比SRAM大的大容量化。
但是，因?yàn)榇鎯?chǔ)單元陣列使用了和DRAM相同的存儲(chǔ)單元，為了保持存儲(chǔ)在存儲(chǔ)單元的數(shù)據(jù)，必要進(jìn)行刷新動(dòng)作。可是，因?yàn)槭荢RAM方式，當(dāng)然不存在從外部控制刷新用的刷新控制用端子等。因此，半導(dǎo)體存儲(chǔ)裝置內(nèi)具有經(jīng)過相當(dāng)于刷新間隔時(shí)間的時(shí)刻，產(chǎn)生刷新請(qǐng)求信號(hào)而進(jìn)行刷新動(dòng)作的控制電路。
存儲(chǔ)單元的刷新控制請(qǐng)求信號(hào)按照由數(shù)據(jù)保持時(shí)間運(yùn)算出的刷新定時(shí)周期輸出。不知道該刷新控制請(qǐng)求信號(hào)在哪一個(gè)處理中會(huì)產(chǎn)生，并且，如果途中停止了刷新動(dòng)作，則有破壞存儲(chǔ)單元的數(shù)據(jù)的可能性。因此，由于存在必須同時(shí)進(jìn)行刷新動(dòng)作和讀出·寫入半導(dǎo)體存儲(chǔ)裝置的從外部供給的地址動(dòng)作的周期，比不需要刷新動(dòng)作的SRAM很難做到高速化。今后，隨著手機(jī)的功能的繼續(xù)擴(kuò)大，一定會(huì)要求半導(dǎo)體存儲(chǔ)裝置的大容量化、低電壓化和高速化。
作為第一以往技術(shù)，可以舉出專利文獻(xiàn)1所公開的半導(dǎo)體存儲(chǔ)裝置。圖14是表示第一以往技術(shù)的半導(dǎo)體存儲(chǔ)裝置構(gòu)成的框圖。圖15是表示第一以往技術(shù)半導(dǎo)體存儲(chǔ)裝置動(dòng)作的時(shí)序圖。下面，根據(jù)這些圖進(jìn)行說明。
第一以往技術(shù)的半導(dǎo)體存儲(chǔ)裝置響應(yīng)輸入地址信號(hào)的變化或芯片選擇信號(hào)/CS的下降沿，產(chǎn)生地址變化檢測(cè)信號(hào)ATD，響應(yīng)該地址變化檢測(cè)信號(hào)ATD進(jìn)行刷新動(dòng)作后，進(jìn)行對(duì)應(yīng)于半導(dǎo)體存儲(chǔ)裝置的從外部供給的輸入地址信號(hào)ADD的讀出·寫入動(dòng)作。
由于刷新動(dòng)作進(jìn)行在讀出·寫入動(dòng)作之前，即使輸入地址信號(hào)ADD里包含時(shí)滯，只要開始讀出·寫入動(dòng)作之前，輸入地址信號(hào)ADD已經(jīng)確定就可以。另外，所謂「時(shí)滯」是指在動(dòng)作周期內(nèi)的最初地址到達(dá)半導(dǎo)體存儲(chǔ)裝置開始到最后的地址確定為止的時(shí)間。因?yàn)榇嬖诙鄠€(gè)輸入地址信號(hào)并各自到半導(dǎo)體存儲(chǔ)裝置的延遲時(shí)間不同，會(huì)產(chǎn)生時(shí)滯。作為半導(dǎo)體存儲(chǔ)裝置，根據(jù)最初到達(dá)的地址信號(hào)變化開始動(dòng)作，但是，讀出·寫入動(dòng)作是有必要對(duì)確定最慢地址信號(hào)之后的地址進(jìn)行。
另外，由于通過在刷新動(dòng)作后進(jìn)行讀出·寫入動(dòng)作，可以避免這些動(dòng)作之間的沖突所引起的存儲(chǔ)單元數(shù)據(jù)的破壞，沒有必要采取延時(shí)開始讀出·寫入動(dòng)作等的對(duì)策。并且，進(jìn)行寫入動(dòng)作時(shí)，即使延時(shí)輸入寫入允許信號(hào)/WE，刷新動(dòng)作和寫入動(dòng)作不會(huì)沖突。
其次，對(duì)第一以往技術(shù)的刷新動(dòng)作和對(duì)輸入地址的讀出動(dòng)作進(jìn)行說明。
芯片選擇信號(hào)/CS為“L”電平、且地址鎖存信號(hào)LC為“L”電平的狀態(tài)，如果輸入地址信號(hào)ADD變化，則地址變化檢測(cè)信號(hào)ATD中產(chǎn)生正單觸發(fā)脈沖。此時(shí)，如果刷新請(qǐng)求信號(hào)REF1已變?yōu)椤癏”，則，刷新控制電路4A所產(chǎn)生的刷新地址信號(hào)R_ADD在地址變化檢測(cè)信號(hào)ATD的上升沿沿時(shí)輸出到多路選擇電路5，從多路選擇電路5作為M_ADD信號(hào)輸出內(nèi)部地址信號(hào)A_R1。另一方面，從行控制電路13A向行允許信號(hào)RE輸出正單觸發(fā)脈沖。
由這些M_ADD信號(hào)和RE信號(hào)來選擇刷新地址的字信號(hào)Ref-Word，開始刷新動(dòng)作。即，由于讀出放大器允許信號(hào)SE的上升沿時(shí)進(jìn)行讀出，該信號(hào)為“H”電平期間，進(jìn)行向存儲(chǔ)單元的再寫入動(dòng)作。如果結(jié)束再寫入，則，在預(yù)充電信號(hào)PE中產(chǎn)生正單觸發(fā)脈沖，進(jìn)行比特線的預(yù)充電。因?yàn)樗⑿聞?dòng)作沒有必要輸出存儲(chǔ)單元的數(shù)據(jù)，列允許信號(hào)CE仍然是“L”電平狀態(tài)。
如果結(jié)束刷新動(dòng)作，則，地址變化檢測(cè)信號(hào)ATD變?yōu)椤癓”電平，由于鎖存控制電路12所輸出的地址鎖存信號(hào)LC變?yōu)椤癏”電平，外部輸入的輸入地址信號(hào)ADD被鎖存。地址的鎖存定時(shí)設(shè)定為刷新動(dòng)作結(jié)束時(shí)間。即，即使是存在和刷新動(dòng)作時(shí)間同等的地址時(shí)滯，也不會(huì)有問題。
由鎖存電路2來鎖存的輸入地址信號(hào)L_ADD，從多路選擇電路5作為M_ADD信號(hào)輸出。和刷新動(dòng)作同樣，由于行允許信號(hào)RE的正單觸發(fā)脈沖，選擇輸入地址信號(hào)ADD的字信號(hào)Nor_Word而開始讀出動(dòng)作。為了把讀出的數(shù)據(jù)輸出到輸入·輸出端子I/O，讓列允許信號(hào)CE變?yōu)椤癏”電平，由比特線選擇信號(hào)Yj的上升沿，把數(shù)據(jù)輸出到讀寫總線WRB。然后，由輸出緩沖允許信號(hào)CWO把讀寫總線WRB的數(shù)據(jù)輸出到輸入·輸出端子I/O。此時(shí)，圖中的tAA變?yōu)榈刂反嫒r(shí)間。
另外，刷新請(qǐng)求信號(hào)REF1上升沿為“H”電平之后到給定的延時(shí)時(shí)間期間，從半導(dǎo)體存儲(chǔ)裝置外部不給予產(chǎn)生地址變化檢測(cè)信號(hào)ATD的觸發(fā)時(shí)，在延時(shí)的刷新請(qǐng)求信號(hào)REF1的上升沿時(shí)啟動(dòng)刷新控制電路4A內(nèi)的脈沖產(chǎn)生電路，向刷新請(qǐng)求信號(hào)REF2輸出負(fù)單觸發(fā)脈沖。由于刷新請(qǐng)求信號(hào)REF2下降沿，刷新控制電路4A所產(chǎn)生的刷新地址信號(hào)RA1+1從多路選擇電路5作為M_ADD信號(hào)輸出。另一方面，行控制電路13A向行允許信號(hào)RE輸出正單觸發(fā)脈沖。
由這些M_ADD信號(hào)和RE信號(hào)來選擇刷新地址的字信號(hào)Ref_Word而開始刷新動(dòng)作。即，在讀出放大器允許信號(hào)SE的上升沿時(shí)進(jìn)行讀出，該信號(hào)為“H”電平的期間，進(jìn)行對(duì)存儲(chǔ)單元的再寫入。如果結(jié)束其再寫入，在預(yù)充電信號(hào)PE中產(chǎn)生正單觸發(fā)脈沖，進(jìn)行比特線的預(yù)充電。
對(duì)于該第一以往技術(shù)，由于必須等待自刷新動(dòng)作所必要的時(shí)間而進(jìn)行輸入地址的讀出動(dòng)作，對(duì)地址時(shí)滯或?qū)懭朐试S信號(hào)/WE的定時(shí)，雖然沒有必要延時(shí)開始讀出·寫入動(dòng)作，但是，存在不能加快對(duì)輸入地址的讀出時(shí)間的問題。
另一方面，作為第二以往技術(shù)，可以舉出專利文獻(xiàn)1中所公開的半導(dǎo)體存儲(chǔ)裝置。該第二以往技術(shù)是針對(duì)第一以往技術(shù)的不能加快讀出時(shí)間的問題，對(duì)輸入地址進(jìn)行讀出動(dòng)作時(shí)，在讀出動(dòng)作后進(jìn)行刷新動(dòng)作，而對(duì)輸入地址進(jìn)行寫入動(dòng)作時(shí)，和第一以往技術(shù)同樣，在寫入動(dòng)作后進(jìn)行刷新動(dòng)作的方法來實(shí)現(xiàn)讀出時(shí)間的高速化。
此時(shí)，進(jìn)行刷新動(dòng)作之前，由于有必要判定是讀出動(dòng)作還是寫入動(dòng)作，需要從地址變換到寫入允許信號(hào)/WE的確定為止的限制tAW max。即，由tAW max設(shè)定的時(shí)間內(nèi)必須決定是讀出還是寫入。同樣，同時(shí)也需要考慮地址的時(shí)滯tskew，決定讀出動(dòng)作的開始。
根據(jù)圖16的時(shí)序圖說明第二以往技術(shù)的刷新動(dòng)作和讀出動(dòng)作。
芯片選擇信號(hào)/CS為“L”電平、且地址鎖存信號(hào)LC為“L”電平的狀態(tài)，如果輸入地址信號(hào)ADD變化，則，經(jīng)過由tAW_max或tskew所設(shè)定的時(shí)間后，在地址變化檢測(cè)信號(hào)ATD中產(chǎn)生正單觸發(fā)脈沖。因?yàn)閷懭朐试S信號(hào)/WE為“H”電平，就開始讀出動(dòng)作，由鎖存控制電路12所輸出的地址鎖存信號(hào)LC進(jìn)行外部輸入的輸入地址信號(hào)ADD的鎖存。
然后，和第一以往技術(shù)同樣，進(jìn)行外部輸入地址的讀出動(dòng)作，把讀出的數(shù)據(jù)輸出到輸入·輸出端子I/O。讀出動(dòng)作后，進(jìn)行刷新地址A_R1的刷新動(dòng)作。此時(shí)，圖中的tAA變?yōu)榈刂反嫒r(shí)間。如果可以設(shè)定tAW_max或tskew為比刷新時(shí)間還短，存取比第一以往技術(shù)還快。
但是，刷新控制信號(hào)REF1上升沿為“H”電平到經(jīng)過給定的延時(shí)時(shí)間為止，從外部不給予產(chǎn)生地址變化檢測(cè)信號(hào)ATD的觸發(fā)時(shí)，和第一以往技術(shù)同樣，由于刷新控制信號(hào)REF2而開始刷新動(dòng)作。然而，開始該刷新動(dòng)作不久馬上就要求讀出時(shí)，如果停止刷新動(dòng)作，則，刷新動(dòng)作中的存儲(chǔ)單元的數(shù)據(jù)有可能被破壞，因此，不能中途停止刷新動(dòng)作。
即，根據(jù)地址信號(hào)等的外部輸入信號(hào)的變化來開始刷新動(dòng)作時(shí)，讀出動(dòng)作后可以進(jìn)行刷新動(dòng)作，但是，如果自刷新動(dòng)作開始后，到結(jié)束刷新動(dòng)作為止，不能進(jìn)行讀出動(dòng)作。因此，結(jié)果來看，和第一以往技術(shù)同樣，變?yōu)樗⑿聞?dòng)作結(jié)束后進(jìn)行讀出動(dòng)作時(shí)的存取時(shí)間，因此，不能實(shí)現(xiàn)高速化。另外，tAW_max或tskew期間，不能開始刷新動(dòng)作或讀出·寫入動(dòng)作，因此，在動(dòng)作周期中存在無用時(shí)間。
專利文獻(xiàn)1特開2002-74944號(hào)公報(bào)發(fā)明內(nèi)容鑒于上述問題，本發(fā)明的目的在于提供一種能夠高速運(yùn)行的上述類型的半導(dǎo)體存儲(chǔ)裝置及其控制方法。
本發(fā)明提供一種半導(dǎo)體器件，包括存儲(chǔ)器單元陣列，包含各自具有DRAM單元結(jié)構(gòu)的多個(gè)存儲(chǔ)器單元；輸入裝置，接收來自所述存儲(chǔ)器裝置外部的用于讀出/寫入操作的輸入地址，并且根據(jù)所接收的所述輸入地址產(chǎn)生地址轉(zhuǎn)換信號(hào)；刷新控制電路，控制所述存儲(chǔ)器單元陣列的刷新周期，并且產(chǎn)生用于進(jìn)行數(shù)據(jù)刷新的刷新地址；和讀出放大電路，對(duì)由所述輸入地址或者所述刷新地址所確定的所述存儲(chǔ)器單元之一進(jìn)行放大和讀出/寫入，所述讀出放大電路包括在所述刷新周期的期間保存從所述存儲(chǔ)器單元讀出的刷新數(shù)據(jù)的臨時(shí)數(shù)據(jù)存儲(chǔ)器，其中如果所述輸入裝置在所述刷新周期產(chǎn)生所述地址轉(zhuǎn)換信號(hào)，所述臨時(shí)數(shù)據(jù)存儲(chǔ)器保存所述刷新數(shù)據(jù)。
本發(fā)明還提供一種用于控制具有DRAM單元結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置的方法，所述方法包括步驟將由刷新地址確定的第一存儲(chǔ)器單元中的第一數(shù)據(jù)讀入到讀出放大電路中以在刷新周期中將所述第一數(shù)據(jù)存儲(chǔ)到其中；在存儲(chǔ)第一數(shù)據(jù)的同時(shí)，響應(yīng)于傳輸?shù)脑诘诙鎯?chǔ)器單元中用于讀出/寫入第二數(shù)據(jù)的輸入地址，在讀出/寫入周期中于所述讀出放大電路中讀出并放大所述第二數(shù)據(jù)；以及在所述刷新周期中將存儲(chǔ)于所述讀出放大電路中的所述第一數(shù)據(jù)寫入到所述第一存儲(chǔ)器單元中。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置和方法，由于刷新周期分成刷新周期中的讀出操作和寫入操作，用于輸入地址的讀出/寫入操作的訪問存取時(shí)間減小。
本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)在下述參照附圖的說明中將變得更加清楚和明顯。


圖1是表示本發(fā)明半導(dǎo)體存儲(chǔ)裝置第一實(shí)施例構(gòu)成的框圖。
圖2是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的讀出放大器·開關(guān)電路的詳細(xì)構(gòu)成電路圖。
圖3是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的行控制電路詳細(xì)構(gòu)成電路圖。
圖4是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的地址比較電路詳細(xì)構(gòu)成電路圖。
圖5是表示DRAM存儲(chǔ)單元的刷新動(dòng)作的時(shí)序圖，圖5A為以往技術(shù)的時(shí)序圖，圖5B為本發(fā)明的時(shí)序圖。
圖6是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的刷新動(dòng)作和讀出動(dòng)作的時(shí)序圖(其1)。
圖7是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的刷新動(dòng)作和寫入動(dòng)作的時(shí)序圖。
圖8是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的由刷新定時(shí)器的刷新動(dòng)作的時(shí)序圖。
圖9是表示圖1的半導(dǎo)體存儲(chǔ)裝置中的由刷新定時(shí)器的刷新動(dòng)作和讀出動(dòng)作的時(shí)序圖。
圖10是表示有關(guān)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的第二實(shí)施例的讀出放大器·開關(guān)電路的詳細(xì)構(gòu)成電路圖。
圖11是表示圖10的半導(dǎo)體存儲(chǔ)裝置中的行控制電路的詳細(xì)構(gòu)成電路圖。
圖12是表示圖10的半導(dǎo)體存儲(chǔ)裝置中的刷新動(dòng)作和讀出動(dòng)作的時(shí)序圖(其2)。
圖13是表示圖10的半導(dǎo)體存儲(chǔ)裝置的等待狀態(tài)中的刷新動(dòng)作的時(shí)序圖。
圖14是表示第一以往技術(shù)的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成框圖。
圖15是表示第一以往技術(shù)的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作時(shí)序圖。
圖16是表示第二以往技術(shù)的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作時(shí)序圖。
圖中1-地址緩沖電路，2-鎖存電路，3-地址變化檢測(cè)(ATD)電路，4-刷新控制電路，5-多路選擇(MUX)電路，6-存儲(chǔ)單元陣列，7-行譯碼電路，8-列譯碼電路，9-讀出放大器·開關(guān)電路，91-讀寫用放大器，92-刷新用讀出放大器，93-讀出放大器選擇開關(guān)電路，94-預(yù)充電電路，95-列開關(guān)電路，10-I/O緩沖電路，11-讀/寫(Read/Write)控制電路，12-鎖存控制電路，13-行控制電路，14-列控制電路，15-地址比較電路。
具體實(shí)施例方式
如圖5A所示，以往的刷新動(dòng)作可以分為從字選擇到讀出放大器允許動(dòng)作為止的讀出動(dòng)作部分、和把其讀出的數(shù)據(jù)回寫到存儲(chǔ)單元的寫入動(dòng)作部分。刷新的讀出動(dòng)作中，用字選擇的存儲(chǔ)單元的數(shù)據(jù)被輸出到所連接的比特線，讓沒有接受存儲(chǔ)單元數(shù)據(jù)的比特線成為讀出放大器的基準(zhǔn)電平。然后，從字選擇讀出可能的差電位輸出到比特線對(duì)時(shí)，使讀出放大器變?yōu)樵试S，讀出·放大比特線，進(jìn)行存儲(chǔ)單元的再寫入。
在該例中，保持“H”數(shù)據(jù)的存儲(chǔ)單元的數(shù)據(jù)輸出到比特線BT，以比特線BN作為基準(zhǔn)進(jìn)行讀出·放大。然后，使比特線BT變?yōu)閂CC電平(電源電位)、且使比特線BN變?yōu)镚ND電平(接地電位)的方法，進(jìn)行向存儲(chǔ)單元的“H”數(shù)據(jù)的再寫入。寫入動(dòng)作中，包括在如下動(dòng)作，還包含把比特線對(duì)預(yù)充電為1/2VCC電平的動(dòng)作。
與此相反，如圖5B所示，本發(fā)明中，其特征是，通過在讀出存儲(chǔ)單元的數(shù)據(jù)后，暫時(shí)保存數(shù)據(jù)，分離讀出動(dòng)作和寫入動(dòng)作而進(jìn)行刷新動(dòng)。
具體講，如圖2所示，準(zhǔn)備讀寫用放大器91和刷新用讀出放大器92，在刷新動(dòng)作時(shí)，從存儲(chǔ)單元讀出的數(shù)據(jù)不是立即回寫到存儲(chǔ)單元而是保存在刷新用讀出放大器92內(nèi)。對(duì)外部的讀出·寫入請(qǐng)求，利用讀寫用放大器91進(jìn)行讀出·寫入動(dòng)作，結(jié)束其動(dòng)作后，將保存在刷新用讀出放大器92內(nèi)的數(shù)據(jù)回寫到存儲(chǔ)單元。
圖1是表示有關(guān)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置第一實(shí)施例的構(gòu)成框圖。下面，根據(jù)該圖進(jìn)行說明。
地址信號(hào)ADD是從半導(dǎo)體存儲(chǔ)裝置的外部供給的地址信號(hào)。地址緩沖電路1緩沖半導(dǎo)體存儲(chǔ)裝置的從外部輸入的地址信號(hào)ADD之后，輸出到鎖存電路2。鎖存電路2在鎖存控制信號(hào)LC為“L”電平時(shí)，作為鎖存地址信號(hào)L_ADD，輸出地址緩沖電路1所輸出的地址信號(hào)。另外，鎖存電路2在鎖存控制信號(hào)LC為“H”電平時(shí)，在該信號(hào)上升沿時(shí)保持取入到鎖存電路2內(nèi)的地址信號(hào)L_ADD。地址信號(hào)L_ADD里包含行地址L_ADDm和列地址L_ADDn。
地址變化檢測(cè)(ATD)電路3，在芯片選擇信號(hào)/CS為“L”電平狀態(tài)，地址信號(hào)L_ADD即使變化1比特時(shí)，在地址變化檢測(cè)信號(hào)ATD中產(chǎn)生正單觸發(fā)脈沖信號(hào)。另外，芯片選擇信號(hào)/CS變?yōu)樵试S狀態(tài)時(shí)，即，即使是芯片選擇信號(hào)/CS下降沿時(shí)，在地址變化檢測(cè)信號(hào)ATD中也產(chǎn)生正單觸發(fā)脈沖。芯片選擇信號(hào)/CS是在“L”電平時(shí)，讓半導(dǎo)體存儲(chǔ)裝置處于選擇狀態(tài)，在“H”電平時(shí)，讓半導(dǎo)體存儲(chǔ)裝置處于非選擇狀態(tài)。
刷新控制電路4內(nèi)置依次產(chǎn)生進(jìn)行刷新的地址信號(hào)R_ADD信號(hào)的地址計(jì)數(shù)電路(圖中未畫出)和產(chǎn)生刷新請(qǐng)求信號(hào)的刷新定時(shí)電路(圖中未畫出)。刷新控制電路4的構(gòu)成可以考慮如下構(gòu)成。
首先，刷新地址R_ADD具有和半導(dǎo)體存儲(chǔ)裝置的從外部供給的地址信號(hào)ADD的行地址相同的比特?cái)?shù)，根據(jù)刷新定時(shí)電路，在地址計(jì)數(shù)電路中對(duì)每比特增加計(jì)數(shù)。刷新定時(shí)電路是按一定周期產(chǎn)生為了啟動(dòng)刷新的觸發(fā)信號(hào)的電路。刷新控制電路4是根據(jù)刷新定時(shí)電路輸出用于控制刷新動(dòng)作的刷新請(qǐng)求信號(hào)REF1、REF2、REF3。
刷新請(qǐng)求信號(hào)REF1是對(duì)半導(dǎo)體存儲(chǔ)裝置的從外部供給的地址信號(hào)ADD、芯片選擇信號(hào)/CS和寫入允許信號(hào)/WE的變化，控制刷新的信號(hào)。刷新請(qǐng)求信號(hào)REF2、REF3是從外部供給的輸入信號(hào)不變化時(shí)，控制刷新的信號(hào)。
根據(jù)刷新定時(shí)電路所輸出的觸發(fā)信號(hào)，在需要刷新動(dòng)作的時(shí)刻，使刷新請(qǐng)求信號(hào)REF1變?yōu)椤癏”電平。刷新請(qǐng)求信號(hào)REF1為“H”電平并從外部供給的輸入信號(hào)已經(jīng)變化時(shí)，在刷新動(dòng)作結(jié)束后，使刷新請(qǐng)求信號(hào)REF1復(fù)位成“L”電平。刷新請(qǐng)求信號(hào)REF1為“H”電平并從外部供給的輸入信號(hào)不變化時(shí)，利用對(duì)刷新請(qǐng)求信號(hào)REF1上升沿延時(shí)的信號(hào)，在刷新請(qǐng)求信號(hào)REF2中產(chǎn)生負(fù)單觸發(fā)脈沖，使刷新請(qǐng)求信號(hào)REF1復(fù)位成“L”電平。并且，在刷新請(qǐng)求信號(hào)REF2中產(chǎn)生負(fù)單觸發(fā)脈沖之后，外部供給的輸入信號(hào)不變化時(shí)，利用對(duì)刷新請(qǐng)求信號(hào)REF2下降沿延時(shí)的信號(hào)，在刷新請(qǐng)求信號(hào)REF3中產(chǎn)生負(fù)單觸發(fā)脈沖。
如果刷新動(dòng)作結(jié)束，對(duì)刷新地址R_ADD按比特增加計(jì)數(shù)。刷新請(qǐng)求信號(hào)REF2的負(fù)單觸發(fā)脈沖寬度設(shè)定成刷新的讀出動(dòng)作所必要的字選擇時(shí)間。刷新請(qǐng)求信號(hào)REF3的負(fù)單觸發(fā)脈沖寬度設(shè)定成刷新的寫入動(dòng)作所必要的字選擇時(shí)間。
多路選擇(MUX)電路5是把刷新地址信號(hào)R_ADD、和鎖存外部供給的地址信號(hào)ADD后的地址信號(hào)L_ADD的行地址L_ADDm中其中一方作為內(nèi)部地址信號(hào)M_ADD輸出的電路。即，作為內(nèi)部地址信號(hào)M_ADD，當(dāng)鎖存控制信號(hào)LC為“L”電平時(shí)輸出刷新地址信號(hào)R_ADD，而當(dāng)鎖存控制信號(hào)LC為“H”電平時(shí)輸出鎖存地址信號(hào)L_ADD的行地址L_ADDm。
存儲(chǔ)單元陣列6在行方向和列方向配置有和DRAM同樣的由一個(gè)晶體管一個(gè)電容器所構(gòu)成的存儲(chǔ)單元。
行譯碼電路7是在行允許信號(hào)RE為“H”電平時(shí)，進(jìn)行內(nèi)部地址信號(hào)M_ADD的譯碼之后，選擇字線的譯碼電路。行允許信號(hào)RE為“L”電平時(shí)，所有的字線成為非選擇狀態(tài)。
列譯碼電路8是列允許信號(hào)CE為“H”電平時(shí)，對(duì)鎖存地址信號(hào)L_ADD的列地址L_ADDn進(jìn)行譯碼，輸出用于選擇比特線的列選擇信號(hào)Yj的譯碼電路。和行譯碼電路同樣，列允許信號(hào)CE為“L”電平時(shí)，所有的列選擇信號(hào)Yj成為非選擇狀態(tài)。
如圖2所示，讀出放大器·開關(guān)電路9是由讀寫用放大器91、刷新用讀出放大器92、讀出放大器選擇開關(guān)電路93、預(yù)充電電路94和列開關(guān)95在列方向配置而構(gòu)成。
列開關(guān)95是將由列譯碼電路8所輸出的列選擇信號(hào)Yj以及地址比較電路15所輸出的地址比較信號(hào)HIT所選擇的讀出放大器、和讀寫總線WRB連接。
讀寫用放大器91由讀出放大器允許信號(hào)SE為“H”電平時(shí)被激活，在讀出時(shí)對(duì)所選擇的存儲(chǔ)單元的數(shù)據(jù)讀出·放大之后，輸出到讀寫總線WRB，而寫入時(shí)讀寫總線WRB的寫入數(shù)據(jù)經(jīng)由比特線BT、BN而寫入到存儲(chǔ)單元。
刷新用讀出放大器92在讀出放大器允許信號(hào)R_SE為“H”電平時(shí)被激活，對(duì)所選擇的存儲(chǔ)單元的數(shù)據(jù)讀出·放大之后，再寫入到存儲(chǔ)單元。
預(yù)充電電路94是在預(yù)充電允許信號(hào)PE為“H”電平時(shí)被激活，把比特線電位預(yù)充電到1/2VCC電平的電路。
讀出放大器選擇開關(guān)電路93是切換讀寫用放大器91和刷新用讀出放大器92的開關(guān)電路，讀出放大器選擇信號(hào)S_SW為“L”電平時(shí)，選擇讀寫用放大器91，而讀出放大器選擇信號(hào)S_SW為“H”電平時(shí)，選擇刷新用讀出放大器92。
I/O緩沖電路10是輸出緩沖允許信號(hào)CWO為“H”電平時(shí)，在輸出緩沖電路(圖中未畫出)中緩沖讀寫總線WRB上的讀出數(shù)據(jù)之后，輸出到輸入·輸出端子I/O。寫入動(dòng)作時(shí)，輸出緩沖允許信號(hào)CWO變?yōu)椤癓”電平，由此，使輸出緩沖電路處于高阻抗?fàn)顟B(tài)，在輸入緩沖電路(圖中未畫出)中緩沖半導(dǎo)體存儲(chǔ)裝置的從外部供給到輸入·輸出端子I/O的寫入數(shù)據(jù)之后，輸出到讀寫總線WRB。
讀/寫(Read/Write)控制電路11是由芯片選擇信號(hào)/CS、寫入允許信號(hào)/WE和輸出允許信號(hào)/OE而產(chǎn)生輸出緩沖允許信號(hào)CWO的電路。芯片選擇信號(hào)/CS為“L”電平、寫入允許信號(hào)/WE為“H”電平或輸出允許信號(hào)/OE為“L”電平時(shí)，輸出緩沖允許信號(hào)CWO變?yōu)椤癏”電平，而其他時(shí)，變?yōu)椤癓”電平。
鎖存控制電路12，根據(jù)地址變化檢測(cè)信號(hào)ATD和列允許信號(hào)CE，產(chǎn)生用于對(duì)半導(dǎo)體存儲(chǔ)裝置的從外部供給的地址信號(hào)L_ADD進(jìn)行鎖存的鎖存控制信號(hào)LC。如圖3所示，鎖存控制電路12使用由反相器68、69、延時(shí)電路70、與非門71、反相器72和n溝道晶體管73所構(gòu)成的電路，在地址變化檢測(cè)信號(hào)ATD的下降沿，使鎖存控制信號(hào)LC變?yōu)椤癏”電平，保持地址信號(hào)L_ADD。再有，鎖存控制電路12使用由反相器62、63、延時(shí)電路64、與非門65、反相器66和n溝道晶體管67所構(gòu)成的電路，在列允許信號(hào)CE的下降沿，使鎖存控制信號(hào)LC變?yōu)椤癓”電平，解除地址信號(hào)L_ADD的保持。反相器74、75是為了保持鎖存信號(hào)LC的電路。
行控制電路13，根據(jù)刷新請(qǐng)求信號(hào)REF1、REF2、REF3、地址變化檢測(cè)信號(hào)ATD和寫入允許信號(hào)/WE，產(chǎn)生行允許信號(hào)RE、讀寫用放大器允許信號(hào)SE、刷新用讀出放大器允許信號(hào)R_SE、讀出放大器選擇信號(hào)S_SW、預(yù)充電允許信號(hào)PE和列控制信號(hào)CC。
利用圖3詳細(xì)說明電路的構(gòu)成。反相器16、延時(shí)電路17和與非門18在刷新請(qǐng)求信號(hào)REF1為“H”電平時(shí)，如果地址變化檢測(cè)信號(hào)ATD變?yōu)椤癏”電平，則產(chǎn)生用延時(shí)電路17所決定的寬度的負(fù)單觸發(fā)脈沖，而在行允許信號(hào)RE中產(chǎn)生正單觸發(fā)脈沖。延時(shí)電路17設(shè)定為刷新讀出動(dòng)作所必要的字寬度(行允許信號(hào)RE的脈沖寬度)。
另外，如果從與非門18產(chǎn)生負(fù)單觸發(fā)脈沖，則由與非門38、延時(shí)電路39、反相器40、延時(shí)電路41和與非門42所組成的電路產(chǎn)生負(fù)單觸發(fā)脈沖，利用反相器43和n溝道晶體管44使刷新用讀出放大器允許信號(hào)R SE變?yōu)椤癏”電平，利用延時(shí)電路56和與非門57，使預(yù)充電允許信號(hào)PE變?yōu)椤癏”電平。延時(shí)電路39設(shè)定為從字線選擇到讀出放大器被激活為止的時(shí)間，延時(shí)電路41設(shè)定為刷新動(dòng)作的讀出后所必要的預(yù)充電時(shí)間(預(yù)充電允許信號(hào)PE的脈沖寬度)，延時(shí)電路56設(shè)定為預(yù)充電開始時(shí)間。
寫入允許信號(hào)/WE為“H”電平時(shí)，如果地址變化檢測(cè)信號(hào)ATD變?yōu)椤癓”電平，則由反相器22、延時(shí)電路23、與非門24和與非門25所構(gòu)成的電路產(chǎn)生負(fù)單觸發(fā)脈沖，在行允許信號(hào)RE、讀出放大器允許信號(hào)SE和預(yù)充電信號(hào)PE中分別產(chǎn)生正單觸發(fā)脈沖，在列控制信號(hào)CC中，產(chǎn)生負(fù)單觸發(fā)脈沖。延時(shí)電路50設(shè)定為字線選擇到讀出放大器被激活為止時(shí)間，延時(shí)電路52設(shè)定為預(yù)充電開始時(shí)間，延時(shí)電路54設(shè)定為讀出·寫入動(dòng)作后所必要的預(yù)充電時(shí)間。
如果與非門25變?yōu)椤癏”電平，由延時(shí)電路27、反相器28、延時(shí)電路29和與非門30所組成的電路產(chǎn)生負(fù)單觸發(fā)脈沖，在行允許信號(hào)RE中產(chǎn)生正單觸發(fā)脈沖。延時(shí)電路27設(shè)定為讀出·寫入動(dòng)作的預(yù)充電結(jié)束時(shí)間，延時(shí)電路29設(shè)定為刷新動(dòng)作的寫入動(dòng)作所必要的字寬度。
當(dāng)與非門30的輸出變?yōu)椤癓”電平時(shí)，則由與非門31、延時(shí)電路32、反相器33、延時(shí)電路34和與非門35產(chǎn)生負(fù)單觸發(fā)脈沖，由反相器36和n溝道晶體管37使刷新讀出放大器允許信號(hào)R_SE降低為“L”電平，并由與非門57使預(yù)充電允許信號(hào)PE升高為“H”電平。延時(shí)電路32具有對(duì)應(yīng)于用于刷新周期的寫入動(dòng)作的字線選擇之間的時(shí)間間隔的延時(shí)時(shí)間，而延時(shí)電路34具有對(duì)應(yīng)于刷新周期的寫入動(dòng)作之后所必要的預(yù)充電動(dòng)作的時(shí)間間隔的延時(shí)時(shí)間。
或非門47和反相器48是在與非門31、38的任意一個(gè)變?yōu)椤癏”電平時(shí)，使讀出放大器選擇信號(hào)S_SW變?yōu)椤癏”電平的電路。延時(shí)電路19、或非門20和反相器21所組成的電路是在地址變化檢測(cè)信號(hào)ATD變?yōu)椤癏”電平之前，即使寫入允許信號(hào)/WE變?yōu)椤癓”電平，由于與非門25的輸出里輸出“L”電平，防止產(chǎn)生行允許信號(hào)RE、讀出放大器允許信號(hào)SE、列控制信號(hào)CC和預(yù)充電信號(hào)PE的電路。
如圖3所示，列控制電路14是在反相器59～61中延時(shí)列控制信號(hào)CC而產(chǎn)生列允許信號(hào)CE。
地址比較電路15是比較刷新控制電路4所生成的刷新地址信號(hào)R_ADD和鎖存電路2所輸出的鎖存地址信號(hào)L_ADD之間的行地址的電路。如圖4所示，比較刷新地址信號(hào)R_ADDm和鎖存地址信號(hào)L_ADDm的相同比特，如果一致，則使所有行地址中具有輸出“H”電平的比較電路151，在與門152中對(duì)所有輸出結(jié)果相與。由此，全行地址一致時(shí)，地址比較信號(hào)HIT輸出“H”電平，只有一個(gè)不一致時(shí)，地址比較信號(hào)HIT輸出“L”電平。
利用圖6的時(shí)序圖，說明刷新請(qǐng)求信號(hào)REF1為“H”電平時(shí)，外部地址信號(hào)ADD在變化時(shí)的讀出動(dòng)作。
如果在芯片選擇信號(hào)/CS為“L”電平、地址鎖存信號(hào)LC為“L”電平的狀態(tài)，輸入地址信號(hào)ADD變化，則地址變化檢測(cè)信號(hào)ATD中產(chǎn)生正單觸發(fā)脈沖。此時(shí)，因?yàn)樗⑿抡?qǐng)求信號(hào)REF1為“H”電平，由于地址變化檢測(cè)信號(hào)ATD的上升沿，從多路選擇電路5作為M_ADD信號(hào)輸出刷新控制電路4所產(chǎn)生的刷新地址信號(hào)A_R1，由于行控制電路13的與非門18所輸出的負(fù)單觸發(fā)脈沖，向行允許信號(hào)RE和讀出放大器選擇信號(hào)S_SW輸出正單觸發(fā)脈沖。
在S_SW信號(hào)的上升沿，連接刷新用讀出放大器和比特線，由M_ADD信號(hào)和RE信號(hào)選擇刷新地址信號(hào)A_R1的字信號(hào)Ref_Word，開始刷新的讀出動(dòng)作。選擇字信號(hào)Ref_Word之后，由延時(shí)電路39、反相器40、延時(shí)電路41、與非門42、反相器42、n溝道晶體管44和反相器45、46，等待讀出所必要的時(shí)間(延時(shí)電路39中設(shè)定的時(shí)間)后，使刷新用讀出放大器允許信號(hào)R_SE變?yōu)椤癏”電平，進(jìn)行讀出·放大。讀出放大器允許信號(hào)R_SE為了在數(shù)據(jù)回寫到存儲(chǔ)單元之前保持讀出放大器內(nèi)的數(shù)據(jù)，由反相器45、46來保持為“H”電平。
在刷新用讀出放大器內(nèi)保持?jǐn)?shù)據(jù)并讀出放大器選擇信號(hào)S_SW變?yōu)椤癓”電平時(shí)刻，即使是存儲(chǔ)單元內(nèi)的數(shù)據(jù)被破壞，也沒有問題。因此，由延時(shí)電路56在保持?jǐn)?shù)據(jù)的時(shí)間之前，延時(shí)與非門42所輸出的負(fù)單觸發(fā)脈沖，由與非門57在預(yù)充電信號(hào)PE產(chǎn)生正單觸發(fā)脈沖，進(jìn)行比特線的預(yù)充電。此時(shí)，因?yàn)椴贿M(jìn)行存儲(chǔ)單元的再寫入動(dòng)作，沒有必要把比特線放大到VCC電平或GND電平，所以差電位小，可以縮短設(shè)定預(yù)充電。
預(yù)充電結(jié)束后，地址變化檢測(cè)信號(hào)ATD變?yōu)椤癓”電平，鎖存控制電路12的與非門產(chǎn)生負(fù)單觸發(fā)脈沖，由反相器72、n溝道晶體管73和反相器74、75，使地址鎖存信號(hào)LC變?yōu)椤癏”電平，進(jìn)行外部輸入的地址信號(hào)A1的鎖存。因?yàn)榈刂纷兓瘷z測(cè)信號(hào)ATD的正單觸發(fā)脈沖的寬度調(diào)整為刷新的讀出動(dòng)作時(shí)間，刷新的讀出動(dòng)作結(jié)束后，變?yōu)殒i存外部地址。即，即使存在同等于刷新讀出動(dòng)作時(shí)間的地址時(shí)滯，也沒有問題。
地址鎖存信號(hào)LC是從多路選擇電路5作為M_ADD信號(hào)輸出鎖存電路2中鎖存的地址信號(hào)L_ADD的行地址，和刷新動(dòng)作同樣，由RE信號(hào)的上升沿，輸入地址A1的字信號(hào)Nor_Word被選擇，開始讀出動(dòng)作。等待字信號(hào)Nor_Word被選擇到讀出所必要的時(shí)間(延時(shí)電路50中設(shè)定的時(shí)間)后，使讀寫用放大器允許信號(hào)SE變?yōu)椤癏”電平，進(jìn)行讀出·放大。
為了將讀出的數(shù)據(jù)輸出到輸入輸出端子I/O，在反相器59～61中延時(shí)列控制信號(hào)CC，使列譯碼器允許信號(hào)CE變?yōu)椤癏”電平，列譯碼電路8中進(jìn)行鎖存地址信號(hào)L_ADD的列地址的譯碼，輸出比特線選擇信號(hào)Yj，向讀寫總線WRB輸出讀出放大器中所讀出的數(shù)據(jù)。因?yàn)檩敵鼍彌_允許信號(hào)CWO為“H”電平，向讀寫總線WRB輸出的數(shù)據(jù)是輸出到輸入輸出端子I/O。此時(shí)，圖中的tAA成為地址存取時(shí)間。
字信號(hào)Nor_Word被選擇期間，把由讀寫用放大器讀出的數(shù)據(jù)回寫到地址A1的存儲(chǔ)單元后，使預(yù)充電控制信號(hào)PE變?yōu)椤癏”電平，進(jìn)行比特線BT、BN的預(yù)充電。延時(shí)電路52調(diào)整成存儲(chǔ)單元的回寫結(jié)束后，PE信號(hào)變?yōu)椤癏”電平。
另外，在列允許信號(hào)CE的下降沿，在鎖存控制電路12的與非門65中產(chǎn)生負(fù)單觸發(fā)脈沖，由反相器66、n溝道晶體管67和反相器74、75中，使地址鎖存信號(hào)LC變?yōu)椤癓”電平，從多路選擇電路5作為M_ADD輸出刷新地址R_A1。
預(yù)充電動(dòng)作結(jié)束后，在行控制電路13的與非門30中產(chǎn)生負(fù)單觸發(fā)脈沖，在與非門49中使行允許信號(hào)RE變?yōu)椤癏”電平，由與非門31、或非門47和反相器48，使S_SW信號(hào)變?yōu)椤癏”電平，再度開始刷新動(dòng)作。在S_SW信號(hào)的上升沿，連接刷新用讀出放大器和比特線BT、BN，在RE信號(hào)的上升沿，選擇刷新地址A_R1的字信號(hào)Ref_Word，向存儲(chǔ)單元寫入刷新用讀出放大器內(nèi)保持的數(shù)據(jù)。
如果存儲(chǔ)單元的數(shù)據(jù)寫入動(dòng)作結(jié)束，則在與非門35中產(chǎn)生負(fù)單觸發(fā)脈沖，由反相器36、n溝道晶體管37和反相器45、46使讀出放大器允許信號(hào)R_SE變?yōu)椤癓”電平，使讀出放大器變?yōu)榉羌せ顮顟B(tài)，在與非門57中，使PE信號(hào)變?yōu)椤癏”電平，進(jìn)行比特線的預(yù)充電，結(jié)束刷新動(dòng)作。
此時(shí)，進(jìn)行刷新的地址A_R1和進(jìn)行讀出的地址A1一致時(shí)，會(huì)產(chǎn)生問題。即，刷新的讀出動(dòng)作時(shí)，已經(jīng)破壞存儲(chǔ)單元數(shù)據(jù)，如果從讀寫用放大器讀出數(shù)據(jù)，就變?yōu)檎`動(dòng)作，因此，有必要輸出保持在刷新用讀出放大器的數(shù)據(jù)。因此，準(zhǔn)備如圖4所示的比較刷新地址和讀出地址的地址比較電路15，在這些地址一致時(shí)，使地址比較信號(hào)HIT變?yōu)椤癏”電平，把刷新用讀出放大器連接在讀寫總線WRB，輸出保持放置的數(shù)據(jù)。
下面，根據(jù)圖7的時(shí)序圖，說明刷新請(qǐng)求信號(hào)REF1為“H”電平時(shí)，外部地址信號(hào)ADD變化時(shí)的寫入動(dòng)作。
如果地址信號(hào)ADD變化，和讀出動(dòng)作同樣，在地址變化檢測(cè)信號(hào)ATD中產(chǎn)生正單觸發(fā)脈沖，因?yàn)樗⑿抡?qǐng)求信號(hào)REF1為“H”電平，由地址變化檢測(cè)信號(hào)ATD的上升沿，在行控制電路13，在行允許信號(hào)RE和讀出放大器選擇信號(hào)S_SW中產(chǎn)生正單觸發(fā)脈沖，選擇刷新地址A_R1的字信號(hào)Ref_Word，開始刷新的讀出動(dòng)作。
行控制電路13的由延時(shí)電路19、或非門20和反相器21所組成的電路是在地址變化檢測(cè)信號(hào)ATD變?yōu)椤癏”電平之前，即使寫入允許信號(hào)/WE變?yōu)椤癓”電平，也可以防止產(chǎn)生行允許信號(hào)RE所產(chǎn)生的一系列寫入信號(hào)的電路。由此，即使寫入允許信號(hào)/WE變化為“L”電平，反相器21的輸出變化為“L”電平的時(shí)間可以延時(shí)到延時(shí)電路19中設(shè)定的時(shí)間。
另外，在刷新的讀出動(dòng)作中，因?yàn)榉聪嗥?2的輸出為“L”電平，即使反相器21的輸出變?yōu)椤癓”電平，與非門25的輸出保持在“H”電平。因此，不開始外部供給的地址A1的寫入動(dòng)作。
如果刷新的讀出動(dòng)作結(jié)束，由地址變化檢測(cè)信號(hào)ATD的下降沿，與非門25的輸出變?yōu)椤癓”電平，和讀出動(dòng)作同樣，在行允許信號(hào)RE中產(chǎn)生正單觸發(fā)脈沖，選擇輸入地址A1的字信號(hào)Nor_Word，開始寫入動(dòng)作。選擇字信號(hào)Nor_Word之后，使讀寫用放大器允許信號(hào)SE變?yōu)椤癏”電平，進(jìn)行讀出·放大。
為了半導(dǎo)體存儲(chǔ)裝置的外部供給到輸入輸出端子I/O的數(shù)據(jù)寫入到存儲(chǔ)單元，從I/O緩沖器10的輸入緩沖電路，把數(shù)據(jù)存入到讀寫總線WRB，使列允許信號(hào)CE變?yōu)椤癓”電平，在列譯碼電路8中進(jìn)行鎖存地址L_ADD的列地址L_ADDn的譯碼之后，輸出比特線選擇信號(hào)Yj，經(jīng)由讀出放大器，讀寫總線WRB的數(shù)據(jù)寫入到存儲(chǔ)單元。因?yàn)閷懭霐?shù)據(jù)是相對(duì)于寫入允許信號(hào)/WE的上升沿從半導(dǎo)體存儲(chǔ)裝置的從外部供給的，寫入允許信號(hào)/WE為“L”電平期間，使行允許信號(hào)RE保持為“H”電平，而進(jìn)行寫入。
如果寫入允許信號(hào)/WE變?yōu)椤癏”電平，使與非門25的輸出變?yōu)椤癏”電平、使行允許信號(hào)RE變?yōu)椤癓”電平、使讀出放大器允許信號(hào)SE變?yōu)椤癓”電平、列允許信號(hào)CE變?yōu)椤癓”電平、地址鎖存信號(hào)LC變?yōu)椤癓”電平而結(jié)束寫入動(dòng)作。如果與非門25的輸出變?yōu)椤癏”電平，在與非門30中產(chǎn)生負(fù)單觸發(fā)脈沖，選擇刷新地址A_R1的字信號(hào)Ref_Word，和讀出動(dòng)作同樣，進(jìn)行刷新的寫入動(dòng)作。
當(dāng)進(jìn)行刷新的地址A_R1和進(jìn)行寫入的地址A1一致時(shí)，如果把數(shù)據(jù)寫入到存儲(chǔ)單元之后進(jìn)行刷新用讀出放大器內(nèi)的數(shù)據(jù)的回寫，就替換成舊的數(shù)據(jù)。因此，寫入動(dòng)作時(shí)，如果地址比較信號(hào)HIT為“H”電平，則連接刷新用讀出放大器和讀寫總線WRB，改寫保持的數(shù)據(jù)，在刷新的寫入動(dòng)作中把數(shù)據(jù)寫入到存儲(chǔ)單元的話，就沒有問題。
下面，根據(jù)圖8的時(shí)序圖說明從刷新控制信號(hào)REF1上升為“H”電平開始到經(jīng)過給定的延時(shí)時(shí)間為止，從外部不給予產(chǎn)生地址變化檢測(cè)信號(hào)ATD的觸發(fā)時(shí)的動(dòng)作。
如果刷新請(qǐng)求信號(hào)REF1變?yōu)椤癏”電平，由于延時(shí)刷新請(qǐng)求信號(hào)REF1上升沿的信號(hào)，啟動(dòng)刷新控制電路4內(nèi)的脈沖產(chǎn)生電路，向刷新請(qǐng)求信號(hào)REF2輸出負(fù)單觸發(fā)脈沖。由刷新請(qǐng)求信號(hào)REF2的下降沿，從行控制電路13的與非門49向行允許信號(hào)RE輸出正單觸發(fā)脈沖，從與非門38、或非門47、或非門48向讀出放大器選擇信號(hào)S_SW輸出正單觸發(fā)脈沖。由于M_ADD信號(hào)和RE信號(hào)，選擇刷新地址的字信號(hào)Ref_Word，開始讀出動(dòng)作。
選擇字信號(hào)Ref_Word以后，等待讀出所必要的時(shí)間，使刷新用讀出放大器允許信號(hào)R_SE變?yōu)椤癏”電平，進(jìn)行讀出·放大。到將數(shù)據(jù)回寫到存儲(chǔ)單元為止，為了保持讀出放大器內(nèi)數(shù)據(jù)，讀出放大器允許信號(hào)R_SE保持為“H”電平。如果讀出結(jié)束，在預(yù)充電信號(hào)PE中產(chǎn)生正單觸發(fā)脈沖，進(jìn)行比特線的預(yù)充電。
接著，向刷新請(qǐng)求信號(hào)REF2輸出負(fù)單觸發(fā)脈沖之后，到經(jīng)過給定的延時(shí)時(shí)間為止，從外部不給予產(chǎn)生地址變化檢測(cè)信號(hào)ATD的觸發(fā)時(shí)，用延時(shí)刷新請(qǐng)求信號(hào)REF2下降沿的信號(hào)，啟動(dòng)脈沖產(chǎn)生電路，向刷新請(qǐng)求信號(hào)REF3輸出負(fù)單觸發(fā)脈沖。由刷新請(qǐng)求信號(hào)REF2的負(fù)單觸發(fā)脈沖，從行控制電路13的與非門49向行允許信號(hào)RE輸出正單觸發(fā)脈沖，從與非門31、或非門47和反相器48向讀出放大器選擇信號(hào)S_SW輸出正單觸發(fā)脈沖。
由M_ADD信號(hào)和RE信號(hào)，選擇刷新地址的字信號(hào)Ref_Word，開始刷新的寫入動(dòng)作。刷新用讀出放大器內(nèi)保持的數(shù)據(jù)寫入到存儲(chǔ)單元，使讀出放大器允許信號(hào)R_SE變?yōu)椤癓”電平，在預(yù)充電信號(hào)PE中，產(chǎn)生正單觸發(fā)脈沖，進(jìn)行比特線的預(yù)充電，結(jié)束刷新動(dòng)作。
另外，從刷新請(qǐng)求信號(hào)REF2中產(chǎn)生負(fù)單觸發(fā)脈沖之后到經(jīng)過給定的延時(shí)時(shí)間為止，從外部給予產(chǎn)生地址變化檢測(cè)信號(hào)ATD的觸發(fā)時(shí)，變?yōu)閳D9所示的時(shí)序圖。由刷新請(qǐng)求信號(hào)REF2的下降沿，開始刷新的讀出動(dòng)作后地址信號(hào)有變化時(shí)，由地址變化檢測(cè)電路3向地址變化檢測(cè)信號(hào)ATD產(chǎn)生正單觸發(fā)脈沖。另外，在刷新請(qǐng)求信號(hào)REF2中產(chǎn)生負(fù)單觸發(fā)脈沖時(shí)刻，因?yàn)樗⑿抡?qǐng)求信號(hào)REF1復(fù)位，從地址變化檢測(cè)信號(hào)ATD的上升沿開始的刷新的讀出動(dòng)作不會(huì)進(jìn)行，因此，該讀出動(dòng)作和在刷新請(qǐng)求信號(hào)REF2的下降沿而開始的刷新讀出動(dòng)作不會(huì)沖突。
地址變化檢測(cè)信號(hào)ATD的下降沿之后，和刷新請(qǐng)求信號(hào)REF1為“H”電平時(shí)的情形同樣，進(jìn)行外部供給的地址A2的讀出動(dòng)作。因?yàn)榈刂纷兓瘷z測(cè)信號(hào)ATD的正單觸發(fā)脈沖寬度設(shè)定為刷新動(dòng)作結(jié)束時(shí)間，該讀出動(dòng)作也不會(huì)和刷新的讀出動(dòng)作沖突。
在從外部供給的地址A2的讀出動(dòng)作結(jié)束后，進(jìn)行向刷新地址A_R1回寫刷新用讀出放大器內(nèi)保存的數(shù)據(jù)的回寫動(dòng)作。此時(shí)，因?yàn)樗⑿抡?qǐng)求信號(hào)REF2中產(chǎn)生負(fù)單觸發(fā)脈沖之后產(chǎn)生地址變化檢測(cè)信號(hào)ATD，在刷新請(qǐng)求信號(hào)REF3中不會(huì)產(chǎn)生負(fù)單觸發(fā)脈沖。另外，雖然省略詳細(xì)的說明，從刷新請(qǐng)求信號(hào)REF3中產(chǎn)生負(fù)單觸發(fā)脈沖之后到經(jīng)過給定的延時(shí)時(shí)間為止，從外部給予產(chǎn)生地址變化檢測(cè)信號(hào)ATD的觸發(fā)時(shí)，刷新的寫入動(dòng)作結(jié)束后，也同樣進(jìn)行外部地址的讀出動(dòng)作。因?yàn)橥獠康刂返淖x出·寫入動(dòng)作有可能產(chǎn)生在刷新的讀出動(dòng)作后或?qū)懭雱?dòng)作后的某一個(gè)時(shí)間，有必要把地址變化檢測(cè)信號(hào)ATD的正單觸發(fā)脈沖寬度設(shè)定成刷新的讀出動(dòng)作/寫入動(dòng)作中的晚的一方結(jié)束的時(shí)間。
如上所述，利用刷新用讀出放大器和地址比較電路，不破壞存儲(chǔ)單元的數(shù)據(jù)而可以中斷刷新動(dòng)作，刷新動(dòng)作的途中可以進(jìn)行讀出·寫入動(dòng)作。
圖10是表示本發(fā)明的第二實(shí)施例的讀出放大器·開關(guān)電路構(gòu)成的電路圖，圖11是表示第二實(shí)施例的行控制電路構(gòu)成的電路圖。
圖10是在刷新動(dòng)作中讀出的數(shù)據(jù)的保存中，使用SRAM單元來替換讀出放大器時(shí)的讀出放大器·開關(guān)電路9A的構(gòu)成圖，由讀出放大器96、SRAM存儲(chǔ)單元97、開關(guān)電路98、預(yù)充電電路99、列開關(guān)電路910和與非門911、912、913所構(gòu)成。
讀出放大器96是刷新和讀出·寫入公用的讀出放大器。開關(guān)電路98是連接比特線和讀出放大器的開關(guān)電路。SRAM存儲(chǔ)單元97是全CMOS型SRAM存儲(chǔ)單元或高電阻型SRAM存儲(chǔ)單元，與非門913的輸出連接在SRAM存儲(chǔ)單元97的傳輸門。
圖11的行控制電路是刷新動(dòng)作和外部地址的讀出·寫入動(dòng)作中，由行允許信號(hào)RE的上升沿而產(chǎn)生讀出放大器激活信號(hào)SE，由行允許信號(hào)RE的下降沿而產(chǎn)生預(yù)充電信號(hào)PE的電路所構(gòu)成。
對(duì)第二實(shí)施例的動(dòng)作進(jìn)行說明。首先，刷新的讀出動(dòng)作時(shí)，因?yàn)榈刂锋i存信號(hào)LC為“L”電平，與非門911的輸出為“H”電平，利用開關(guān)電路98連接比特線和讀出放大器96，進(jìn)行從DRAM存儲(chǔ)單元的讀出。如果開始刷新動(dòng)作，S_SW信號(hào)變?yōu)椤癏”電平，只等待讀出所必要的時(shí)間，讀出放大器允許信號(hào)SE變?yōu)椤癏”電平，被讀出·放大。與此同時(shí)，由R_SE的上升沿，與非門912的輸出變?yōu)椤癓”電平，因?yàn)榕cSRAM存儲(chǔ)單元97的傳輸門連接的與非門913的輸出變?yōu)椤癏”電平，經(jīng)由讀出放大器96，進(jìn)行SRAM存儲(chǔ)單元的數(shù)據(jù)寫入。
刷新的寫入動(dòng)作時(shí)，因?yàn)镽_SE信號(hào)保持在“H”電平，由S_SW信號(hào)的上升沿，使與非門913的輸出變?yōu)椤癏”電平，變?yōu)檫x擇SRAM存儲(chǔ)單元的傳輸門的狀態(tài)，把SRAM存儲(chǔ)單元的數(shù)據(jù)輸出到比特線，在SE信號(hào)的上升沿，進(jìn)行讀出·放大之后，把數(shù)據(jù)寫入在DRAM的存儲(chǔ)單元。
外部輸入地址的讀出·寫入動(dòng)作時(shí)，利用開關(guān)電路98連接比特線和讀出放大器96，進(jìn)行從DRAM存儲(chǔ)單元的讀出和向DRAM存儲(chǔ)單元的寫入。但是，刷新地址R_ADD和鎖存地址的行地址L_ADDm一致時(shí)，利用地址比較信號(hào)HIT使開關(guān)電路98變?yōu)榉沁x擇狀態(tài)，不是DRAM存儲(chǔ)單元而是從SRAM存儲(chǔ)單元讀出和進(jìn)行向SRAM存儲(chǔ)單元的寫入。寫入時(shí)，由刷新的寫入動(dòng)作進(jìn)行DRAM存儲(chǔ)單元的寫入。
如上所述，刷新動(dòng)作中所讀出數(shù)據(jù)的保存中，由于使用了SRAM存儲(chǔ)單元，和使用讀出放大器的情形相比，可以做到芯片尺寸小。
如同第一實(shí)施例和第二實(shí)施例，如果分離刷新動(dòng)作，有必要兩次進(jìn)行字選擇或預(yù)充電動(dòng)作，由于該動(dòng)作，增加電力消耗。雖然也取決于存儲(chǔ)單元陣列的結(jié)構(gòu)、容量和處理過程條件，一個(gè)刷新周期為數(shù)ms(毫秒)至數(shù)十ms(毫秒)，由地址ADD或芯片選擇信號(hào)/CS變化而在地址變化檢測(cè)信號(hào)ATD中每一次產(chǎn)生單觸發(fā)脈沖時(shí)，沒有必要進(jìn)行刷新動(dòng)作。一個(gè)刷新周期的電力消耗在數(shù)十μA至百μA，和讀出·寫入時(shí)的消耗電流十mA比較，不成大的問題。
但是，因?yàn)椴贿M(jìn)行讀出·寫入動(dòng)作時(shí)的等待狀態(tài)的消耗電力相當(dāng)于一個(gè)刷新周期的電力消耗，變?yōu)樵黾?。為了削減等待狀態(tài)的消耗電力，利用芯片選擇信號(hào)/CS的等待狀態(tài)中，切換延時(shí)電路，以便從產(chǎn)生刷新請(qǐng)求信號(hào)REF2的負(fù)單觸發(fā)脈沖到產(chǎn)生刷新請(qǐng)求信號(hào)REF3為止的時(shí)間變短，如圖13的時(shí)序圖所示，產(chǎn)生刷新請(qǐng)求信號(hào)REF2、REF3而在行允許信號(hào)中不兩次產(chǎn)生正單觸發(fā)脈沖。
通過按照成為圖12所示時(shí)序圖那樣構(gòu)成行控制電路，不產(chǎn)生刷新的讀出動(dòng)作后的預(yù)充電信號(hào)PE，因此，不會(huì)引起由于預(yù)充電動(dòng)作的數(shù)據(jù)破壞而可以進(jìn)行刷新動(dòng)作。因?yàn)榈却隣顟B(tài)中，可以不分離而進(jìn)行刷新動(dòng)作，一個(gè)刷新周期內(nèi)的字選擇或預(yù)充電動(dòng)作變?yōu)橐淮?，可以削減電力消耗。
根據(jù)本發(fā)明可以獲得如下效果。
(1)通過把存儲(chǔ)單元的刷新動(dòng)作分離為讀出動(dòng)作和寫入動(dòng)作，刷新的讀出動(dòng)作后進(jìn)行外部地址的讀出時(shí)，把讀出時(shí)間可以加快刷新寫入所必要的時(shí)間部分，刷新的寫入動(dòng)作后進(jìn)行外部地址的讀出時(shí)，把讀出時(shí)間可以加快刷新讀出所必要的時(shí)間部分。例如，自刷新時(shí)間為20ns而讀出時(shí)間為10ns、寫入時(shí)間為10ns、讀出·寫入后的預(yù)充電均為2ns時(shí)，讀出時(shí)間加快8ns。
(2)由于刷新動(dòng)作可以在讀出·寫入動(dòng)作之前開始，沒有了從地址信號(hào)變化到確定寫入允許信號(hào)為止的限制。
(3)通過在刷新的讀出動(dòng)作后的保存上使用SRAM存儲(chǔ)單元，可以縮小芯片尺寸。
(4)等待狀態(tài)中，通過控制成不分離刷新的讀出動(dòng)作和寫入動(dòng)作，等待狀態(tài)的字選擇或預(yù)充電動(dòng)作的電流消耗可以削減數(shù)十μA。
(5)通過分離刷新動(dòng)作而加快的讀出時(shí)間可以分配給刷新動(dòng)作的讀出時(shí)間和刷新動(dòng)作的寫入時(shí)間，由于存儲(chǔ)單元的讀出邊界放大和寫入效率(恢復(fù)效率)的提高，可以加長(zhǎng)刷新時(shí)間周期，因此，可以削減電流消耗。
雖然根據(jù)上述實(shí)施例說明了本發(fā)明，但本發(fā)明并不限定于此，在不脫離本發(fā)明的精神和范圍的情況下可以由熟練的技術(shù)人員容易進(jìn)行各種改進(jìn)和變更。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括存儲(chǔ)器單元陣列，包含各自具有DRAM單元結(jié)構(gòu)的多個(gè)存儲(chǔ)器單元；輸入裝置，接收來自所述存儲(chǔ)器裝置外部的用于讀出/寫入操作的輸入地址，并且根據(jù)所接收的所述輸入地址產(chǎn)生地址轉(zhuǎn)換信號(hào)；刷新控制電路，控制所述存儲(chǔ)器單元陣列的刷新周期，并且產(chǎn)生用于進(jìn)行數(shù)據(jù)刷新的刷新地址；和讀出放大電路，對(duì)由所述輸入地址或者所述刷新地址所確定的所述存儲(chǔ)器單元之一進(jìn)行放大和讀出/寫入，所述讀出放大電路包括在所述刷新周期的期間保存從所述存儲(chǔ)器單元讀出的刷新數(shù)據(jù)的臨時(shí)數(shù)據(jù)存儲(chǔ)器，其中如果所述輸入裝置在所述刷新周期產(chǎn)生所述地址轉(zhuǎn)換信號(hào)，所述臨時(shí)數(shù)據(jù)存儲(chǔ)器保存所述刷新數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述刷新周期包括讀出操作和寫入操作，并且在所述刷新周期的所述讀出操作和所述寫入操作之間對(duì)所述輸入地址進(jìn)行讀出/寫入操作。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述臨時(shí)數(shù)據(jù)存儲(chǔ)器是刷新讀出放大裝置，所述刷新讀出放大裝置與設(shè)置用于所述輸入地址的所述讀出/寫入操作的讀出/寫入讀出放大裝置分別設(shè)置。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于進(jìn)一步包括比較器，所述比較器將所述輸入地址和所述刷新地址進(jìn)行比較，以在其之間相一致時(shí)產(chǎn)生一致信號(hào)，其中當(dāng)產(chǎn)生所述一致信號(hào)時(shí)，用于所述輸入地址的讀出數(shù)據(jù)從所述臨時(shí)數(shù)據(jù)存儲(chǔ)器傳輸?shù)剿龃鎯?chǔ)器裝置外部。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在所述刷新周期的寫入操作中，由所述輸入裝置接收的連同所述輸入地址的寫入數(shù)據(jù)在產(chǎn)生所述一致信號(hào)時(shí)，存儲(chǔ)到由所述輸入地址所確定的所述存儲(chǔ)器單元之一，替代存儲(chǔ)在所述臨時(shí)數(shù)據(jù)存儲(chǔ)器中的所述刷新數(shù)據(jù)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述臨時(shí)數(shù)據(jù)存儲(chǔ)器為SRAM型數(shù)據(jù)存儲(chǔ)器。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述刷新操作的所述讀出操作和所述寫入操作在所述存儲(chǔ)器裝置的待機(jī)模式中連續(xù)進(jìn)行。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述刷新控制電路根據(jù)芯片選擇信號(hào)檢測(cè)所述待機(jī)模式。
9.一種用于控制具有DRAM單元結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置的方法，所述方法包括步驟將由刷新地址確定的第一存儲(chǔ)器單元中的第一數(shù)據(jù)讀入到讀出放大電路中以在刷新周期中將所述第一數(shù)據(jù)存儲(chǔ)到其中；在存儲(chǔ)第一數(shù)據(jù)的同時(shí)，響應(yīng)于傳輸?shù)脑诘诙鎯?chǔ)器單元中用于讀出/寫入第二數(shù)據(jù)的輸入地址，在讀出/寫入周期中于所述讀出放大電路中讀出并放大所述第二數(shù)據(jù)；以及在所述刷新周期中將存儲(chǔ)于所述讀出放大電路中的所述第一數(shù)據(jù)寫入到所述第一存儲(chǔ)器單元中。
10.根據(jù)權(quán)利要求9所述的方法，其還包括步驟將所述輸入地址與所述刷新地址進(jìn)行比較；以及在所述輸入地址與所述刷新地址相一致時(shí)，輸出存儲(chǔ)于所述讀出放大電路中的所述第一數(shù)據(jù)，替代所述第二數(shù)據(jù)。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于所述寫入步驟在所述輸入地址與所述刷新地址相一致時(shí)，存儲(chǔ)所述第二數(shù)據(jù)到所述第一存儲(chǔ)器單元中，替代存儲(chǔ)于所述讀出放大電路的所述第一數(shù)據(jù)。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置及其控制方法，首先，在刷新動(dòng)作時(shí)，從存儲(chǔ)單元讀出的數(shù)據(jù)不是立即回寫到存儲(chǔ)單元，而是把數(shù)據(jù)暫時(shí)保存在刷新用讀出放大器(92)內(nèi)。接著，對(duì)來自外部的讀出·寫入請(qǐng)求，在讀寫用放大器(91)中進(jìn)行讀出·寫入動(dòng)作，在其動(dòng)作結(jié)束后，將保存在刷新用讀出放大器(92)內(nèi)的數(shù)據(jù)回寫到存儲(chǔ)單元。由此，在刷新的讀出動(dòng)作后進(jìn)行外部地址的讀出時(shí)，可以將讀出時(shí)間加快刷新的寫入所必要的時(shí)間部分，而在刷新的寫入動(dòng)作后進(jìn)行外部地址的讀出時(shí)，可以將讀出時(shí)間加快刷新的讀出時(shí)間所必要的時(shí)間部分。由此，可以實(shí)現(xiàn)更高速化。
文檔編號(hào)G11C11/409GK1510688SQ200310113130
公開日2004年7月7日 申請(qǐng)日期2003年12月22日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者川口康成 申請(qǐng)人:恩益禧電子股份有限公司