專利名稱：同時向存儲矩陣中的多個行進行寫入的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有存儲器的裝置。
通常使用排列成行和列的存儲單元矩陣來構(gòu)造半導(dǎo)體存儲器。分別為行和列提供字線電路和位線電路。用于行的字線電路包括在所述行中單元的選擇輸入端共同與其耦合的字線。用于列的位線電路包括在所述列中單元的數(shù)據(jù)輸入/輸出端與其并聯(lián)耦合的位線。在操作期間，經(jīng)由字線一次選擇一行，這使經(jīng)由所述位線從在所選行中的單元讀取數(shù)據(jù)或向其寫入數(shù)據(jù)成為可能。
在一些存儲器中希望同時選擇多個行，以便向該多個行中的單元并行地寫入相同的數(shù)據(jù)。這是對于例如內(nèi)容可尋址存儲器(CAM；還稱作關(guān)聯(lián)存儲器)的情況。在這種存儲器中可以提供模式數(shù)據(jù)(patterndata)并且檢測在哪一行的存儲單元中包含與所述模式數(shù)據(jù)匹配的數(shù)據(jù)。希望能夠并行地寫入所有被檢測行中的單元。為此，所述字線電路包括字線驅(qū)動器裝置，其能夠選擇已經(jīng)被檢測到包含匹配數(shù)據(jù)的行的字線。優(yōu)選地是，同時選擇具有匹配數(shù)據(jù)的所有行。這可以導(dǎo)致并行地選擇許多字線。類似地，在其它類型存儲器中也許希望通過使字線驅(qū)動器同時選擇一行以上，來同時復(fù)位、預(yù)置或初始化幾個行中中單元的內(nèi)容。
然而，當同時選擇多個行時，在寫期間驅(qū)動位線會產(chǎn)生問題。位線電路包含位線驅(qū)動電路，其提供了那些必須寫入到所選擇行的存儲單元中的數(shù)據(jù)。所述位線驅(qū)動電路可以同時驅(qū)動來自不同選擇行的許多存儲單元。如果所述存儲器矩陣具有(假定)64行，那么同時把多達64個單元驅(qū)動為新的邏輯狀態(tài)可能是必需的。這就要求一個過分強大的位線驅(qū)動電路，這會使制造這種存儲器復(fù)雜并且昂貴。此外，這種強有力的驅(qū)動電路往往導(dǎo)致過分的功率消耗。
其中，本發(fā)明的目標是提供具有存儲器矩陣的裝置，其中可在不要求強有力的位線驅(qū)動電路的情況下，經(jīng)由相同位線同時向多個行中的單元進行寫入。
在權(quán)利要求1中闡述了依照本發(fā)明的所述裝置。依照本發(fā)明，至少對于必須向其中同時寫入數(shù)據(jù)的列中的所有單元以及至少當必須把該數(shù)據(jù)寫入到所述單元中時，暫時降低了在單個存儲單元中存儲信息所需要的要求驅(qū)動強度(strength)。
在一個實施例中，通過在寫入期間降低在列中單元的電源輸入端提供的電源電壓來降低所要求的驅(qū)動強度。這是簡單而有效的技術(shù)，其不要求重新設(shè)計存儲單元。
在另一個實施例中，通過在外部電源線和用于連接單元的電源輸入端的電源線之間提供阻性元件來降低所述電源電壓。這確保當必須在更多單元中重寫數(shù)據(jù)時能把電源電壓自動降低得更多，以使所要求的驅(qū)動強度適于必須重寫的單元的數(shù)目。
優(yōu)選地是，分別為各列提供獨立的電源降低電路。因而，每一列中的電源降低自動適合于該列中的其中數(shù)據(jù)必須改變的單元的數(shù)目。這避免了不必要地增加改變未選擇單元中數(shù)據(jù)的風險。
優(yōu)選地是，以與存儲單元電源電壓同樣的方式降低位線驅(qū)動器的電源電壓。這排除了在寫入期間損害單元的風險。
參照下圖將要更詳細地描述依照本發(fā)明裝置的這些及其它目標和有益方面。


圖1示出了具有存儲單元矩陣的裝置；圖1a更詳細地示出了矩陣；圖2示出了存儲單元；圖3示出了驅(qū)動電路；圖4示出了電源降低電路。
圖1示出了具有靜態(tài)存儲單元矩陣1、字線驅(qū)動電路2、寫入電路3、讀取電路4和處理電路5的裝置。寫入電路3和讀取電路4經(jīng)由位線6a和匹配模式線6b與矩陣1耦合。字線驅(qū)動電路2經(jīng)由行選擇線7a和標志線7b與矩陣1耦合。
圖1a更詳細地示出了供內(nèi)容可尋址存儲器使用的矩陣1的實施例。矩陣1包含按照行和列(為了清楚起見只示出了兩個行和列，但實際上可以使用許多行和列)安排的靜態(tài)存儲單元12。對于每一列而言，給出了包括一對位線14a、b的位線電路，以及一對匹配模式(matchpattern)線13。在所述列中的單元與該列的位線14a、b和匹配模式線13耦合。寫入數(shù)據(jù)輸入16經(jīng)由位線驅(qū)動器15與位線14a、b耦合。對于每一行而言，給出了包括字線18的字線電路，以及標志線19。在所述行中的單元與該行的字線18和標志線19耦合。所有行的標志線19和字線18與字線驅(qū)動電路10耦合。
電源線(Vdd)提供了矩陣1的電源的一極。對于每一列，給出了電源降低電路17，其一端耦合到電源線(Vdd)且另一端耦合到單元12的電源輸入。每一列的位線驅(qū)動器15的電源輸入端與在單元12那側(cè)的該列的電源降低電路耦合。通常，單元12和位線驅(qū)動器15還會與其它電源連接耦合(為了清楚起見未示出)，以通過不同電源連接之間的電壓差來啟動操作它們。
在操作中，處理電路5執(zhí)行涉及從單元12讀取數(shù)據(jù)和/或向單元12寫入數(shù)據(jù)的處理功能。
例舉基于內(nèi)容的尋址說明本發(fā)明。盡管基于內(nèi)容尋址的原理本身是公知的并且對理解本發(fā)明來說不是關(guān)鍵的，但是還是簡要地解釋一下。為了基于內(nèi)容尋址，處理電路5經(jīng)由匹配模式線6b向存儲單元12提供信息模式。所述信息模式由許多不同的位組成，每個位應(yīng)用于不同的匹配模式線6b。所述信息模式表明應(yīng)該訪問單元12的哪些行當在一行中存儲單元12的內(nèi)容與所述信息模式匹配時應(yīng)該訪問該行。響應(yīng)于信息模式，由所述行中的存儲單元12在標志線7b上產(chǎn)生標志信號。存儲單元內(nèi)容與所述信息模式匹配的行的標志信號呈現(xiàn)一個邏輯電平，并且其它行的標志信號呈現(xiàn)另一邏輯電平。在寫入操作情況下，處理電路5用寫入數(shù)據(jù)補充該信息模式并且寫入電路3把該寫入數(shù)據(jù)施加到位線6a上。字線驅(qū)動器2選擇標志信號顯示與其匹配的行。結(jié)果，所述寫入數(shù)據(jù)存儲在那些包含匹配數(shù)據(jù)的行的存儲單元12中。根據(jù)存儲單元的內(nèi)容和信息模式，可能必須把所述寫入數(shù)據(jù)寫入到一行以上的存儲單元中。
對于本發(fā)明重要的是基于內(nèi)容尋址舉例說明了這樣的應(yīng)用，其中在操作期間的某些階段處理電路5提供可能必須被拷貝到一個以上行中的單元12的數(shù)據(jù)。事先可能不知道其中必須拷貝數(shù)據(jù)的行的數(shù)目(對于基于內(nèi)容尋址通常是這樣的情況)。
現(xiàn)在參照圖1a，在寫入期間字線驅(qū)動電路10例如根據(jù)從標志線19接收的標志信號，同時向相關(guān)行的單元提供選擇信號。位線驅(qū)動器15驅(qū)動位線14a、b以重寫由字線18選擇的行中的單元12中的數(shù)據(jù)。電源降低電路17至少在寫入期間暫時降低存儲器矩陣1中單元12上的電源電壓。因此，降低了改變所選擇行中存儲單元12的內(nèi)容所需的電流量。因而，與當單元12上的電源電壓不降低時所需要的相比，可以使用相對不強大的驅(qū)動器來把數(shù)據(jù)寫入到單元12中。
在降低單元12的電源電壓同時降低施加于位線驅(qū)動器15的電源電壓，以確保位線驅(qū)動器15的輸出電壓不超過單元12的電源電壓。這防止損害單元12。當然，當沒有損害風險時，可以直接向位線驅(qū)動器15供電，即不經(jīng)由在矩陣1中單元12的電源降低電路17。
優(yōu)選地是，把電源降低電路17實現(xiàn)為阻性元件(例如電阻器或起電阻器作用的晶體管)。
圖4示出了電源降低電路17的實施例。所述電路包含PMOS晶體管40，其溝道耦合在外部電源Vdd和內(nèi)部電源線42之間，內(nèi)部電源線42與單元(未示出)的電源輸入端和位線驅(qū)動器(未示出)耦合。晶體管40的柵極與具有控制電勢Vc的源耦合，Vc通常等于兩個電勢Vdd、Vss中的第二電源電勢Vss，其中在Vdd、Vss之間該電路被供電。
結(jié)果，當由列中的位線驅(qū)動器15和/或單元12抽取更大電流時，單元12上的電源電壓的降低將會增加。因而，電源電壓的降低自動地適合于其中數(shù)據(jù)必須被改變的列中的單元12的數(shù)目。因為為每一列提供了獨立的電源降低電路17，所以根據(jù)其內(nèi)容必須被改變的列中的單元12的數(shù)目，分別調(diào)整每一列。當然，矩陣1作為一個整體可以使用單個電源降低電路，或者可以每次對于一個以上列的各自組分別使用各自的電源降低電路。在這種情況下也可降低電源電壓，這使重寫數(shù)據(jù)成為可能，但這種降低往往必須大于其所必需的，這會增加干擾未選擇的單元12中數(shù)據(jù)的風險。通過對列的不同組并且優(yōu)選地對不同的列使用獨立的電源降低電路17，可以降低這種風險。
與諸如晶體管40之類的阻性元件并聯(lián)，可以包括短路開關(guān)(未示出，例如另一個晶體管)。在這種情況下，可以依賴訪問模式來控制該開關(guān)在讀取期間該電路使所述開關(guān)導(dǎo)通，以使該阻性元件上的電壓降短路，而在寫入期間以及在基于內(nèi)容的寫入期間的任何情況下，當可能選擇多于一行時，所述電路使該開關(guān)不導(dǎo)通以便當消耗電流來改變存儲單元內(nèi)容時形成電壓降。
也可以用其它電路代替阻性元件來實現(xiàn)電源降低電路17。例如可以使用可選電壓降低電路，當必須把數(shù)據(jù)寫入到矩陣1的單元12中時所述電路接收選擇信號并且通過增加公共電源線Vdd和單元12的電源線之間的電壓降來響應(yīng)該選擇信號。(可選電壓降低電路的一個例子是跟蹤選擇信號的源跟蹤器電路)。優(yōu)選地是，在這種情況下根據(jù)所選擇行的數(shù)目，例如通過向可選電壓降低電路提供來自標志線的信息，來調(diào)整電壓降低量。用這種方法降低了改變未選擇單元內(nèi)容的風險。然而應(yīng)當理解的是，為此目的使用阻性元件要更簡單一些，此外，可能適合于實際上必須被重寫數(shù)據(jù)的單元12的數(shù)目而不是所選擇的單元12的行的數(shù)目。此外，簡單的阻性元件更容易適合由存儲單元在矩陣1的列方向的橫向大小定義的列間距。
圖2示出了存儲單元。所述單元包含靜態(tài)存儲部分22和匹配部分20。存儲部分包含一對交叉耦合反相器，每一個都包括在所述單元電源連接24、26之間的溝道串聯(lián)的PMOS晶體管220、224和NMOS晶體管。在每個反相器中PMOS晶體管和NMOS晶體管的柵極耦合在一起并且耦合到在另一個反相器中連接PMOS晶體管和NMOS晶體管的溝道的輸出節(jié)點221、225。所述輸出節(jié)點221、225經(jīng)由通道晶體管(passtransistor)228、229的溝道與該單元所屬的列的位線14a，b耦合。通道晶體管228、229的柵極與該單元所屬的列的字線18耦合。
匹配部分20包含兩個支路，每一個都具有串聯(lián)溝道的第一NMOS晶體管200、206和第二NMOS晶體管202、204，所述串聯(lián)連接并聯(lián)連接在該單元所屬的矩陣的行的標志線19和一個電源連接26之間。在每個支路中第一晶體管200、206的柵極分別與存儲部分的輸出節(jié)點225、221相耦合，并且第二晶體管202、204的柵極連接以分別匹配該單元所屬列的匹配模式線13。
操作中，靜態(tài)存儲部分22以常規(guī)方式存儲信息，保持由反相器驅(qū)動的數(shù)據(jù)。當存儲在存儲部分20中的數(shù)據(jù)對應(yīng)于在匹配模式線13上提供的位模式時，匹配部分把標志線19的電勢拉向電源線26的電勢。
更詳細地，處理電路5中的信息模式?jīng)Q定了施加于匹配模式線13的電壓。根據(jù)被搜索的該單元的內(nèi)容，把高電位(足以使第二晶體管202、204中的一個溝道導(dǎo)通)施加于第一個或第二個匹配模式線13上。把另一個匹配模式線保持在低電位(足夠低以使得第二晶體管202、204中的另一個的溝道不導(dǎo)通)。如果處理電路5表明在匹配期間不應(yīng)該考慮所述單元的內(nèi)容，那么把兩個匹配模式線13的電勢都保持在低電位。
當兩個匹配模式線13都在低電勢時，兩個支路中的任一個都不導(dǎo)通并且標志線19上的任何電壓都不受影響。當把匹配位施加于匹配模式線13時，匹配模式線13之一的電壓(所需要的模式確定升高哪個匹配模式線的電壓)升高。結(jié)果一個支路中的第二晶體管202、204的溝道變?yōu)閷?dǎo)通。根據(jù)存儲在存儲部分22中的數(shù)據(jù)，同一支路中的第一晶體管200、206的溝道也可以變?yōu)閷?dǎo)通。如果這樣的話，該支路總體上變?yōu)閷?dǎo)通并把所述標志線電壓拉向電源端26的電勢。
例如可以把標志線19預(yù)先充電并且隨后字線驅(qū)動器10檢測標志線是否放電。這是在兩個匹配模式線上都不接收低電勢的行中任何單元包含偏離所需位值的數(shù)據(jù)的情況。字線驅(qū)動器10使用所述檢測結(jié)果來確定字線18的電勢是否升高。因而例如，沒有使標志線19放電的所有行的字線18上的電勢可以升高。(這可以例如通過為各個行提供具有開關(guān)(未示出)的預(yù)充電電路以及為字線驅(qū)動器中各個行提供存儲元件(未示出)來實現(xiàn)，所述字線驅(qū)動器是時鐘控制的以在第一時鐘相位所述開關(guān)把標志線耦合到預(yù)充電電壓源，在第二時鐘相位中標志線受單元的控制保持浮動，在第二時鐘相位末尾存儲元件從標志線拷貝標志信號，該存儲元件在第三時鐘相位向字線提供所述標志信號的拷貝)。在寫入期間通過字線驅(qū)動器10可以同時升高所有這種行的字線18的電勢。
當字線18的電勢升高時，通道晶體管228、229的溝道變?yōu)閷?dǎo)通。在寫入期間，驅(qū)動到位線14a，b上的數(shù)據(jù)因而到達反相器的輸出節(jié)點221、225。這迫使存儲部分呈現(xiàn)由驅(qū)動到位線14a、b上的數(shù)據(jù)所決定的狀態(tài)。當所述數(shù)據(jù)必須改變時，位線驅(qū)動器15逆著由晶體管220、222、224、226組成的反相器驅(qū)動輸出節(jié)點221、225的電勢。
本發(fā)明利用這樣的事實隨著存儲部分22的電源端24、26上的電源電壓降低，反相器(晶體管220、222、224、226)用來驅(qū)動輸出端221、225的強度降低。極端地是所述電源電壓下降到接近晶體管220、222、224、226的晶體管閾值電壓的電平。在這種情況下，所述晶體管220、222、224、226幾乎不導(dǎo)通并且所述輸出節(jié)點變得與容性存儲器節(jié)點幾乎沒有區(qū)別。而且當一些電流可以流過所述晶體管220、222、224、226時，降低的柵-源電壓降低了晶體管220、222、224、226的驅(qū)動強度。這意味著驅(qū)動電路15需要提供相對小的電流來改變(overturn)存儲部分22中的數(shù)據(jù)。這反過來意味著相同的驅(qū)動電路可以同時改變更多單元的存儲部分22中的數(shù)據(jù)。
隨著由不同行的存儲單元和位線驅(qū)動電路抽取的電流增加，電源降低電路17上的電壓降增加。極端地是其將增加到這樣的程度在存儲單元的電源輸入端上僅保留幾乎閾值電壓，以致通過存儲單元的電源電流幾乎為零。只要其大得足以至少在大量存儲單元的內(nèi)容必須同時改變時暫時引起接近閾值電壓的電壓降，電源降低電路17中的阻性元件的精確電阻值就不影響該效果。至于其它類型電壓降低，降低到接近所述閾值電壓是綽綽有余的。
盡管已經(jīng)使用一種類型的靜態(tài)存儲單元說明了本發(fā)明，也可以使用其它類型的靜態(tài)存儲單元，例如使用其中在存儲部分22的每個反相器中的一個晶體管被阻性元件所代替的單元，或使用具有包含串聯(lián)的兩個以上晶體管溝道的反相器的單元。
圖3示出了供所述裝置使用的位線驅(qū)動電路15。所述驅(qū)動電路15連接在電源Vdd、26之間，與所述電源降低電路17串聯(lián)。在位線驅(qū)動電路15和電源降低電路17之間的內(nèi)部電源節(jié)點34向列的單元(未示出)以及所述列的另一驅(qū)動電路(未示出)供電。所述位線驅(qū)動電路15包含在內(nèi)部電源節(jié)點34和電源連接26之間溝道串聯(lián)的PMOS上拉晶體管30和NMOS下拉晶體管32。PMOS晶體管30和NMOS晶體管32的柵極分別與由寫入電路3(未示出)激勵的輸入端Wa和輸入端Wb耦合。在PMOS晶體管30和NMOS晶體管32的溝道之間的輸出節(jié)點與位線14a、b耦合。該輸出節(jié)點上的輸出電壓由提供到所述存儲單元的電源輸入端24的電壓限制。因而，防止了單元受損害。
操作中，在寫入期間寫入電路驅(qū)動使用相反的邏輯電平激勵輸入端Wa、Wb，以使PMOS晶體管30和NMOS晶體管32中的一個變?yōu)閷?dǎo)通。寫入電路3從Vdd導(dǎo)出這些電平中最高的那個，該最高電平不受電源降低電路17上的電壓降的影響。驅(qū)動相同列的位線14a、b的位線驅(qū)動器15在它們的輸入端Wa、Wb接收相反的輸入信號，從而一個位線驅(qū)動器15使其位線14a、b為邏輯高而另一個使其位線為邏輯低。當不需要寫入時，該電路控制輸入端Wa、Wb的電壓，以使PMOS晶體管30和NMOS晶體管32保持不導(dǎo)通。
通常，當使用兩個位線14a、b通過NMOS通道晶體管228、229來寫入存儲單元時，是位線14a、b傳送使所述單元內(nèi)容改變的最低電壓。在另一位線14a，b處的電壓不使其相應(yīng)的通道晶體管228、229導(dǎo)通。因此，是具有最低電壓的位線14a、b的位線驅(qū)動器15的下拉晶體管32將所述單元12驅(qū)動到不同的狀態(tài)。該下拉晶體管32的柵極電壓不受電源降低電路17上的電壓降的影響。因此，位線驅(qū)動器15的相關(guān)驅(qū)動強度不受所述電壓降的影響，而存儲單元的相關(guān)驅(qū)動強度會被影響。同樣的位線驅(qū)動器15的強度能夠同時驅(qū)動一個以上單元中數(shù)據(jù)改變，這是因為在同時寫入期間，通過電源降低電路17上的電壓降降低了這些存儲單元的電流供給強度。當然只要所述驅(qū)動強度的降低小于每個存儲單元12所需的要求驅(qū)動強度，即使在同時寫入期間位線驅(qū)動器的驅(qū)動強度降低，也有相同的效果。
已經(jīng)就內(nèi)容可尋址存儲器描述了本發(fā)明，其中可以同時向在多個行中的單元寫入數(shù)據(jù)，由于這種行的數(shù)目通常依賴于數(shù)據(jù)所以本發(fā)明對于這種存儲器格外有用。然而應(yīng)當理解的是，本發(fā)明同樣適用于在其中希望同時向多個行中的單元寫入數(shù)據(jù)的其它類型存儲器。例如適用于那些允許復(fù)位或預(yù)置整個存儲器中或在包括一行以上的組中的數(shù)據(jù)的存儲器。
盡管已經(jīng)就電源降低電路17說明了本發(fā)明，所述電源降低電路17降低了改變存儲在存儲單元12中數(shù)據(jù)所需的驅(qū)動強度，但是應(yīng)當理解也可以使用用于降低改變所述單元中數(shù)據(jù)所需的驅(qū)動強度的其它裝置。例如，可以在存儲部分20中包括額外的晶體管(未示出)來降低所要求的驅(qū)動強度。所述晶體管可以例如在寫入期間使存儲部分22中的反相器處于阻抗相對較高的輸出狀態(tài)，或可以在寫入期間增加晶體管220、222、224、226的柵極和輸出節(jié)點221、225之間的阻抗，所述通道晶體管與晶體管220、222、224、226的柵極耦合。在這種情況下，寫選擇輸出端應(yīng)該與所述的這種額外晶體管耦合，例如耦合到它們的柵極，以至少在用所述字線選擇的行的單元中在寫入期間增加所述阻抗。然而，這要求更復(fù)雜的存儲單元，這使存儲器矩陣規(guī)模更大，這可能是個問題。利用單元的電源電壓的降低可以避免這一問題。
權(quán)利要求
1.一種具有存儲器的裝置，所述裝置包括功能性地排列成行和列的靜態(tài)存儲單元矩陣；位線電路，每一個均用于把數(shù)據(jù)寫入到在一個相應(yīng)列的存儲單元中；字線電路，被構(gòu)造成以使該字線電路能夠同時選擇多個行中的存儲單元來接收來自位線驅(qū)動電路的寫入數(shù)據(jù)；單元強度控制電路，與所述單元耦合并且安排成至少在同時把數(shù)據(jù)寫入到多個行中的存儲單元期間，相對于位線電路的驅(qū)動強度，降低把數(shù)據(jù)寫入到個別存儲單元中所要求的驅(qū)動強度。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述單元強度控制電路包括耦合在公共電源和內(nèi)部電源線之間的電源降低電路，至少一列的存儲單元的電源輸入端與所述內(nèi)部電源線耦合，所述電源降低電路配置成至少在把數(shù)據(jù)寫入存儲單元期間按照時間選擇性地提供電源電壓降。
3.根據(jù)權(quán)利要求2所述的裝置，其中所述電源降低電路包括耦合在所述公共電源和內(nèi)部電源線之間的阻性元件。
4.根據(jù)權(quán)利要求2所述的裝置，其中所述阻性元件包括晶體管，其主電流溝道耦合在所述公共電源和內(nèi)部電源線之間。
5.根據(jù)權(quán)利要求2所述的裝置，其中用于至少一列的位線電路包括電源輸入端耦合到內(nèi)部電源線的位線驅(qū)動電路。
6.根據(jù)權(quán)利要求5所述的裝置，其中所述位線驅(qū)動電路具有控制輸入端，該控制輸入端耦合成接收來源于所述公共電源線的控制電壓，基本上不受所述電壓降影響。
7.根據(jù)權(quán)利要求1所述的裝置，其中所述單元強度控制電路包括多個電源降低電路，每一個均耦合在公共電源和一相應(yīng)的內(nèi)部電源線之間，各個列中的存儲單元的電源輸入端都耦合到所述內(nèi)部電源線中一條相應(yīng)的內(nèi)部電源線，每個電源降低電路都被安排成有選擇地至少在把數(shù)據(jù)寫入到存儲單元期間在與所述電源降低電路相耦合的、在所述內(nèi)部電源線中一條相應(yīng)的內(nèi)部電源線上提供電源電壓降。
8.根據(jù)權(quán)利要求7所述的裝置，其中每個電源降低電路包括耦合在公共電源和所述內(nèi)部電源線中一條相應(yīng)的內(nèi)部電源線之間的阻性元件。
9.根據(jù)權(quán)利要求7所述的裝置，其中用于每一個相應(yīng)列的位線電路包括一個相應(yīng)的位線驅(qū)動電路，其電源輸入端與所述那一相應(yīng)列的內(nèi)部電源線相耦合。
10.根據(jù)權(quán)利要求9所述的裝置，其中每個位線驅(qū)動電路具有控制輸入端，該控制輸入端耦合成接收來源于公共電源線的控制電壓，基本上不受所述電壓降影響。
全文摘要
字線驅(qū)動電路(10)與存儲矩陣的字線(18)耦合，所述存儲矩陣是例如內(nèi)容可尋址單元(12)的矩陣。字線驅(qū)動電路能夠同時選擇多個字線以允許經(jīng)由相同位線同時寫入多個行中的存儲單元。單元強度控制電路(17)至少在把數(shù)據(jù)寫入到多個行存儲單元中的存儲單元期間，相對于位線驅(qū)動電路(15)的驅(qū)動能力，降低把數(shù)據(jù)寫入到單元中所要求的驅(qū)動強度。優(yōu)選地是，所述驅(qū)動強度控制電路(17)在一列的存儲單元的電源線中包含阻性元件，從而當同時寫入更多單元期間提取更大電流時，大大降低所述列中單元的電源電壓。
文檔編號G11C15/00GK1679111SQ03820748
公開日2005年10月5日 申請日期2003年7月31日 優(yōu)先權(quán)日2002年9月2日
發(fā)明者R·H·W·薩特斯 申請人:皇家飛利浦電子股份有限公司