專利名稱：半導(dǎo)體存儲器件及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有低功率消耗方式的半導(dǎo)體存儲器件。
背景技術(shù)：
近年來，移動電話不僅已經(jīng)具有聲通訊功能，而且具有傳送字符串?dāng)?shù)據(jù)或圖象數(shù)據(jù)的功能。而且，隨著互聯(lián)網(wǎng)服務(wù)的多樣化，在將來希望移動電話成為一種信息終端(例如，便攜式個人計算機)。因此，已大幅度增加要被移動電話處理的數(shù)據(jù)信息量。常規(guī)上，移動電話已使用具有大約4兆位存儲容量的工作存儲器SRAMs。工作存儲器是在移動電話操作期間用于保留必需數(shù)據(jù)的存儲器。顯然，在將來，工作存儲器的存儲容量將是不足的。
另一方面，已正在提高移動電話的傳送速度。移動電話變得越小，裝配的電池變得越小。因此，用在移動電話中的工作存儲器需要具有高速，低功率消耗和大容量。在移動電話嚴(yán)重的價格競爭中，使部件的成本變得盡可能的低是必要的。因此，工作存儲器不得不具有低價格。
用在工作存儲器中的常規(guī)SRAMs在成本上每位要高于DRAMs。SRAMs的生產(chǎn)數(shù)量小于DRAMs的數(shù)量，使得很難降低其價格。而且，從來沒有開發(fā)出具有大存儲容量(例如，64兆位)的SRAMs。
在這種情況下，已考慮在移動電話的工作存儲器中用閃速(flash)存儲器和DRAMs取代SRAMs。
在備用狀態(tài)中，閃速存儲器具有低到幾μW的功率消耗，但是需要幾μs至幾十μs用于寫數(shù)據(jù)。因此，當(dāng)閃速存儲器被用作移動電話的工作存儲器時，難以以高速度傳送/接收數(shù)據(jù)。閃速存儲器在扇區(qū)的單元中執(zhí)行寫操作，使得它不適合逐位重寫諸如活動圖象數(shù)據(jù)的圖象數(shù)據(jù)。
反之，DRAMs可在幾十ns中執(zhí)行讀操作和寫操作，并且可容易地處理活動圖象的數(shù)據(jù)。在備用狀態(tài)中功率消耗高于閃速存儲器的功率消耗。在現(xiàn)有的DRAMs中，在用于保留已寫數(shù)據(jù)的自更新方式中，備用狀態(tài)中的功率消耗大約為1mW，在不需要保留已寫數(shù)據(jù)的備用狀態(tài)中，大約為300μW。
如果備用狀態(tài)中的功率消耗能減至閃速存儲器的功率消耗，DRAMs可被用作移動電話的工作存儲器，但從未提議所述電路技術(shù)。
通過停止DRAMs的供電，DRAMs的功率消耗可減為零。然而，由于DRAMs的地址終端，數(shù)據(jù)終端等通過電路板上的布線圖連接其它電子部件的終端，對于DRAMs電源的終止，需要大幅度地變化移動電話的系統(tǒng)(電路板的圖案變化，重布置等)。
而且，在停止電源以停止備用狀態(tài)中的內(nèi)電路的操作后，在沒有出現(xiàn)內(nèi)電路故障時實現(xiàn)從備用狀態(tài)中退出的技術(shù)還未被提議。
在器件里面產(chǎn)生要被用在內(nèi)電路中的內(nèi)電壓的時候，當(dāng)從備用狀態(tài)(低功率消耗方式)中釋放時，它必須快速返回到預(yù)定電壓。然而，該技術(shù)從未被提議過。

發(fā)明內(nèi)容
本發(fā)明的目的在于使器件進入低功率消耗方式并使器件從低功率消耗方式中可靠地退出。
本發(fā)明的另一目的在于提供一種半導(dǎo)體存儲器件及其控制方法，與常規(guī)器件相比，該器件能夠大幅度地減小備用狀態(tài)中的電流消耗。
本發(fā)明的還一目的在于提供一種半導(dǎo)體存儲器件及其控制方法，與常規(guī)器件相比，該器件能夠大幅度地減小備用期間中的電流消耗。
本發(fā)明的另一目的在于通過外部的控制信號使器件容易地進入到低功率消耗方式中。
本發(fā)明的另一目的在于在低功率消耗方式中阻止內(nèi)電路的引線電流(或滲漏通道)。
本發(fā)明的還一目的在于通過應(yīng)用已有控制信號使器件容易地進入到低功率消耗方式中。
本發(fā)明的另一目的在于通過命令輸入使器件容易地進入到低功率消耗方式中。
本發(fā)明的另一目的在于通過專用控制信號使器件容易地進入到低功率消耗方式中。
本發(fā)明的另一目的在于從低消耗功率方式中快速返回。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的一個方面和控制該半導(dǎo)體存儲器件的控制方法，自更新控制電路以預(yù)定循環(huán)自動更新存儲單元。內(nèi)電壓發(fā)生器一接收到外部的電源電壓就產(chǎn)生要被施加到預(yù)定內(nèi)電路的內(nèi)電壓。當(dāng)接收到外部的控制信號時，半導(dǎo)體存儲器件阻止激活自更新控制電路并降低內(nèi)電壓發(fā)生器的供給能力，從而進入到低功率消耗方式中。當(dāng)在低功率消耗方式中不需要保留存儲單元的數(shù)據(jù)時，自更新控制電路的操作是不必要的。由于未執(zhí)行更新，內(nèi)電壓發(fā)生器可以以足以補償被內(nèi)電路消耗的電功率(漏電流)的電壓進行操作。結(jié)果，可減小低功率消耗方式中的功率消耗。
即使在低功率消耗方式中內(nèi)電壓提供給內(nèi)電路。因此，在從低功率消耗方式中釋放后內(nèi)電路可立即進行操作。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，內(nèi)電壓發(fā)生器包括用于產(chǎn)生內(nèi)電壓的多個單元。在低功率消耗方式中，一部分單元可中止，使得可進一步減小低功率消耗方式中的功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，應(yīng)外部控制信號的要求，進入電路停止升壓器的操作和要被施加到字線的升壓電壓的發(fā)生。在低功率消耗方式中，停止穩(wěn)定消耗電功率的升壓器，使得大幅度地減小功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，應(yīng)外部控制信號的要求，進入電路停止基底電壓發(fā)生器的操作，以停止要被施加到基底上的基底電壓的發(fā)生。在低功率消耗方式中，停止穩(wěn)定消耗電功率的基底電壓發(fā)生器，使得大幅度地減小功率消耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的另一方面，應(yīng)外部控制信號的要求，進入電路停止內(nèi)電源電壓發(fā)生器的操作，以停止要被施加到存儲磁心上的內(nèi)電源電壓的發(fā)生。在低功率消耗方式中，停止穩(wěn)定消耗電功率的內(nèi)電源電壓發(fā)生器，使得大幅度地減小功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，應(yīng)外部控制信號的要求，進入電路停止預(yù)充電電壓發(fā)生器的操作，以停止要被施加到位線上的預(yù)充電電壓的發(fā)生。在低功率消耗方式中，停止穩(wěn)定消耗電功率的預(yù)充電電壓發(fā)生器，使得大幅度地減小功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，當(dāng)從外部供應(yīng)復(fù)位信號時，阻止激活預(yù)定內(nèi)電路。應(yīng)該復(fù)位信號的要求，進入電路使器件進入到低功率消耗方式中。在復(fù)位過程中，不需要操作該器件。因此，通過應(yīng)用已有信號它可進入到低功率消耗方式中。外部終端的類型和數(shù)量同常規(guī)終端的相同，使得加入低功率消耗方式未降低可用性。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，進入電路接收多個外部控制信號。當(dāng)進入電路確認(rèn)控制信號的狀態(tài)為低功率消耗方式命令時，它使器件進入到低功率消耗方式中。因此，通過命令輸入器件可進入到低功率消耗方式中。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，進入電路接收外部復(fù)位信號和芯片起動信號。當(dāng)進入電路確認(rèn)這些控制信號的狀態(tài)為低功率消耗命令時，它使器件進入到低功率消耗方式中。因此，通過命令輸入器件可進入到低功率消耗方式中。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，當(dāng)在預(yù)定期間阻止激活復(fù)位信號，并且在這種狀態(tài)下，在預(yù)定期間激活芯片起動信號時，器件進入到低功率消耗方式種。即使在由于電源噪聲等，假信號發(fā)生在復(fù)位信號或芯片起動信號中時，能夠阻止器件錯誤地進入到低功率消耗方式中。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，在低功率消耗方式中進入電路接收多個外部控制信號。當(dāng)控制信號的電平指示低功率消耗方式的退出時，進入電路從低功率消耗方式中退出該器件。因此，通過命令輸入器件可從低功率消耗方式中退出。
當(dāng)進入電路接收到低功率消耗方式信號的預(yù)定電平或轉(zhuǎn)換邊沿時，它使器件進入到低功率消耗方式。因此，通過應(yīng)用專用信號器件可可靠地進入低功率消耗方式中。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面及該半導(dǎo)體存儲器件的控制，當(dāng)在低功率消耗方式中接收的控制信號的狀態(tài)指示低功率消耗方式的退出時，退出低功率消耗方式。這就允許通過外部控制信號器件容易地從低功率消耗方式中退出。例如，通過控制進入電路執(zhí)行從低功率消耗方式中的退出。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面及該半導(dǎo)體存儲器件的控制，在退出低功率消耗方式后，在內(nèi)電壓低于預(yù)定電壓的期間，激活用于初始內(nèi)電路的復(fù)位信號。例如，在內(nèi)電壓低于通過降低電源電壓產(chǎn)生的參考電壓的期間，激活復(fù)位信號。因此，當(dāng)?shù)凸β氏姆绞睫D(zhuǎn)換為正常操作方式時，內(nèi)電路可可靠地復(fù)位，阻止內(nèi)電路故障的出現(xiàn)。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，在退出低功率消耗方式后，在內(nèi)部產(chǎn)生的升壓電壓低于預(yù)定電壓的期間，激活用于初始內(nèi)電路的復(fù)位信號。例如，在升壓電壓低于電源電壓的期間，激活復(fù)位信號。另外，在升壓電壓低于通過降低電源電壓產(chǎn)生的參考電壓的期間，可激活復(fù)位信號。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，在退出低功率消耗方式后，在內(nèi)部產(chǎn)生的至少一個內(nèi)電壓和升壓電壓低于各自預(yù)定電壓的期間，激活用于初始內(nèi)電路的復(fù)位信號。因此，當(dāng)?shù)凸β氏姆绞睫D(zhuǎn)換為正常操作方式時，內(nèi)電路可可靠地復(fù)位，阻止內(nèi)電路故障的才出現(xiàn)。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，在從低功率消耗方式退出時，當(dāng)計時器正測量預(yù)定的持續(xù)時間時，激活用于初始內(nèi)電路的復(fù)位信號。這就允許在低功率消耗方式轉(zhuǎn)換為正常操作方式時，內(nèi)電路可靠的復(fù)位，導(dǎo)致阻止內(nèi)電路故障的出現(xiàn)。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，計時器包括CR時間常數(shù)電路。在傳播到CR時間常數(shù)電路的信號的傳播延遲時間的基礎(chǔ)上，計時器測量持續(xù)時間，使得可通過簡單電路設(shè)置復(fù)位信號的激活期間。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，在從低功率消耗方式退出時，當(dāng)以正常操作操作的計數(shù)器計數(shù)預(yù)定數(shù)量時，激活用于初始內(nèi)電路的復(fù)位信號。這就允許在低功率消耗方式轉(zhuǎn)換為正常操作方式時，內(nèi)電路可靠的復(fù)位，導(dǎo)致阻止內(nèi)電路故障的出現(xiàn)。例如，用于指示存儲單元等的更新地址的更新計數(shù)器被用作計數(shù)器。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面和該半導(dǎo)體存儲器件的控制方法，連接電源線的穩(wěn)定電容器存儲要被供應(yīng)到電源線的一部分電荷。當(dāng)接收到外部控制信號時，半導(dǎo)體存儲器件保持電源線和穩(wěn)定電容器間的連接，但斷開電源線和內(nèi)電路，從而進入到低功率消耗方式中。因此，在低功率消耗方式中內(nèi)電路的功率消耗可減至零。在從低功率消耗方式中釋放后，當(dāng)電源線和內(nèi)電路連接時，與存儲在穩(wěn)定電容器中的電荷對應(yīng)的電壓通過電源線施加到內(nèi)電路上。結(jié)果，在從低功率消耗方式釋放后半導(dǎo)體存儲器件可立即操作。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，內(nèi)電壓發(fā)生器一接收到外部的電源電壓就產(chǎn)生內(nèi)電壓。內(nèi)電壓通過電源線施加到內(nèi)電路上。因此，在從低功率消耗方式釋放后，與存儲在穩(wěn)定電容器中的電荷對應(yīng)的電壓可供應(yīng)到內(nèi)電路上。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面和該半導(dǎo)體存儲器件的控制方法，內(nèi)電壓發(fā)生器一接收到外部電源電壓就產(chǎn)生要被施加到預(yù)定內(nèi)電路的內(nèi)電壓。內(nèi)電壓探測器探測內(nèi)電壓的電平并根據(jù)其探測結(jié)果控制內(nèi)電壓發(fā)生器。接收外部控制信號的半導(dǎo)體存儲器件削弱內(nèi)電壓探測器的響應(yīng)，從而進入到低功率消耗方式中。削弱內(nèi)電壓探測器的響應(yīng)導(dǎo)致降低在內(nèi)電壓探測器控制下操作的內(nèi)電壓發(fā)生器的工作頻率。結(jié)果，可減小低功率消耗方式中的功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方式，內(nèi)電壓發(fā)生器包括用于探測內(nèi)電壓電平的多個單元。在低功率消耗方式中，一部分單元中止它們的操作，使得可進一步減小在該功率消耗方式中的功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面和該半導(dǎo)體存儲器件的控制方法，內(nèi)電壓發(fā)生器一接收到外部電源電壓就產(chǎn)生要被供應(yīng)到預(yù)定內(nèi)電路上的內(nèi)電壓。內(nèi)電壓探測器探測內(nèi)電壓的電平并根據(jù)其探測結(jié)果控制內(nèi)電壓發(fā)生器。接收外部控制信號的半導(dǎo)體存儲器件降低內(nèi)電壓探測器中的內(nèi)電壓探測電平并減小內(nèi)電壓發(fā)生器產(chǎn)生的內(nèi)電壓的絕對值，從而進入到低功率消耗方式中。因此，可降低內(nèi)電壓發(fā)生器的驅(qū)動能力，減小了功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，參考電壓發(fā)生器產(chǎn)生參考電壓。通過比較內(nèi)電壓與參考電壓，內(nèi)電壓探測器探測內(nèi)電壓的電平。接收外部控制信號的半導(dǎo)體存儲器件降低參考電壓發(fā)生器產(chǎn)生的參考電壓的電平，從而減小內(nèi)電壓探測器中的內(nèi)電壓探測電平的絕對值。這就導(dǎo)致了減小內(nèi)電路中的內(nèi)電壓電平的絕對值和晶體管的截止電流等，從而減小功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面和該半導(dǎo)體存儲器件的控制方法，自更新控制電路以預(yù)定循環(huán)自動更新存儲單元。當(dāng)半導(dǎo)體存儲器件接收外部控制信號時，它阻止激活自更新控制電路并進入到低功率消耗方式中。由于在低功率消耗方式中未執(zhí)行更新，可減小用于更新的消耗電流量。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一方面，自更新控制電路包括用于確定更新循環(huán)持續(xù)時間的計時器。在低功率消耗方式中中止計時器，使得可減小功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲器件控制方法的另一方面，接收外部的多個控制信號。當(dāng)器件確認(rèn)控制信號的狀態(tài)為低功率消耗命令時，它進入到低功率消耗方式中。因此，通過命令輸入器件可進入到低功率消耗方式中。
根據(jù)本發(fā)明半導(dǎo)體存儲器件控制方法的另一方面，當(dāng)接通電源時，芯片起動信號保持阻止激活直到電源電壓達到預(yù)定電壓。這就在接通電源時阻止錯誤進入低功率消耗方式變得可能。


當(dāng)聯(lián)系附圖，通過下面的詳細描述，本發(fā)明的本質(zhì)，原則和應(yīng)用將變得明白，在附圖中類似的部件用相同的參考符號指出，其中圖1是本發(fā)明半導(dǎo)體存儲器件的狀態(tài)變換圖；圖2是示出第一實施方案基本原則的框圖；圖3是示出第一實施方案的框圖；圖4是示出圖3的升壓器和預(yù)充電電壓發(fā)生器詳圖的電路圖；圖5是示出圖3的內(nèi)電源電壓發(fā)生器和基底電壓發(fā)生器詳圖的電路圖；圖6是示出圖3的存儲磁心基本部分詳圖的電路圖；圖7是示出第一實施方案在電源接通和在進入及退出低功率消耗方式時操作的時間圖；圖8是示出第一實施方案的半導(dǎo)體存儲器件被用在移動電話中的實施例的框圖；圖9是示出使用圖8的移動電話狀態(tài)的說明圖；圖10是示出控制圖8的移動電話狀態(tài)的流程圖；圖11是示出第二實施方案的框圖；圖12是示出圖11的低電源進入電路詳圖的電路圖；圖13是示出圖12的低功率進入電路操作的時間圖；圖14是示出第三實施方案的框圖；圖15是示出第四實施方案中的VII啟動器的電路圖；圖16是示出第四實施方案中的VII啟動器的電路圖；圖17是示出第四實施方案中在進入和退出低功率消耗方式時的操作的時間圖；圖18是示出第五實施方案中的電平探測電路的電路圖；圖19是示出第五實施方案中進入和退出低功率消耗方式時的操作的時間圖；圖20是示出第六實施方案中的起動信號發(fā)生器的電路圖；以及圖21是示出第六實施方案中進入和退出低功率消耗方式時的操作的時間圖；圖22是示出第七實施方案的框圖；
圖23是示出圖22的參考信號發(fā)生器詳圖的電路圖；圖24是示出圖22的內(nèi)電源電壓發(fā)生器詳圖的電路圖；圖25是示出升壓器，VPP探測器，基底電壓發(fā)生器和VBB探測器的框圖；圖26是示出圖25的升壓器單元詳圖的電路圖；圖27是示出圖25的升壓器單元詳圖的電路圖；圖28是示出圖22的VPP探測器詳圖的電路圖；圖29是示出圖25的基底電壓發(fā)生器單元詳圖的電路圖；圖30是示出圖25的基底電壓發(fā)生器單元詳圖的電路圖；圖31是示出圖22的VBB探測器詳圖的電路圖；圖32是示出圖22的預(yù)充電電壓發(fā)生器詳圖的電路圖；圖33是示出圖22的振蕩器詳圖的電路圖；圖34是示出圖23的發(fā)生器詳圖的電路圖；以及圖35是示出第七實施方案中的振蕩器和分頻器操作的時間圖。
具體實施例方式
根據(jù)附圖將描述本發(fā)明的實施方案。
圖1示出了本發(fā)明半導(dǎo)體存儲器件的狀態(tài)變換圖。
首先，當(dāng)接通電源時半導(dǎo)體存儲器件進入空閑方式。當(dāng)在空閑方式中接收讀命令或?qū)懨顣r，該方式轉(zhuǎn)換為操作方式，以執(zhí)行讀操作或?qū)懖僮?。在?zhí)行讀操作或?qū)懖僮骱螅臻e方式自動復(fù)原。當(dāng)在空閑方式中接收自更新命令時，器件進入自更新方式以執(zhí)行自更新。在此自更新方式中，自動產(chǎn)生更新地址以在存儲單元中順序執(zhí)行更新操作。
通過在空閑方式中探測信號的預(yù)定狀態(tài)，半導(dǎo)體存儲器件進入到低功率消耗方式中。在下述的第一實施方案中，應(yīng)芯片起動信號CE2的要求，器件進入到低功率消耗方式中。特別是，通過芯片起動信號CE2，阻止激活預(yù)定內(nèi)電路并且器件進入到低功率消耗方式中。在下述的第二實施方案中，應(yīng)由芯片起動信號/CE1和CE2輸入的命令的要求，器件進入到低功率消耗方式中。在下述的第三實施方案中，應(yīng)專用低功率消耗方式信號/LP的要求，器件進入到低功率消耗方式中。
在低功率消耗方式中，半導(dǎo)體存儲器件探測信號的預(yù)定狀態(tài)并退出該方式。
圖2示出了本發(fā)明半導(dǎo)體存儲器件的基本原則。
半導(dǎo)體存儲器件包括進入電路1，內(nèi)電壓發(fā)生器2，外電源電壓電路3和內(nèi)電路4。
在接通電源后，內(nèi)電壓發(fā)生器2產(chǎn)生內(nèi)電壓，并將該內(nèi)電壓供給內(nèi)電路4。進入電路1接收控制信號并在其探測控制信號的預(yù)定狀態(tài)時阻止激活內(nèi)電壓發(fā)生器2。當(dāng)阻止激活內(nèi)電壓發(fā)生器2時，停止內(nèi)電壓的發(fā)生。在同時，進入電路1激活外電源電壓電路3。外電源電壓電路3將電源電壓作為內(nèi)電壓供給內(nèi)電路4。并且，半導(dǎo)體存儲器件進入到低功率消耗方式中。
圖3示出本發(fā)明半導(dǎo)體存儲器件第一實施方案及其控制方法。該實施方案的半導(dǎo)體存儲器件是通過應(yīng)用CMOS處理技術(shù)作為DRAM形成在p-型硅襯底上的。
DRAM裝配有VII啟動器10，VDD啟動器12，低功率進入電路14，命令譯碼器16，內(nèi)電壓發(fā)生器18和主電路單元20。內(nèi)電壓發(fā)生器18具有低通過濾器22，參考電壓發(fā)生器24，VDD充電電路26，升壓器28，預(yù)充電發(fā)生器30，內(nèi)電源電壓發(fā)生器32，基底電壓發(fā)生器34和VSS充電電路36。主電路單元20具有存儲磁心38和外圍電路40。在這里，低功率進入電路14相當(dāng)于圖2的進入電路1，VDD充電電路26和VSS充電電路36相當(dāng)于圖2的外電壓充電(供應(yīng))電路3。
將外部電源電壓VDD(例如2.5V)，地電壓VSS，作為控制信號的芯片起動信號/CE1和CE2，多個地址信號AD，多個數(shù)據(jù)輸入/輸出信號DQ，和另一個控制信號CN供給DRAM。DRAM未采用地址多路通道方法。因此，在每次讀操作和每次寫操作時供應(yīng)一次地址信號AD。將電源電壓VDD和地電壓VSS供給除了存儲磁心38部分電路外的幾乎所有的電路。在這里，以字母“/”開頭的信號是負邏輯的信號。在下述中，通過省略它的信號名稱，“地址信號AD”可被縮寫為“AD信號”。
當(dāng)執(zhí)行讀操作和寫操作以激活DRAM時，/CE1信號變成低電平。當(dāng)在低電平時，CE2信號作為復(fù)位信號以在主電路單元20中阻止激活預(yù)定內(nèi)電路。
VII啟動器10接收內(nèi)電源電壓VII和地電壓VSS并將起動信號STTVII輸出到主電路單元20。在電源接通后直到內(nèi)電源電壓VII達到預(yù)定電壓，VII啟動器10復(fù)位主電路單元20，并且它防止主電路單元20的故障。VDD啟動器12接收電源電壓VDD和地電壓VSS并且輸出起動信號STTCRX。在電源接通后直到電源電壓達到預(yù)定電壓，VDD啟動器12阻止激活低功率進入電路14，并且它防止電路14的故障。
低功率進入電路14接收起動信號STTCRX和CE2信號并激活低功率信號ULP。
應(yīng)/CE1信號和另一個控制信號CN的要求，命令譯碼器16譯碼命令并將作為內(nèi)命令信號的該譯碼命令輸出到外圍電路40。
低通過濾器22具有濾出包含在電源電壓VDD中的噪聲的功能。如此清除掉噪聲的電源電壓VDD供給參考電壓發(fā)生器24等。在低功率消耗方式中，在低通過濾器22中的開關(guān)被關(guān)閉并且不將電源電壓VDD供給參考信號發(fā)生器24，使得未消耗電流。
參考電壓發(fā)生器24接收電源電壓VDD并產(chǎn)生參考電壓VPREF(例如1.5v)，VPRREFL(例如0.8V)，VPRREFH(例如1.2V)和VRFV(例如2.0V)。
在低功率消耗方式中，VDD充電電路26將升壓電壓VPP和內(nèi)電源電壓VII變成電源電壓VDD。
升壓器28接收參考電壓VPREF并產(chǎn)生升壓電壓VPP(例如3.7V)并將該升壓電壓VPP供給存儲磁心38。
預(yù)充電電壓發(fā)生器30接收參考電壓VPRREFL和參考電壓VPRREFH并產(chǎn)生要被供應(yīng)到存儲磁心38的預(yù)充電電壓VPR(例如1.0V)。
內(nèi)電源電壓發(fā)生器32接收參考電壓VRFV并產(chǎn)生要被供應(yīng)到存儲磁心38和外圍電路40的內(nèi)電源電壓VII(例如2.0V)。
基底電壓發(fā)生器34接收參考電壓VRFV并產(chǎn)生要被饋送到基底和存儲單元p-阱的基底電壓VBB(例如-1.0V)。
低功率消耗方式中，VSS充電電路36將預(yù)充電電壓VPR和基底電壓VBB變成地電壓VSS。
圖4示出了升壓器28和預(yù)充電發(fā)生器30的詳圖。
升壓器28由串聯(lián)連接的電阻器R1和R2，差動放大器28a，激勵電路28b，nMOS28c，和用于控制nMOS28c柵的開關(guān)電路28d組成。將升壓電壓VPP供應(yīng)到電阻器R1的一端，通過nMOS28c將地電壓VSS供應(yīng)到電阻器R2的一端。從電阻器R1和R2的連接節(jié)點處產(chǎn)生分配電壓V1。在低功率消耗方式中，nMOS28c接收來自開關(guān)電路28d的電源電壓VDD。差動放大器28a由使用例如作為電源的電流鏡電路MOS差動放大器組成。當(dāng)電壓V1低于參考電壓VPREF時，差動放大器28a輸出高電平。激勵電路28b接收來自差動放大器28a的高電平并開始激勵操作。通過該激勵操作，升高電壓VPP，并升高電壓V1。當(dāng)電壓V1與參考電壓VPREF(例如1.5V)一致時，差動放大器28a的輸出到達低電平，使得停止激勵操作。通過重復(fù)這些操作，升壓電壓VPP保持在恒定電壓。
預(yù)充電電壓發(fā)生器30由在它們輸出相互連接的兩個差動放大器30a和30b組成。將參考電勢VPRREFL和預(yù)充電電壓VPR供給差動放大器30a。將參考電勢VPRREFL和預(yù)充電電壓VPR供給差動放大器30b。而且，差動放大器30a和30b以參考電壓VPRREFL和VPRREFH間的中間值產(chǎn)生預(yù)充電電壓VPR。
圖5示出了內(nèi)電源電壓發(fā)生器32和基底電壓發(fā)生器34的詳圖。內(nèi)電源電壓發(fā)生器32由負反饋型差動放大器32a，補償電路32b，由nMOS做成的調(diào)節(jié)器32c，nMOS32d，和用于控制nMOS門的開關(guān)電路32e組成。差動放大器32a接收參考電壓VRFV和補償電路32b產(chǎn)生的電壓V2，并將預(yù)定電壓供給節(jié)點VG。在補償電路32b中，在二極管連接中的nMOS和電阻器R3和R4被串聯(lián)排列在節(jié)點VG和地線VSS之間。電壓V2產(chǎn)生在電阻器R3和R4之間的連接節(jié)點上。調(diào)節(jié)器32c的門連接節(jié)點VG，在它的漏上接收電源電壓VDD并在它的源上產(chǎn)生內(nèi)電源電壓。
nMOS32d的源連接到地并且它的漏連接節(jié)點VG。在低功率消耗方式中，開關(guān)電路32e將電源電壓VDD供給nMOS32d的柵。在低功率消耗方式中，nMOS32d接收來自開關(guān)電路32e的電源電壓VDD，并且在地電平固定節(jié)點VG。
在該內(nèi)電源電壓發(fā)生器32中，當(dāng)調(diào)節(jié)器32c的閾電壓由于在周圍環(huán)境中溫度的升高而降低時，例如，補償電路32b的nMOS的閾電壓也減小，使得電壓V2升高。應(yīng)電壓V2的升高的要求，差動放大器32a降低節(jié)點VG的電壓。而且，nMOS32c的源至漏電流保持恒定，使得內(nèi)電源電壓VII保持恒定。
基底電壓發(fā)生器34由振蕩器34a和激勵電路34b組成。應(yīng)控制信號VBBEN高電平的要求，振蕩器34a開始振蕩操作，以輸出振蕩信號OSC。激勵電路34b具有響應(yīng)振蕩器34a的振蕩信號OSC，用于重復(fù)充電和放電的電容器，和一端連接電容器的二極管連接的nMOS晶體管。通過激勵操作，放電與陽極連接的p-型襯底的電荷，該激勵操作降低基底電壓VBB。使基底電壓VBB為負，導(dǎo)致獲得一些效果，諸如減小由于基底效應(yīng)造成的存儲單元閾電壓的漂移的影響，使得可提高存儲單元的性能。
圖6示出了存儲磁心38基本部分的詳圖。
存儲磁心38具有存儲單元MC，nMOS開關(guān)42a和42b，預(yù)充電電路44和讀出放大器46。
存儲單元MC由數(shù)據(jù)傳送nMOS和電容器組成。nMOS的柵連接字線WL0(或WL1)。
nMOS開關(guān)42a和42b控制存儲單元MC側(cè)上的位線BL(或/BL)和讀出放大器SA側(cè)上的位線BL(或/BL)間的連接。nMOS開關(guān)42a和42b以它們的門接收控制信號BT。
預(yù)充電電路44由三個nMOS44a，44b和44c組成。nMOS44a的源和漏分別連接位線BL和/BL。nMOS44b和44c以它們的一個源和漏分別連接位線BL和/BL，預(yù)充電電壓BPR供應(yīng)到它們的另一個源或漏。nMOS44a和44b及44c以它們的柵接收位線控制信號BRS。
讀出放大器46通過相互連接兩個CMOS變換器的輸入和輸出而構(gòu)成。每一個CMOS變換器的輸出分別連接位線/BL和BL。pMOS的源和每一個cMOS變換器的nMOS的源分別連接電源線PSA和NSA。在備用狀態(tài)和在讀出放大器的阻止激活中，這些電源線PSA和NSA的電壓分別達到VPR電平，并且在位線被放大時分別變?yōu)閮?nèi)電源電壓VII和地電壓VSS。
圖7示出了關(guān)于上述半導(dǎo)體存儲器件，電源接通，變?yōu)?進入)低功率消耗方式，和從低功率消耗方式中釋放(退出)的操作。
首先，當(dāng)電源接通時，電源電壓VDD逐漸升高(圖7(a))。圖3中的VDD啟動器12阻止激活起動信號STTCRX(到低電平)直到電源電壓VDD達到預(yù)定電壓(圖7(b))。通過該控制，當(dāng)電源接通時，可以阻止由于低功率進入電路14的故障而激活ULP信號。在電源電壓VDD達到最小操作電壓VDDmin后，用于控制DRAM的外控制器(例如，CPU或存儲控制器)將在高電平的CE2信號變成預(yù)定時間T0的高電平(圖7(c))。
此后，DRAM變成備用狀態(tài)或執(zhí)行普通操作。當(dāng)DRAM進入低功率消耗方式時，外控制器將CE2信號變成低電平(圖7(d))。當(dāng)STTCRX信號在高電平時，應(yīng)CE2信號下降的要求，低功率進入電路14激活ULP信號(到高電平)(圖7(e))。
應(yīng)ULP信號的高電平，內(nèi)電壓發(fā)生器18的低通過濾器22停止供應(yīng)參考電壓發(fā)生器24電源電壓，而是供應(yīng)來自VSS充電電路36的地電壓VSS。響應(yīng)地電壓VSS，參考電壓發(fā)生器24把參考電壓VPREF，VPRREFL，VPRREFH和VRFV變成地電平。關(guān)閉圖4中的升壓器28的nMOS28b和圖5中的內(nèi)電源電壓發(fā)生器32的nMOS32d。結(jié)果，升壓器28，預(yù)充電電壓發(fā)生器30，內(nèi)電源電壓發(fā)生器32和基底電壓發(fā)生器34被阻止激活，以停止它們的操作。因此，在低功率消耗方式中保持操作的所有常規(guī)電路被停止。因此，與常規(guī)相比，在低功率消耗方式中的功率消耗大幅度地減小了。
當(dāng)這激活些電路被阻止激勵時，停止發(fā)生升壓電壓VPP，預(yù)充電電壓VPR，內(nèi)電源電壓VII和基底電壓VBB。然而，通過VSS充電電路36，升壓電壓VPP和內(nèi)電源電壓VII變成電源電壓VDD，并且通過VSS充電電路36，基底電壓VBB和預(yù)充電電路VPR變成地電壓VSS。因此，阻止主電路單元20的內(nèi)電路具有滲漏通道。
當(dāng)釋放低功率消耗方式時，外控制器把CE2信號變成高電平(圖7(f))。應(yīng)CE2信號高電平的要求，低功率進入電路14阻止激活ULP信號(到低電平)(圖7(g))。應(yīng)ULP信號的阻止激活，低通過濾器22將電源電壓VDD供給參考電壓發(fā)生器24。應(yīng)ULP信號阻止激活的要求，VDD充電電路26和VSS充電電路36停止供應(yīng)電源電壓VDD和地電壓VSS。然后，再次激活升壓器28，預(yù)充電發(fā)生器30，內(nèi)電源電壓發(fā)生器32和基底電壓發(fā)生器34，以開始它們的操作。
在這里，在CE2信號的高電平后的時間T1中，DRAM進入空閑方式。時間T1是各個內(nèi)電壓VPP，VPR，VII和VBB變得穩(wěn)定所需的時間。
圖8示出了一種實例，其中第一實施方案的半導(dǎo)體存儲器件被用在移動電話中。
移動電話具有該實施方案的DRAM，安裝在電路板上的CPU和閃速存儲器。
CPU控制來自/在DRAM和閃速存儲器中的數(shù)據(jù)的讀/寫操作。當(dāng)移動電話關(guān)閉或處于等待狀態(tài)時，DRAM被用作工作存儲器，并且閃速存儲器被用作備份存儲器。
圖9示出了圖8中的移動電話的使用狀態(tài)。
在該實施例中，當(dāng)移動電話處于等待狀態(tài)時，通過CPU的控制，DRAM處于低功率消耗方式。此時，DRAM的功率消耗如備用狀態(tài)中的閃速存儲器的消耗功率那樣多。
當(dāng)移動電話從等待狀態(tài)進入服務(wù)狀態(tài)時，CPU升高圖8中的CE2信號到高電平。在DRAM進入空閑狀態(tài)后，保留在閃速存儲器中的數(shù)據(jù)傳送到DRAM(圖9(a))。在服務(wù)狀態(tài)中，DRAM被用作工作存儲器。在這里，服務(wù)狀態(tài)不但包括交換聲通訊的狀態(tài)而且包括傳送數(shù)據(jù)的狀態(tài)。
當(dāng)服務(wù)狀態(tài)變成等待狀態(tài)時，那些必要保留的DRAM的數(shù)據(jù)被存儲在閃速存儲器中(圖9(b))。此后，CPU降低CE2信號到低電平并使DRAM進入到低功率消耗方式中。在低功率消耗方式中DRAM未執(zhí)行更新操作，使得失去不必要的數(shù)據(jù)。
當(dāng)關(guān)閉電源時，必要數(shù)據(jù)保留在閃速存儲器中。通過將第一實施方案的DRAM應(yīng)用到移動電話的工作存儲器，在移動電話處于等待狀態(tài)時的功率消耗大幅度地減小。
在這里，不是通過CPU而是通過專用存儲控制器等控制DRAM和閃速存儲器。如需要，不但在轉(zhuǎn)換等待狀態(tài)和服務(wù)狀態(tài)時，而且在服務(wù)狀態(tài)中同樣進行數(shù)據(jù)傳送。而且，用于備份數(shù)據(jù)的存儲器不應(yīng)該局限于閃速存儲器，可為SRAM。數(shù)據(jù)可存儲在諸如移動電話基站的服務(wù)器中。
圖10是示出控制圖8的移動電話的流程圖。
在第一步驟S1，當(dāng)接通電源時阻止進入低功率消耗方式。如圖7所示，特別是，在VDD啟動電路12的STTCRX信號的激活期間，阻止故障的出現(xiàn)。
接下來，在步驟S2，CPU把CE2信號變成低電平，以使DRAM進入低功率消耗方式中。在步驟S3，移動電話處于等待狀態(tài)。
接下來，在步驟S4，CPU檢測電源是否關(guān)閉。當(dāng)關(guān)閉電源時，結(jié)束程序。當(dāng)未關(guān)閉電源時程序前進到步驟S5。
在步驟S5，CPU重復(fù)等待狀態(tài)直到它變成服務(wù)狀態(tài)。當(dāng)它變成服務(wù)狀態(tài)時，程序前進到步驟S6。
在步驟S6，CPU升高CE2信號到高電平，以把DRAM從低功率消耗方式轉(zhuǎn)換到空閑方式。然后，再次開始圖3中的各個電源電路28，30，32和34。
接下來，在步驟S7，CPU將保留在閃速存儲器(flash)中的數(shù)據(jù)傳送到DRAM(返回數(shù)據(jù))。
接下來，在步驟S8，執(zhí)行服務(wù)或數(shù)據(jù)傳送。
在步驟S9，CPU檢測DRAM是否變成等待狀態(tài)。當(dāng)它未變成等待狀態(tài)時，程序返回到步驟S7。當(dāng)它處于等待狀態(tài)，程序前進到步驟S10。
在步驟S10，CPU將那些必要保留的DRAM的數(shù)據(jù)傳送到閃速存儲器中(保存數(shù)據(jù))。
然后，程序返回到步驟S2，在這里移動電話再次進入等待狀態(tài)。DRAM進入到低功率消耗方式中。
在本發(fā)明半導(dǎo)體存儲器件及其控制方法中，在低功率消耗方式中，停止升壓器28，預(yù)充電電壓發(fā)生器30，內(nèi)電源電壓發(fā)生器32和基底電壓發(fā)生器34的操作。因此，與常規(guī)相比，可大幅度地減小低功率消耗方式中的功率消耗。
在低功率消耗方式中，分別在電源電壓VDD和地電壓VSS設(shè)置升壓電壓VPP和內(nèi)電源電壓VII，基底電壓VBB和預(yù)充電電壓VPR。因此，可阻止主電路單元20的內(nèi)電路具有滲漏通道，從而減小功率消耗。
通過應(yīng)用在常規(guī)中已有的CE2信號，DRAM進入到低功率消耗方式中，因此，外終端的種類和數(shù)量可與常規(guī)終端的相同。結(jié)果，DRAM的用戶不需要由于增加低功率消耗方式而大幅度地變化電路。
當(dāng)接通電源時，VDD啟動器12阻止激活起動信號STTCRX(到低電平)，直到電源電壓VDD達到預(yù)定電壓。結(jié)果，當(dāng)電源接通時，可阻止低功率進入電路14出現(xiàn)任何故障，以阻止激活ULP信號和DRAM進入到低功率消耗方式中。
當(dāng)接通電源時，在電源電壓VDD達到最小操作電壓VDDmin后的預(yù)定時間T0中，CE2信號升高到高電平。這就使得在接通電源時可能阻止錯誤進入到低功率消耗方式中。
因此，通過將本發(fā)明的DRAM應(yīng)用到移動電話的工作存儲器中，可大幅度地減小移動電話在等待狀態(tài)中的功率消耗。而且，可阻止故障的出現(xiàn)。
圖11示出了本發(fā)明半導(dǎo)體存儲器件的第二實施方案及其控制方法。與第一實施方案描述的相同的電路用相同參考號指出，并忽略它們的詳細描述。
在該實施方案中，將/CE1信號和CE2信號供應(yīng)到低功率進入電路50。將/CE1信號，CE2信號和另一個控制信號CN供應(yīng)到命令譯碼器52。剩余結(jié)構(gòu)和先前第一實施方案的相同。
圖12示出了低功率進入電路50的詳圖。
低功率進入電路50具有定時調(diào)整電路54a和54b，電平轉(zhuǎn)移電路56，RS觸發(fā)器58和組合電路60。
通過連接多個串聯(lián)的二輸入或非門和二輸入與非門，形成定時調(diào)整電路54a，或非門的一個輸入連接延遲電路54c，與非門的一個輸入連接延遲電路54c。每個延遲電路54c具有安排在串聯(lián)連接的多個反相器間的MOS電容。定時調(diào)整電路54a以大約100ns延遲芯片起動信號CE2Z的下降沿并將它輸出到節(jié)點ND1。CE2Z是從外部供應(yīng)的并在輸入緩沖器(未示出)上接收的CE2信號。
定時調(diào)整電路54b和定時調(diào)整電路54a相同。定時調(diào)整電路54b以大約100ns延遲傳送到節(jié)點ND3的信號的下降沿。
電平轉(zhuǎn)換電路56具有兩套串聯(lián)連接的pMOS和nMOS。每個nMOS的柵接收處于行地址選通信號RASX的同相和反相的信號。用于產(chǎn)生RASX信號的這些反相和未反相信號的反相器接收內(nèi)電源電壓VII和地電壓VSS。RASX信號是在激活字線時變成低電平的控制信號。pMOS的柵各個連接相鄰的pMOS的漏，并且用于接收RASX信號的正邏輯的nMOS的漏(或輸出節(jié)點)連接RS觸發(fā)器58。每個pMOS的源接收電源電壓VDD，并且每個nMOS的源接收地電壓VSS。
RS觸發(fā)器58由兩個二輸入或非門組成。與輸出節(jié)點ND2對應(yīng)的一種輸入接收起動信號STTCRX，另一輸入接收電平轉(zhuǎn)換電路56的輸出信號。
組合電路60接收節(jié)點ND1，ND2和芯片起動信號CE1X的低電平并且它把輸出節(jié)點ND3變成低電平。CE1X信號被產(chǎn)生在接收外部供應(yīng)的信號/CE1的輸入緩沖器(未示出)上，并且也是負邏輯信號。
在接收節(jié)點ND3的低電平后的大約100ns，定時調(diào)整電路54b通過反相器激活ULP信號(到高電平)。
圖13示出了低功率進入電路50的操作。
首先，當(dāng)接通電源時，STTCRX信號變成低電平，使得/CE1信號的電壓隨著電源電壓VDD升高。因此，阻止了故障的出現(xiàn)。
在接通電源后的預(yù)定時間，STTCRX信號變成高電平(圖13(a))。此后，用于控制DRAM的外控制器升高CE2信號到高電平(圖13(b))。上述的時間和第一實施方案中的相同。響應(yīng)CE2Z信號高電平，在圖12中的節(jié)點ND1變成高電平(圖13(c))。
執(zhí)行初始循環(huán)以把RASX信號變成低電平(圖13(d))。響應(yīng)RASX信號低電平，RS觸發(fā)器58升高ND2到高電平(圖13(e))。此后，開始圖11中的內(nèi)電壓發(fā)生器18的操作。
接下來，對進入低功率消耗方式提供進入命令。在該實施方案中，在把CE2信號變成低電平后的一預(yù)定時間，通過把/CE1信號變成低電平，DRAM進入到低功率消耗方式中。
在接收CE2Z信號后的大約100ns中，定時調(diào)整電路54a把節(jié)點ND1變成低電平(圖13(f))。在CE2Z信號的下降沿后的100ns或更多的時間中，CE1X信號變成低電平(圖13(g))。響應(yīng)CE1Z信號低電平和節(jié)點ND1低電平，圖12中的組合電路60將節(jié)點ND3變成低電平(圖13(h))。在接收節(jié)點ND3低電平后的大約100ns中，定時調(diào)整電路54b升高ULP信號到高電平(圖13(i))。DRAM進入到低功率消耗方式中。
因此，通過命令輸入，DRAM進入到低功率消耗方式中。
此時，圖12中的電平轉(zhuǎn)換電路56的反相器接收電源電壓VDD而不是內(nèi)電源電壓VII。結(jié)果，由于可靠關(guān)閉nMOS的柵，阻止電平轉(zhuǎn)移電路56具有滲漏通道。
當(dāng)釋放低功率消耗方式時，CE1X信號首先變成高電平(圖13(j))。組合電路60接收CE1X信號的高電平，以把節(jié)點ND3變成高電平(圖13(k))和ULP信號變成低電平(圖13(i))。在CE1X信號上升沿之后200μs，CE2Z信號變?yōu)楦唠娖?圖13(m))。應(yīng)CE2Z信號高電平的要求，節(jié)點ND1的電平變成高電平。在200μs的期間中，激活內(nèi)電壓發(fā)生器18，以穩(wěn)定在預(yù)定電平的各個內(nèi)電壓VPP，VPR，VII和VBB。
在這里，如同第一實施方案，執(zhí)行內(nèi)電壓發(fā)生器18的激活和阻止激活。特別是，除了進入和退出低功率消耗方式由命令輸入執(zhí)行外，在該實施方案中的各個電路的控制和第一實施方案中的相同。
該實施方案可達到與先前第一實施方案相似的效果。而且，在該實施方案中，通過使用/CE1信號和CE2信號的命令輸入，DRAM可進入到低功率消耗方式中并可從低功率消耗方式中釋放出來。
圖14示出了本發(fā)明半導(dǎo)體存儲器件的第三實施方案。與第一和第二實施方案描述的相同的電路用相同的參考號指出，并省略它們的詳細描述。
在該實施方案中，低功率進入電路62接收低功率消耗方式信號/LP。低功率消耗方式信號/LP是DRAM進入低功率消耗方式的專用信號。低功率進入電路62檢測/LP信號的下降沿，以使DRAM進入到低功率消耗方式中。將/CE1信號，CE2信號和另一個控制信號CN供應(yīng)到命令譯碼器52。剩余結(jié)構(gòu)和先前第一實施方案的相似。
根據(jù)本發(fā)明，在接通電源和進入和退出低功率消耗方式時的操作時間和圖7中時間圖里的CE2信號被/LP信號取代的情況中的操作時間相似。
該實施方案可達到與先前第一實施方案相似的效果。而且，在該實施方案中，通過專用低功率消耗方式信號/LP，DRAM可可靠地進入到低功率消耗方式中和從該方式中釋放出來。
圖15和16示出了在本發(fā)明半導(dǎo)體存儲器件第四實施方案中的VII啟動器及其控制方法的第三實施方案。和第一實施方案描述相同的電路用相同參考號指出，并省略它們的詳細描述。
在該實施方案中，形成VII啟動器70以替換圖3中的VII啟動器10(第一實施方案)。另外的配置與圖3中的相同。換言之，通過在/CE1信號的高電平過程中把CE2信號變成低電平，與圖7中的相似的該實施方案的DRAM進入到低功率消耗方式中，并且通過將CE2信號變成高電平，從低功率消耗方式中釋放出來。
VII啟動器70包括圖15中的釋放探測電路72，圖16中的電平探測電路74，通電電路76。在圖15和16中，除了該電路具有指示的電源電壓外，邏輯電路供應(yīng)有電源電壓VDD。
釋放探測電路72包括探測電路72a，電平轉(zhuǎn)換電路72b和觸發(fā)器72c。探測電路72a接收圖3中的低功率信號ULP并輸出與ULP信號下降沿同步的脈沖LPLS的低電平。電平轉(zhuǎn)移電路72b將行地址選通信號RASZ的高電平電壓(內(nèi)電源電壓VII)轉(zhuǎn)換成外電源電壓VDD，并輸出具有反相邏輯的行地址選通信號RASX1。電平轉(zhuǎn)移電路72b與圖12中的電平轉(zhuǎn)移電路56相同。接收來自探測電路72a的低脈沖，觸發(fā)器72c將釋放信號REL變成高電平，并接收電平轉(zhuǎn)移電路72b的低電平(RASZ＝高電平)，它將釋放信號REL變成低電平。
在圖16中，電平探測電路74包括差動放大器74a和反相器行74b，差動放大器74a包括電流鏡電路，變換器行74b包括奇數(shù)個反相器并接收差動放大器74a的輸出。在釋放信號REL的高電平過程中，激活差動放大器74a，其比較內(nèi)電源電壓VII與參考電壓VREF，并輸出比較結(jié)果到反相器行74b。內(nèi)電源電壓VII的發(fā)生器產(chǎn)生內(nèi)電源電壓VII的恒定值，與外部供應(yīng)的電源電壓VDD的波動無關(guān)。另一方面，參考電壓VREF依靠電源電壓VDD的波動而變化。
當(dāng)內(nèi)電源電壓VII低于參考電壓VREF時，差動放大器74a的輸出電壓下降。差動放大器74a包括用于接收參考電壓VREF以阻止對參考電壓VREF低微波動的反應(yīng)的MOS電容器74c。另外，用于接收參考電壓VREF的nMOS74d被放置在到地線VSS的通路上，以限制流到地線VSS的電流并減小差動放大器74a操作過程中的功率消耗。nMOS74d用以高阻操作。在反相器行74b初始階段的反相器74e具有串聯(lián)連接的nMOS，以便具有與差動放大器74a輸出一致的輸入信號的邏輯閾值。
由于電源電壓被供應(yīng)給DRAM，通電電路76在預(yù)定期間將起動信號STT變成高電平。一接收到起動信號STTPZ高電平或起動信號STT的高電平，或(OR)電路78就輸出起動信號STTVII(復(fù)位信號)的高電平。與圖3中的起動信號相似的起動信號STTVII被供應(yīng)到主電路單元20并初始預(yù)定內(nèi)電路。
圖17示出上述DRAM在進入和退出低功率消耗方式時的操作時間。
首先，當(dāng)CE2信號(未示出)變成低電平時，通過圖3中的低功率進入電路14，DRAM進入到低功率消耗方式中，并且內(nèi)電源電壓VII的發(fā)生器終止它的操作。內(nèi)電源電壓VII(例如，在正常操作中為2.0V)變得等于電源電壓VDD(例如，2.5V)(圖17(a))，并且ULP信號變成高電平(圖17(b))。
隨后，CE2信號正變成高電平，DRAM從低功率消耗方式中釋放出來并且ULP信號變成低電平(圖17(c))。換言之，按照在低功率消耗方式中接收的CE2信號的電平，DRAM從低功率消耗方式中釋放出來。圖3中的低功率進入電路14控制從低功率消耗方式中的退出。
接收ULP信號的下降沿，圖15中的探測電路72a將LPLS信號變成低電平(脈沖)(圖17(d))。接收LPLS信號的低電平，圖15中的觸發(fā)器72c將REL信號變成高電平(圖17(e))。
由于從低功率消耗方式中的退出，內(nèi)電源電壓VII的電源線和電源電壓VDD的電源線被斷開，同時內(nèi)電源電壓VII的發(fā)生器開始它的操作。內(nèi)電源電壓VII從發(fā)生器的啟動時下降一段時間(圖17(f))。當(dāng)內(nèi)電源電壓VII低于參考電壓VREF(例如，1.25V)時，圖16中的差動放大器74a輸出低電平到反相器行74b。反相器行74b一接收到差動放大器74a的低電平就輸出STTPZ信號的高電平(圖17(g))?；螂娐?8一接收到STTPZ信號的高電平就將起動信號STTVII變成高電平。起動信號STTVII作為復(fù)位信號并且圖3中的主電路單元20的預(yù)定內(nèi)電路被初始化。
在從低功率消耗方式中退出后，通過發(fā)出操作命令到DRAM，RASZ信號被變成高電平(圖17(h))并且REL信號變成低電平(圖17(i))。由于REL信號的低電平而阻止激活差動放大器74a。
如上述，在退出低功率消耗方式時，當(dāng)由于內(nèi)電源電壓VII低于預(yù)定電壓(參考電壓VREF)，不能確保供應(yīng)有內(nèi)電源電壓VII的內(nèi)電路的操作時，內(nèi)電路的初始化阻止它出現(xiàn)異常。
在上述的該實施方案中，當(dāng)在低功率消耗方式中接收的CE2信號的狀態(tài)指示低功率消耗方式的退出時，釋放低功率消耗方式。這就通過外部的控制信號允許容易地將芯片從低功率消耗方式中退出。
在退出低功率消耗方式時，在內(nèi)電源電壓VII低于參考電壓VREF的期間中，其為復(fù)位信號用于初始化內(nèi)電路的起動信號STTVII被激活。這就在低功率消耗方式轉(zhuǎn)換為正常操作方式時，使得安全地復(fù)位內(nèi)電路和阻止內(nèi)電路出現(xiàn)故障變得可能。
控制信號(CE2信號)使得芯片能夠進入到低功率消耗方式中，并使芯片能夠從低功率消耗方式中退出。
圖18示出了本發(fā)明半導(dǎo)體存儲器件的第五實施方案和第四實施方案的控制方法。與第一和第四實施方案描述相同的電路用相同參考號指出，并省略它們的詳細描述。
在該實施方案中，形成電平探測電路80，替換第四實施方案中的電平探測電路74。其它配置與第四實施方案中的相同。
電平探測電路80包括用于比較內(nèi)電源電壓VII和參考電壓VREF的差動放大器80a；包括偶數(shù)個反相器的反相器行80b；用于比較字線(未示出)的升壓電壓VPP和外部電源電壓VDD的差動放大器80c；包括偶數(shù)個反相器的反相器行80d；和與非門80e。由升壓器產(chǎn)生的升壓電壓形成在芯片的內(nèi)部。差動放大器80a和80c與圖16中的差動放大器74a相同，并且一接收到REL信號的高電平就被激活。反相器行80b和80d由處于初始階段的反相器和圖16中反相器行74b的第二階段的反相器組成。變換器行80b接收差動放大器80a的輸出，并且輸出接收的邏輯電平到與非門80e，作為起動信號STT1X。反相器行80d接收差動放大器80c的輸出，并且輸出接收的邏輯電平到與非門80e，作為起動信號STT2X。與非門80e作為負邏輯的或電路操作并且輸出起動信號STTPZ。
圖19示出了上述DRAM在進入和退出低功率消耗方式時的操作時間。
首先，當(dāng)CE2信號(未示出)變成低電平時，DRAM進入到低功率消耗方式中并且內(nèi)電源電壓VII的發(fā)生器和升壓電壓VPP的發(fā)生器終止它們的操作。內(nèi)電源電壓VII(例如，在正常操作中為2.0V)和升壓電壓VPP(例如，在正常操作中為3.7V)變得等于電源電壓VDD(例如，2.5V)(圖19(a))并且ULP信號變成高電平(圖18(b))。
隨后，CE2信號正變成高電平，DRAM從低功率消耗方式中釋放出來，并且ULP信號變成低電平(圖19(c))。像在圖17中的一樣，LPLS信號變成低電平(圖19(d))，并且REL信號變成高電平(圖19(e))。
由于從低功率消耗方式中的退出，內(nèi)電源電壓VII的電源線和電源電壓VDD的電源線被斷開，并且內(nèi)電源電壓VII的發(fā)生器開始它的操作。從發(fā)生器的開始時內(nèi)電源電壓下降一段時間(圖19(f))。在內(nèi)電源電壓VII低于參考電壓VREF(例如，1.25V)期間中，輸出STT1X的低電平(圖19(g))。相似地，升壓電壓VPP的電源線和電源電壓VDD的電源線間的連接被斷開，并且升壓電壓VPP的發(fā)生器開始它的操作。從發(fā)生器開始時升壓電壓VPP下降一段時間(圖19(h))。在升壓電壓VPP低于電源電壓VDD的期間中，輸出STT2X信號的低電平(圖19(i))。
在STTIX信號或STT2X信號處于低電平的期間中，圖18中的與非門80e輸出STTPZ信號的高電平(圖19(j))。在STTPZ信號的高電平中，起動信號STTVII(圖16)變成高電平。起動信號STTVII作為復(fù)位信號并初始圖3中的主電路單元20的預(yù)定內(nèi)電路。
從低功率消耗方式中退出后，DRAM初始它的操作，從而RASZ信號變成高電平(圖19(k))和REL信號變成低電平(圖19(1))像圖17中的一樣。由于REL信號的低電平，阻止激活差動放大器80a和80c。
該實施方案可得到與先前第四實施方案相似的效果。而且，在該實施方案中，在從低功率消耗方式退出時，在內(nèi)部產(chǎn)生的升壓電壓VPP低于外部電源電壓VDD的期間中，用于初始內(nèi)電路的起動信號STTVII被激活。特別是，在從低功率消耗方式中退出時，在至少一種內(nèi)電源電壓VII分別低于參考電壓VREF和電源電壓VDD的期間中，用于初始內(nèi)電路的起動信號STTVII被激活。這就使得在低功率消耗方式轉(zhuǎn)換為正常操作方式時，可能安全地復(fù)位內(nèi)電路并阻止內(nèi)電路出現(xiàn)故障(異常)。
圖20示出了本發(fā)明第六實施方案中的半導(dǎo)體存儲期間的起動信號發(fā)生器和第五實施方案的控制方法。與第一和第四實施方案描述相同的電路用相同參考號指出，并省略它們的詳細描述。
在該實施方案的DRAM中，形成起動信號發(fā)生器82，替換第四實施方案描述的釋放探測電路72和電平探測電路74。其它配置與圖3(第一實施方案)中的相同。
起動信號發(fā)生器82由用于接收其為反相CE2信號的CE2X信號的CMOS反相器82a，連接CMOS變換器82a輸出的MOS電容器82b，用于接收CMOS反相器82a的輸入和參考電壓VREF的差動放大器82c組成。當(dāng)節(jié)點ND4的電壓低于參考電壓VREF時，包括電流鏡電路的差動放大器82c將起動信號STTPZ變成高電平。
CMOS反相器82a的pMOS具有長的溝道長度，以具有高的開態(tài)電阻。CR時間常數(shù)電路由CMOS反相器82a的pMOS和MOS電容器82b組成。與使用擴散電阻的情況相比，使用晶體管的開態(tài)電阻以組成CR時間常數(shù)電路允許減小線路圖的尺寸。
圖21示出了上述DRAM在進入和退出低功率消耗方式時的操作時間。
首先，當(dāng)CE2信號(未示出)變成低電平時，CE2X信號變成高電平并且DRAM進入到低功率消耗方式中。內(nèi)電源電壓VII的發(fā)生器和升壓電壓VPP的發(fā)生器終止它們的操作。圖20中的CMOS反相器82a一接收到CE2X信號的高電平就將nMOS打開并將節(jié)點ND4變成低電平(圖21(a))。當(dāng)節(jié)點ND4的電壓低于參考電壓VREF時，差動放大器82c將STTPZ信號變成高電平(圖21(b))。
隨后，CE2信號正被變成高電平并且CE2X信號正變成低電平，DRAM從低功率消耗方式中釋放出來(圖21(c))。圖20中的CMOS反相器82一接收到CE2X信號的低電平，就將pMOS打開并將節(jié)點ND4變成高電平(圖21(d))。此時，根據(jù)pMOS的開態(tài)電阻和CMOS電容器確定的時間常數(shù)，節(jié)點ND4的電壓逐漸升高。當(dāng)節(jié)點ND4的電壓高于參考電壓VREF時，差動放大器82c將STTPZ信號變成低電平(圖21(e))。
因此，在從低功率消耗方式退出的期間T2中，激活(高電平)STTPZ信號(復(fù)位信號)并初始內(nèi)電路。在從低功率消耗方式中退出后，設(shè)置期間T2與內(nèi)電源電壓VII低于預(yù)定電壓的期間相應(yīng)，使得不能保證供應(yīng)有內(nèi)電源電壓VII的內(nèi)電路。換言之，起動信號發(fā)生器8作為計時器操作，用于確定期間T2的長度。
該實施方案可得到與先前第四實施方案相似的效果。而且，在該實施方案中，在從低功率消耗方式中退出時，起動信號發(fā)生器82作為計時器操作，以產(chǎn)生STTPZ信號，并且在從低功率消耗方式退出后的期間T2中，初始內(nèi)電路。這就使得在低功率消耗方式變換成正常操作方式時，可能可靠地復(fù)位內(nèi)電路并阻止內(nèi)電路出現(xiàn)故障。
由于起動信號發(fā)生器82作為CR時間常數(shù)電路操作，在傳播到CR時間常數(shù)電路的信號的傳播延遲時間的基礎(chǔ)上，設(shè)置期間T2是可能的。這就使得可能通過簡單電路設(shè)置用于復(fù)位內(nèi)電路的期間。
pMOS的開態(tài)電阻被用于形成CR時間常數(shù)電路，使得可減小起動信號發(fā)生器82的線路圖的尺寸。
圖22示出了本發(fā)明半導(dǎo)體存儲器件的第七實施方案和控制方法。在這里，不再詳細描述通過用相同參考號指出的與第一實施方案相同的電路。
在該實施方案中，DRAM包括VII啟動器10，VDD啟動器12，低功率進入電路84，命令譯碼器16，內(nèi)電壓發(fā)生器86和主電路單元88。內(nèi)電壓發(fā)生器86具有低通過濾器22，參考電壓發(fā)生器24，VPP探測器90，升壓器92，預(yù)充電電壓發(fā)生器94，內(nèi)電源電壓發(fā)生器96，VBB探測器98和基底電壓發(fā)生器100。主電路單元88具有存儲磁心38，外圍電路40，分頻器102和振蕩器104。這些分頻器102和振蕩器104是用于產(chǎn)生定時信號以在自更新方式中自動執(zhí)行更新操作的控制電路。
圖23示出了參考電壓發(fā)生器24的詳圖。
參考電壓發(fā)生器24裝配有用于產(chǎn)生參考電壓VREF的參考電壓發(fā)生器24a，由pMOS組成的啟動器24b，差動放大器24c和調(diào)節(jié)器24d。
參考電壓發(fā)生器24a具有由pMOS做成的電流鏡電路，分別串聯(lián)連接電流鏡電路的兩個nMOS，和連接在一個nMOS源和地線VSS間的寄存器。參考電壓發(fā)生器24a的輸出連接到nMOS的柵和另一nMOS的漏上，從其中產(chǎn)生參考電壓VREF。另一nMOS的柵連接另一nMOS的源。
當(dāng)起動信號STTCRX在通電后被激活時，啟動器24b升高參考電壓VREF到高電平。
差動放大器24c具有由pMOS做成的電流鏡部件，由nMOS做成的差動輸入部件，并且一個nMOS把參考電壓供應(yīng)給柵并連接差動輸入部件和地線VSS。將參考電壓VREF供應(yīng)到差動輸入部件的一個nMOS的柵上，將參考電壓VRFV供應(yīng)到另一個nMOS的柵上。
通過連接pMOS和串聯(lián)在電源線VDD和地線VSS間的五個電阻器而構(gòu)成調(diào)節(jié)器24d。從各個元件的連接節(jié)點，分別輸出參考電壓VRFV，VPREF，VPRREFL和VPRREFH。以連接地線VSS的電阻器的兩個終端，連接被低功率信號NAPX控制的nMOS的源和漏。當(dāng)激活低功率信號NAPX(到低電平)時，連接地線VSS的電阻器被繞過。因此，在低功率消耗方式中，參考電壓VRFV，VPREF，VPRREFL和VPRREFH的電平(絕對值)發(fā)生變化，從而與正常操作方式相比降低了電壓。
圖24示出了內(nèi)電源電壓發(fā)生器96的詳圖。
通過從圖5中的第一實施方案VII內(nèi)電源電壓發(fā)生器32中消除開關(guān)電路32e和nMOS32d并通過增加穩(wěn)定電容器96a，開關(guān)96b和nMOS96c而構(gòu)成內(nèi)電源電壓發(fā)生器96。穩(wěn)定電容器96a存儲一部分供應(yīng)到內(nèi)電源線VII的電荷，以減小如否則可能被電源噪聲引起的電源電壓VII的漂移。例如，開關(guān)96b由COMS傳輸門組成。如排列在內(nèi)電源線VII和地線VSS間的nMOS96c通過反相器在它的柵上供應(yīng)低功率信號NAPX的反相邏輯。
當(dāng)激活低功率信號NAPX時，開關(guān)96b關(guān)閉，以斷開調(diào)節(jié)器32c和內(nèi)電路。此時，關(guān)閉nMOS96c，使得內(nèi)電源線VII下降到地電壓(0V)。電源電壓VII未供應(yīng)到內(nèi)電路上，使得在功率消耗方式中未發(fā)生內(nèi)電路中的晶體管等的漏電流。特別是，內(nèi)電路的功率消耗可降低至零。此時，保持調(diào)節(jié)器32c和穩(wěn)定電容器96a間的連接，使得穩(wěn)定電容器96a如在正常操作中存儲電荷。
在釋放低消耗方式后，當(dāng)阻止激活低功率信號NAPX時打開開關(guān)96b。與此同時，關(guān)閉nMOS96c以連接調(diào)節(jié)器32c和內(nèi)電路。此時，不但從調(diào)節(jié)器32c供應(yīng)的電荷而且存儲在穩(wěn)定電容器96a中的電荷被供應(yīng)到內(nèi)電源線VII，使得內(nèi)電源電壓VII升高并供應(yīng)到內(nèi)電路上。結(jié)果，在釋放低功率消耗方式后可立即操作內(nèi)電路。
圖25示出了升壓器92，VPP探測器90，基底電壓探測器100和VBB探測器98。
升壓器92裝配有在激活升壓起動信號VPPEN時要被操作的振蕩器106，和多個單元108和110。當(dāng)激活低功率信號NAPX時，單元108接收來自振蕩器106的脈沖信號PLS1-PLS6，以產(chǎn)生升壓電壓VPP。響應(yīng)來自振蕩器106的脈沖信號PLS1-PLS6，不管低功率信號NAPX，單元110在任何時候產(chǎn)生升壓電壓VPP。在低功率信號NAPX激活的基礎(chǔ)上，單元108停止它的操作，使得在功率消耗方式中升壓器92的功率消耗下降。在低功率消耗方式中，不執(zhí)行更新操作，使得如以下將要描述的，即使升壓器92的驅(qū)動能力下降也不出現(xiàn)問題。不管操作方式，根據(jù)時間期間(即時間特性)確定在任何時候要被操作的單元110的數(shù)目，直到從低功率消耗方式中返回后執(zhí)行正常操作或更新操作。
基底電壓發(fā)生器100裝配有通過激活基底電壓探測信號VBBDET和阻止激活低功率信號NAPX而被操作的多個單元112，通過激活基底電壓探測信號VBBDET而被操作的多個單元114。當(dāng)在低功率信號NAPX激活的基礎(chǔ)上停止單元112的操作時，在功率消耗方式中基底電壓發(fā)生器100的功率消耗下降。不管操作方式，根據(jù)從低功率消耗方式返回到正常操作方式或更新操作后的時間期間(即時間特性)確定要被操作的單元114的數(shù)目。
圖26示出了升壓器92的單元108的詳圖。
單元108包括每一個都由nMOS做成的四個電容器108a，108b，108c和108d，和作為開關(guān)操作的pMOS108e和108f。當(dāng)阻止激活低功率信號NAPX時，電容器108a，108b，108c和108d分別在它們的一端接收脈沖信號PLS1，PLS2，PLS3和PLS4的反相邏輯。電容器108a-108d的另一端通過多個二極管連接的nMOS連接電源線VDD。當(dāng)阻止激活低功率信號NAPPX時，pMOS108e和108f的柵通過邏輯門在它們的柵上分別接收脈沖信號PLS5和PLS6。
脈沖信號PLS1，PLS2和PLS5和脈沖信號PLS3，PLS4和PLS6是彼此反相的。低功率信號NAPX和脈沖信號PLS5和PLS6的高電平電壓等于升壓電壓VPP，以便可靠地關(guān)閉pMOS108e和108f。
響應(yīng)輸入的脈沖信號PLS1，PLS2，PLS3和PLS4，電容器108a和108b，108c和108d交替充電和放電。與電容器108a和108b，和電容器108c和108d的激勵操作同步，pMOS108e和108f交替打開。而且，通過這些激勵操作，電源電壓VDD被增加到升壓電壓VPP。當(dāng)激活低功率信號NAPX時，單元108停止它的操作。
圖27示出了升壓器92的單元110的詳圖。
單元110是通過從單元108中消除掉低功率信號NAPX和NAPPX的邏輯而做成的電路。換言之，單元110在電源打開后的任何時候操作，以產(chǎn)生升壓電壓VPP。
圖28示出了VPP探測器90的詳圖。
VPP探測器90裝配有差動放大器90a和用于將它的電壓供應(yīng)到差動放大器90a的一個輸入的電壓發(fā)生器90b。
差動放大器90a具有由pMOS組成的電流鏡部件90c，由nMOS組成的一對差動輸入部件90d和90e。差動輸入部件90d和90e的輸入端接收參考信號VPREF和通過轉(zhuǎn)換來自電壓發(fā)生器90b的升壓電壓VPP的電平而產(chǎn)生的控制信號VPP2。差動輸入部件90d通過總是打開的nMOS連接地線VSS，差動輸入部件90e通過在阻止激活低功率信號NAPX時打開的nMOS連接地線VSS。
總之，差動輸入部件90d在任何時候操作，差動輸入部件90e只在阻止激活低功率信號NAPX時操作。在低功率消耗方式中差動輸入部件90c停止它的操作，使得減小功率消耗。當(dāng)控制電壓VPP2低于參考電壓VPREF時，差動放大器90a激活升壓起動信號(到高電平)。
通過連接串聯(lián)在用于產(chǎn)生升壓電壓VPP的節(jié)點和地線VSS間的三個電阻器而構(gòu)成電壓發(fā)生器90b?？刂齐妷篤PP2從用于供應(yīng)升壓電壓VPP的節(jié)點一側(cè)的電阻器的另一端輸出。以連接地線VSS的電阻器的兩端，分別連接用低功率信號NAPX控制的nMOS的源和漏。當(dāng)激活低功率信號NAPX時，繞過連接地線VSS的電阻器。因此，在低功率消耗方式中，控制信號VPP2的電平下降。
圖29示出了基底電壓發(fā)生器100的單元112的詳圖。
單元112裝配有振蕩器112a和激勵電路112b。
振蕩器112a被構(gòu)造成由邏輯門的奇數(shù)個級組成的環(huán)行振蕩器。在基底電壓探測信號VBBDET被激活而低功率信號NAPX被阻止激活時，振蕩器112a進行操作。
激勵電路112b包括具有串聯(lián)連接在電源線VDD和激勵節(jié)點PND間的三個pMOS和一個nMOS的電源電壓部件112c，由柵連接激勵節(jié)點PND的pMOS組成的電容器112d，用于在激勵節(jié)點PND在高電平時連接激勵節(jié)點PND和地線VSS的nMOS112e，和用于連接激勵節(jié)點PND和基底節(jié)點VBB的二極管連接的nMOS112f。
在激勵電路112b中，當(dāng)電源部件112c和電容器112d的pMOS和nMOS接收來自振蕩器112a的時鐘信號時，激勵節(jié)點PND可交換地具有地電壓和負電壓。而且，當(dāng)激勵節(jié)點PND具有負電壓時，基底節(jié)點VBB的電荷被泵出，以設(shè)置基底節(jié)點VBB到負電壓。在低功率消耗方式中(低功率信號NAPX激活時)，單元112停止它的操作。
圖30示出了基底電壓發(fā)生器100的單元114的詳圖。
單元114裝配有振蕩器114a和激勵電路114b。
振蕩器114a是通過從單元112的振蕩器112a中消除掉低功率信號NAPX的邏輯而做成的電路?？傊?，即使在功率消耗方式中，振蕩器114a響應(yīng)基底電壓探測信號VBBDET進行操作，以產(chǎn)生基底電壓VBB。激勵電路114b是與單元112的激勵電路112b相同的電路。
圖31示出了VBB探測器98的詳圖。
VBB探測器98裝配有兩個探測單元98a和98b，和用于輸出作為基底電壓探測信號VBBDET的單元98a和98b的探測結(jié)果的或邏輯的或電路98c。
探測單元98a包括具有電阻器的參考電壓發(fā)生部件98d；串聯(lián)連接在內(nèi)電源線VII和地線VSS間的pMOS和電阻器；具有兩個串聯(lián)連接的nMOS的電平探測部件98e；具有通過pMOS負載電路連接電源線VII的pMOS的CMOS反相器98f；和用于連接電平探測部件98f的輸出節(jié)點NOUT1和地線VSS的nMOS98g。參考電壓發(fā)生部件98d的pMOS的柵和nMOS98g的柵接收低功率信號NAPX。因此，在正常操作方式中阻止激活探測單元98a，但在功率消耗方式中被激活。當(dāng)激活時，電平探測部件98e的輸出節(jié)點NOUT1的電壓隨著基底電壓VBB的升高而升高。在該實施方案中，當(dāng)基底電壓VBB升高到-0.5V時，CMOS反相器98f應(yīng)電平探測部件98d的探測結(jié)果(即輸出節(jié)點NOUT1的電壓)的要求，輸出低電平。當(dāng)接收CMOS反相器98f的低電平時，或電路98c激活基底電壓探測信號VBBDET。
在探測單元98b中，參考電壓發(fā)生部件98d的pMOS的柵和nMOS98g的柵被供應(yīng)低功率信號NAPX的反相邏輯。剩余結(jié)構(gòu)與探測單元98a的相同。在該實施方案中，當(dāng)在正常操作方式中基底電壓VBB升高到-1.0V時，響應(yīng)電平探測部件98e(即輸出節(jié)點NOUT1的電壓)探測結(jié)果，CMOS反相器98f輸出低電平。當(dāng)?shù)凸β市盘朜APX處于低電平(在功率消耗方式中)時，探測單元98b的參考電壓發(fā)生部件98d的輸出具有地電壓VSS(0V)。因此，在任何時候電平探測部件98e的輸出節(jié)點NOUT2具有低電平?？傊诠β氏姆绞街凶柚辜せ钐綔y單元98b。
因此，當(dāng)基底電壓VBB升高到-1.0V時，VBB探測器98在正常操作方式中只使用探測單元98b并激活基底電壓探測信號VBBDET。當(dāng)激活基底電壓探測信號VBBDET時，如圖29和30所示，基底電壓發(fā)生電路100的單元112和114進行操作，使得基底電壓VBB下降。
在低功率消耗方式中，另一方面，當(dāng)激活低功率信號NAPX時，VBB探測器98激活探測單元98a但阻止激活探測單元98b。結(jié)果，減小VBB探測器98的功率消耗。在功率消耗方式中只通過探測電路98a探測基底電壓VBB的電平，使得在基底電壓VBB升高到-0.5V時激活基底電壓探測信號VBBDET?；纂妷篤BB的探測電平(以絕對值)變低，使得要被基底電壓發(fā)生器100產(chǎn)生的基底電壓VBB的絕對值減小。換言之，與正常操作方式相比，在功率消耗方式中進一步抑制基底電壓發(fā)生器100的操作。結(jié)果，可減小功率消耗?；纂妷篤BB和地電壓VSS間的差值減小，從而減小基底滲漏。因此，基底電壓探測信號VBBDET的出現(xiàn)頻率降低，以減小基底電壓發(fā)生器100的操作頻率。結(jié)果，可進一步減小功率消耗。
圖32示出了預(yù)充電電壓發(fā)生器94的詳圖。
預(yù)充電電壓發(fā)生器94裝配有差動放大器94a和94b和VPR發(fā)生器94c。
差動放大器94a具有由pMOS組成的電流鏡部件94d，和一對由nMOS組成的差動輸入部件94e和94f。差動輸入部件94e和94f的輸入接收參考電壓VPRREFL和預(yù)充電電壓VPR。差動輸入部件94e通過總是打開的nMOS連接地線VSS，差動輸入部件94f通過在阻止激活低功率信號NAPX時打開的nMOS連接地線VSS。
總之，差動輸入部件94e在任何時候進行操作，而差動輸入部件94f只在阻止激活低功率信號NAPX時進行操作。在功率消耗方式中差動輸入部件94f停止它的操作，使得減小功率消耗。當(dāng)參考電壓VPRREFL高于預(yù)充電電壓VPR時，差動放大器94a設(shè)置輸出節(jié)點NOUT3到低電平。
差動放大器94b具有由nMOS組成的電流鏡部件94g，和一對由pMOS組成的差動輸入部件94h和94i。差動輸入部件94h和94i的輸入端接收參考電壓VPRREFH和預(yù)充電電壓VPR。差動輸入部件94g通過總是打開的pMOS連接電源線VDD，差動輸入部件94i通過在阻止激活低功率信號NAPX時打開的pMOS連接電源線VDD。
差動輸入部件94h在任何時候進行操作，而差動輸入部件94i只在阻止激活低功率信號NAPX時進行操作。在低功率消耗方式中，差動輸入部件94i停止它的操作，使得減小功率消耗。當(dāng)參考電壓VPRREFH低于預(yù)充電電壓VPR時，差動放大器94b設(shè)置輸出節(jié)點NOUT4到低電平。
VPR發(fā)生器94c具有串聯(lián)連接在電源線VDD和地線VSS間的pMOS和nMOS。pMOS的柵連接輸出節(jié)點NOUT3。nMOS的柵連接輸出節(jié)點NOUT4。從pMOS和nMOS的漏上，輸出預(yù)充電電壓VPR。預(yù)充電電壓VPR被用作配對位線的均衡電壓和存儲磁心38中的存儲單元的板極電壓。
在功率消耗方式中，差動輸入部件94f和94i的阻止激活降低預(yù)充電電壓發(fā)生器94對預(yù)充電電壓漂移的響應(yīng)。然而，如以下將要描述的，在功率消耗方式中不執(zhí)行讀操作和更新操作，使得即使降低預(yù)充電電壓發(fā)生器94的響應(yīng)，也不出現(xiàn)問題。
圖33示出了振蕩器104的詳圖。
振蕩器104裝配有具有串聯(lián)連接的CMOS變換器奇數(shù)級的環(huán)行振蕩器104a，用于從環(huán)行振蕩器104a中抽取出振蕩信號OSCZ的緩沖器104b。圖33中的虛線框是用于調(diào)整環(huán)行振蕩器104a級數(shù)(與自更新期間對應(yīng))的開關(guān)。通過多晶硅熔絲的燒端或通過布線層的光掩膜的布置模式，設(shè)置這些開關(guān)的開/關(guān)。在該實例中，環(huán)行振蕩器104a的級數(shù)被置為“7”。CMOS反相器的pMOS和nMOS的源分別通過pMOS負載和nMOS負載連接內(nèi)電源線VII和地線VSS。pMOS負載和nMOS負載的柵分別由控制電壓PCNTL和NCNTL控制。振蕩器104具有用于接收低功率信號NAPX的pMOS和nMOS。當(dāng)激活低功率信號NAPX時，那些pMOS被打開，以固定環(huán)行振蕩器104a的預(yù)定節(jié)點到高電平，但是當(dāng)那些nMOS被關(guān)閉時，CMOS反相器的nMOS和地線VSS間的連接被斷開。結(jié)果，振蕩器104在功率消耗方式中停止它的操作。
圖34示出了形成在振蕩器104中用于產(chǎn)生控制電壓PCNTL和NCNTL的發(fā)生器116。
發(fā)生器116裝配有串聯(lián)連接在內(nèi)電源線VII和地線VSS間的pMOS，pMOS二極管和電阻器；串聯(lián)連接在內(nèi)電源線VII和地線VSS間的電阻器，nMOS二極管和nMOS；排列在用于產(chǎn)生控制電壓PCNTL的節(jié)點和內(nèi)電源線VII間的MOS電容器；排列在用于產(chǎn)生控制電壓NCNTL的節(jié)點和地線VSS間的MOS電容器。
控制電壓PCNTL從pMOS二極管和電阻器間的連接節(jié)點處產(chǎn)生，并隨著內(nèi)電源電壓VII的漂移而變化?？刂齐妷篘CNTL從nMOS二極管和電阻器間的連接節(jié)點處產(chǎn)生，并隨著地電壓VSS的漂移而變化。因此，圖33中的CMOS變換器的pMOS和nMOS的柵至源電壓總是恒定的，使得不管內(nèi)電源電壓VII的漂移，環(huán)行振蕩器104a的振蕩周期是恒定的。MOS電容器阻止發(fā)生在內(nèi)電源線VII和地線VSS上的高頻噪聲影響控制電壓PCNTL和控制電壓NCNTL。結(jié)果，取消了內(nèi)電源電壓VII和地電壓VSS的漂移，使得在激活振蕩電路104(在自更新方式中)時，對預(yù)定期間總是產(chǎn)生振蕩信號OSCZ。
當(dāng)激活低功率信號NAPX時，關(guān)閉pMOS和nMOS。換言之，在功率消耗方式中阻止激活發(fā)生器116。此時，控制電壓PCNTL和NCNTL分別變成低電平和高電平。
在如此描述的DRAM中，與第一實施方案相同，圖22中的低功率進入電路84激活低功率信號NAPX(到低電平)，以在芯片接收外部低電平的芯片起動信號CE2時，使其進入到低功率消耗方式中。
當(dāng)激活低功率信號NAPX時，圖23中的參考電壓發(fā)生器24降低參考電壓VRFV，VPREF，VPREFL和VPREFH的電平。圖28中的VPP探測器90阻止激活差動輸入部件90e并同時降低要被供應(yīng)到差動輸入部件90d的控制電壓VPP2的電平。如圖25所示，升壓器92的單元108和基底電壓發(fā)生器100的單元112停止它們的操作。圖31中的VBB探測器98阻止激活探測單元98b但激活探測單元98a，以升高基底電壓VBB的探測電平。特別是，當(dāng)基底電壓VBB升高到-0.5V時，激活基底電壓探測信號VBBDET。圖32中的預(yù)充電電壓發(fā)生器94的差動放大器94a和94b分別阻止激活差動輸入部件94f和94i。圖33中的振蕩器104停止它的操作。圖34中的發(fā)生器116被阻止激活。
圖35示出了振蕩器104和分頻器102的操作。
當(dāng)激活低功率信號NAPX時，振蕩器104設(shè)置振蕩信號OSCZ到低電平。由于振蕩信號OSCZ停止它的振蕩，分頻器102的分頻停止，使得自更新計時器信號SRTZ變成低電平。因此，分頻器102的功率消耗基本為零。
因此，與常規(guī)技術(shù)相比，多個控制電路中止它們的操作或降低信號電平的探測能力，從而基本上減小低功率消耗方式中的功率消耗。一些控制電路以低探測狀態(tài)繼續(xù)它們的操作，使得在從低功率消耗方式中釋放后可立即開始正常操作。
在該實施方案中，如上述，在功率消耗方式中停止用于自更新的振蕩器104，以停止在自更新方式中執(zhí)行的操作。結(jié)果，可減小功率消耗方式中的功率消耗。
由于未執(zhí)行更新操作，內(nèi)電壓發(fā)生器86可以以足以補償被外圍電路40消耗的電功率(漏電流)的功率進行操作。結(jié)果，可減小功率消耗方式中的功率消耗。
即使在功率消耗方式中，內(nèi)電壓VPP，VBB和VPR被供應(yīng)到內(nèi)電路(包括外圍電路40，存儲磁心38等)上。因此，在剛剛從低功率消耗方式中釋放出來后可操作外圍電路40，存儲磁心38等。
在低功率消耗方式中，停止升壓器92的單元108和基底電壓發(fā)生器100的單元112的操作，使得可進一步減小功率消耗方式中的功率消耗。
在低功率消耗方式中，保持內(nèi)電源線VII和穩(wěn)定電容器96a間的連接，并斷開內(nèi)電源線VII和內(nèi)電路(外圍電路40和存儲磁心38)間的連接。停止供應(yīng)到外圍電路40的電源電壓，使得到外圍電路40的漏電流可消失，以減小功率消耗為零。從低功率消耗方式中釋放出來后，連接內(nèi)電源線VII和內(nèi)電路時，與存儲在穩(wěn)定電容器96a中的電荷對應(yīng)的電壓通過內(nèi)電源線VII供應(yīng)到內(nèi)電路上。因此，從低功率消耗方式釋放出來后，在內(nèi)電源電壓發(fā)生器96產(chǎn)生預(yù)定內(nèi)電源電壓VII之前，與存儲在穩(wěn)定電容器96a中的電荷對應(yīng)的電壓可施加到內(nèi)電路上。結(jié)果，在從低功率消耗方式中釋放出來后內(nèi)電路可立即進行操作。
在低功率消耗方式中，阻止激活VPP探測器90的差動放大器90a中的差動輸入部件90e和預(yù)充電電壓發(fā)生器94的差動放大器94a和94b中的差動輸入部件94f和94i，使得可減小差動放大器90a，94a和94b的功率消耗。
在低功率消耗方式中，停止升壓器92的單元108和基底電壓發(fā)生器100的單元112的操作，使得抑制升壓電壓VPP和基底電壓VBB的瞬變離散。換言之，可減小最大和最小升壓電壓VPP和基底電壓VBB間的差值，以減小漏電流。
通過降低被參考電壓發(fā)生器24產(chǎn)生的參考信號VPREF，VRFV(VII)，VPRREFH和VPRREFL的電平，減小VPP探測器90，VBB探測器98和預(yù)充電電壓發(fā)生器94的探測電平的絕對值，并減小升壓電壓VPP，基底電壓VBB和要被預(yù)充電電壓發(fā)生器94產(chǎn)生的預(yù)充電電壓VPR的電平(絕對值)。由于降低了電壓，可減小漏電流以減小功率消耗。
在上述的實施方案中，本發(fā)明被應(yīng)用到DRAM中。然而，本發(fā)明并不局限于該實施方案。例如，本發(fā)明可被應(yīng)用到諸如SDRAMs(同步DRAMs)，DDR SDRAMs(雙數(shù)據(jù)速率SDRAMs)，或FCRAMs(快速循環(huán)RAMs)的半導(dǎo)體存儲器上。
應(yīng)用本發(fā)明的半導(dǎo)體制造工藝并不局限于CMOS工藝，但它最好為Bi-CMOS工藝。
在通過串聯(lián)連接多個延遲電路54c而形成低功率進入電路50的實例中，已描述先前的第二實施方案。然而，本發(fā)明并不局限于此，例如，通過使用被STTCRX信號控制的閂鎖電路可形成低功率進入電路。在該修改中，減小了電路的尺度。
在使用專用低功率消耗方式信號/LP的實例中已描述了先前的第三實施方案。例如，通過停止芯片上的/LP信號和不為/LP信號提供終端，該DRAM甚至可被提供到不需要功率消耗方式的用戶。通過連接或熔斷熔絲，/LP信號可連接電源電壓VDD。或者，通過選擇布線層的光掩膜，/LP信號可連接電源電壓VDD。
在比較升壓電壓VPP和電源電壓VDD的實施例中已描述先前的第五實施方案。然而，本發(fā)明并不局限于該實施方案，例如，升壓電壓VPP盡可以與通過降低電源電壓VDD產(chǎn)生的參考電壓VREF進行比較。
在操作作為計時器的起動信號發(fā)生器82，用于確定在從低功率消耗方式中退出時的期間T2的持續(xù)時間，和用于在期間T2中激活初始化內(nèi)電路的STTPZ信號(復(fù)位信號)的實例中已描述先前的第六實施方案。本發(fā)明并不局限于該實施方案。例如，在從低功率消耗方式中退出時，以正常操作的計數(shù)器作為計時器進行操作，以便計數(shù)預(yù)定數(shù)量。用于初始內(nèi)電路的復(fù)位信號可以在計數(shù)器計數(shù)數(shù)量的期間被激活。指示存儲單元等的更新地址的更新計數(shù)器可被用作計數(shù)器。
本發(fā)明并不局限于上述的實施方案，在不離開本發(fā)明精神和范圍的基礎(chǔ)上可做各種修改?？刹糠只蛉康剡M行任何改進。
權(quán)利要求
1.一種包括動態(tài)存儲單元的動態(tài)隨機存取存儲器的控制方法，該存儲器具有低功率消耗方式和空閑方式，在低功率消耗方式中，動態(tài)存儲單元通過阻止更新操作來不保留其中的數(shù)據(jù)，該方法包括步驟進入空閑方式；響應(yīng)包括空閑方式期間的多個控制信號的組合的外部命令而進入低功率消耗方式。
2.根據(jù)權(quán)利要求1的動態(tài)隨機存取存儲器的控制方法，進一步包括步驟響應(yīng)第二命令而從低功率消耗方式中退出。
3.根據(jù)權(quán)利要求2的動態(tài)隨機存取存儲器的控制方法，其中在從低功率消耗方式中退出之后，初始化該存儲器。
4.一種包括動態(tài)存儲單元的半導(dǎo)體存儲器的控制方法，包括步驟響應(yīng)專用外部控制信號而進入低功率消耗方式，在低功率消耗方式中，動態(tài)存儲單元通過阻止更新操作來不保留其中的數(shù)據(jù)。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲器的控制方法，其中半導(dǎo)體存儲器響應(yīng)專用外部控制信號從第一電壓到第二電壓的電壓變化而進入低功率消耗方式。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器的控制方法，其中當(dāng)專用外部控制信號具有第二電壓時維持低功率消耗方式。
7.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器的控制方法，其中半導(dǎo)體存儲器響應(yīng)專用外部控制信號從第二電壓到第一電壓的反向電壓變化而退出低功率消耗方式。
8.一種包括動態(tài)存儲單元的半導(dǎo)體存儲器的控制方法，包括步驟將專用控制信號輸出到半導(dǎo)體存儲器，使得半導(dǎo)體存儲器進入低功率消耗方式，在低功率消耗方式中，動態(tài)存儲單元通過阻止更新操作來不保留其中的數(shù)據(jù)。
9.根據(jù)權(quán)利要求8的半導(dǎo)體存儲器的控制方法，進一步包括步驟當(dāng)輸出專用控制信號時，將專用控制信號的電壓從第一電壓改變成第二電壓。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器的控制方法，進一步包括步驟保持專用控制信號的電壓于第二電壓，以維持半導(dǎo)體存儲器的低功率消耗方式。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器的控制方法，進一步包括步驟將專用控制信號的電壓從第二電壓改變成第一電壓，使得半導(dǎo)體存儲器退出低功率消耗方式。
12.一種存儲器系統(tǒng)，包括包括動態(tài)存儲單元的第一存儲器，其具有低功率消耗方式，在低功率消耗方式中，動態(tài)存儲單元通過阻止更新操作來不保留其中的數(shù)據(jù)，并且第一存儲器具有數(shù)據(jù)終端；以及包括閃速存儲單元的第二存儲器，其具有與第一存儲器的數(shù)據(jù)終端相連接的數(shù)據(jù)終端。
13.根據(jù)權(quán)利要求12的存儲器系統(tǒng)，其中在第一存儲器進入低功率消耗方式之前，存儲于第一存儲器中的動態(tài)存儲單元中的數(shù)據(jù)轉(zhuǎn)移到第二存儲器中的閃速存儲單元。
14.根據(jù)權(quán)利要求12的存儲器系統(tǒng)，其中在第一存儲器退出低功率消耗方式之后，存儲于第二存儲器中的閃速存儲單元中的數(shù)據(jù)轉(zhuǎn)移到第一存儲器中的動態(tài)存儲單元。
15.一種具有服務(wù)狀態(tài)和等待狀態(tài)的蜂窩電話，包括包括動態(tài)存儲單元的第一存儲器，其具有低功率消耗方式，在低功率消耗方式中，動態(tài)存儲單元通過阻止更新操作來不保留其中的數(shù)據(jù)，并且第一存儲器具有數(shù)據(jù)終端；包括閃速存儲單元的第二存儲器，其具有與第一存儲器的數(shù)據(jù)終端相連接的數(shù)據(jù)終端，其中當(dāng)從服務(wù)狀態(tài)轉(zhuǎn)換到等待狀態(tài)時，存儲于第一存儲器中的動態(tài)存儲單元中的數(shù)據(jù)轉(zhuǎn)移到第二存儲器中的閃速存儲單元，然后第一存儲器進入低功率消耗方式，并且其中當(dāng)從等待狀態(tài)轉(zhuǎn)換到服務(wù)狀態(tài)時，第一存儲器退出低功率消耗方式，然后存儲于第二存儲器中的閃速存儲單元中的數(shù)據(jù)轉(zhuǎn)移到第一存儲器中的動態(tài)存儲單元。
16.一種控制第一存儲器和第二存儲器的方法，第一存儲器包括動態(tài)存儲單元，第二存儲器包括閃速存儲單元，其中第一存儲器具有低功率消耗方式，在低功率消耗方式中，動態(tài)存儲單元通過阻止更新操作來不保留其中的數(shù)據(jù)，該方法包括步驟在第一存儲器進入低功率消耗方式之前，將存儲于第一存儲器中的動態(tài)存儲單元中的數(shù)據(jù)轉(zhuǎn)移到第二存儲器中的閃速存儲單元；并且在第一存儲器退出低功率消耗方式之后，將存儲于第二存儲器中的閃速存儲單元中的數(shù)據(jù)轉(zhuǎn)移到第一存儲器中的動態(tài)存儲單元。
全文摘要
自更新控制電路以預(yù)定循環(huán)自動更新存儲單元。內(nèi)電壓發(fā)生器一接收到外部電源電壓就產(chǎn)生要被供應(yīng)到預(yù)定內(nèi)電路的內(nèi)電壓。當(dāng)接收外部的控制信號時，半導(dǎo)體存儲器件阻止激活自更新控制電路并降低內(nèi)電壓發(fā)生器的供應(yīng)能力，從而進入到低功率消耗方式中。當(dāng)在低功率消耗方式中不需要保留存儲單元的數(shù)據(jù)時。由于未執(zhí)行更新，內(nèi)電壓發(fā)生器可以以足以補償內(nèi)電路消耗的電功率的功率進行操作。結(jié)果，可減小功率消耗方式中的功率消耗。
文檔編號G11C11/401GK1519859SQ03178499
公開日2004年8月11日 申請日期2001年8月9日 優(yōu)先權(quán)日2000年8月9日
發(fā)明者藤岡伸也, 川久保智廣, 西村幸一, 佐藤光德, 一, 德, 智廣 申請人:富士通株式會社