專利名稱：高速緩沖存儲器及控制方法
技術領域：
本發(fā)明涉及高速緩沖存儲器和它的控制方法，特別涉及使用組聯(lián)合系統(tǒng)的高速緩沖存儲器和它的控制方法。
在使用組聯(lián)合系統(tǒng)的高速緩沖存儲器中，存儲器的存儲區(qū)劃分成許多組，數(shù)據(jù)的地址標識存儲在每一組的標識存儲器。從標識存儲器讀取的地址標識與訪問地址比較，從比較的結(jié)果產(chǎn)生命中/沒命中的信號，存儲在數(shù)據(jù)存儲器中的數(shù)據(jù)被訪問。
通常，在標識存儲器的每一塊中，顯示相應地址的數(shù)據(jù)存儲器的內(nèi)容是有效的或無效的有效比特(有效比特)，與標識地址一起存儲。當從標識存儲器讀取的標識地址與訪問地址比較時，讀取每一組每一路的有效比特。比較的結(jié)果為，如果兩個地址互相一致，有效比特顯示這一路“有效性”的存在，對數(shù)據(jù)存儲器的訪問成為可能。
使用組聯(lián)合系統(tǒng)的高速緩沖存儲器通常廣泛用于產(chǎn)生更高級的處理器功能。近年來，要求使用組聯(lián)合系統(tǒng)的高速緩沖存儲器的快速變化在一個時鐘中完成。
日本專利JP-P1990-90348A公開了一種使用組聯(lián)合系統(tǒng)的高速緩沖存儲器的快速變化在一個時鐘中實現(xiàn)的技術。在JP-P1990-90348A的使用組聯(lián)合的系統(tǒng)的高速緩沖存儲器中，標識地址從存儲有效比特的有效比特寄存器中分離，依靠記憶有效比特的存儲器設置，所有的清零操作在一個時鐘周期中實現(xiàn)。
然而，在使用有JP-P1990-90348A的高速緩沖存儲器n-路/k-組排列的組聯(lián)合系統(tǒng)的情況中，有效比特寄存器的數(shù)量是n×2k，高速緩沖存儲器的電路規(guī)模增加。與高速緩沖存儲器的電路規(guī)模增加相關的是，高速緩沖存儲器消耗的電力功耗增加。特別是，與路數(shù)量增加相關的電路規(guī)模無限增加，于是，相關的電力功耗無限增加。
此外，如果有效比特寄存器的數(shù)量變得較大，為了實現(xiàn)高速緩沖存儲器的讀寫，選擇有效比特寄存器的控制電路會很復雜。因此，從有效比特讀寫需要的時間段增加，高速緩沖存儲器的速度會更低。
如所描述的，在常規(guī)的高速緩沖存儲器中，即使清零操作可以實現(xiàn)，高速緩沖存儲器本身的電路規(guī)模也加大。
涉及本發(fā)明的高速緩沖存儲器是使用組聯(lián)合的系統(tǒng)的高速緩沖存儲器，產(chǎn)生有效比特，顯示高速緩沖存儲器數(shù)據(jù)的有效性的存在，包括存儲器，存儲高速緩沖存儲器數(shù)據(jù)地址的標識地址、和第一有效比特，顯示在相應索引的塊組中高速緩沖存儲器數(shù)據(jù)的有效性的存在(例如，本發(fā)明實施例中的標識存儲器1)，復位裝置存儲相應于第一有效比特的第二有效比特的，復位第二有效比特(例如，本發(fā)明實施例中的有效比特寄存器2)，基于第一有效比特和第二有效比特產(chǎn)生有效比特。根據(jù)這種結(jié)構，通過第一有效比特和第二有效比特，有效的實現(xiàn)高速緩沖存儲器的清零操作。
此外，在涉及本發(fā)明的高速緩沖存儲器中，有效比特顯示在第一有效比特和第二有效比特都顯示有效性情況下的有效性，顯示在第一有效比特或第二有效比特顯示無效性情況下的無效性。因此，第二有效比特顯示無效性，有效比特能顯示無效性，能有效的實現(xiàn)高速緩沖存儲器的清零操作。
此外，在涉及本發(fā)明的高速緩沖存儲器中，對每一路復位裝置是共同的。因此，復位裝置的數(shù)量可以降低，高速緩沖存儲器的電路規(guī)?？梢詼p小。
同時，在涉及本發(fā)明的高速緩沖存儲器中，在復位裝置復位第二有效比特的情況中，通過寫裝置(例如，本發(fā)明實施例中的邏輯門OR91-9n，101-10n，和有效比特信號320)把第一有效比特寫入第一存儲，清零第一有效比特。因此，可以實現(xiàn)第一有效比特的清零操作而高速緩沖存儲器的電路規(guī)模減小。
同時，在涉及本發(fā)明的高速緩沖存儲器中，通過寫裝置選擇性的清零第一有效比特。因此，可以容易的部分實現(xiàn)第一有效比特的清零操作。
涉及本發(fā)明的控制方法是控制使用組聯(lián)合的系統(tǒng)的高速緩沖存儲器的復位，產(chǎn)生顯示高速緩沖存儲器數(shù)據(jù)的有效性的存在的有效比特，包含步驟存儲高速緩沖存儲器數(shù)據(jù)的地址的標識地址，存儲第一有效比特，顯示在相應索引的塊組中高速緩沖存儲器數(shù)據(jù)的有效性的存在，存儲相應于索引的第二有效比特，復位第二有效比特，基于第一有效比特和第二有效比特產(chǎn)生有效比特。據(jù)此方法，通過第一有效比特和第二有效比特有效的實現(xiàn)高速緩沖存儲器的清零操作。
此外，在涉及本發(fā)明的控制方法中，有效比特顯示在第一有效比特和第二有效比特都顯示有效性情況下的有效性，顯示在第一有效比特或第二有效比特顯示無效性情況下的無效性。因此，第二有效比特顯示無效性，有效比特能顯示無效性，高速緩沖存儲器的清零操作能有效的實現(xiàn)。
同樣，在涉及本發(fā)明的控制方法中，在第二有效比特復位的情況中，存儲地址標識和第一有效比特，并清零第一有效比特。因此，可以實現(xiàn)第一有效比特的清零操作而高速緩沖存儲器的電路規(guī)模進一步減小。
同時，在涉及本發(fā)明的控制方法中，第一有效比特選擇性的清零。因此，可以容易的部分實現(xiàn)第一有效比特的清零操作。


圖1是顯示系統(tǒng)的一個排列例子的原理圖，系統(tǒng)中使用在本發(fā)明的實施例中的高速緩沖存儲器；圖2是顯示在本發(fā)明的實施例中高速緩沖存儲器的主要部分的一個排列例子的原理圖；圖3是顯示在本發(fā)明的實施例中高速緩沖存儲器運行的時序圖；圖4是顯示在本發(fā)明的實施例中高速緩沖存儲器的一個比較例子的原理圖。
首先，解釋本發(fā)明實施例的比較例子，然后，解釋本發(fā)明的實施例。此外，在本發(fā)明的實施例中，高速緩沖存儲器解釋為使用多一路組聯(lián)合系統(tǒng)的高速緩沖存儲器。同時，高速緩沖存儲器的路數(shù)可取任何數(shù)，下文中，用一般數(shù)字n描述為n-路。
首先，用圖4，解釋本發(fā)明的實施例的高速緩沖存儲器的一個比較例子(下文中，參考此實施例)。圖4是顯示此實施例的一個比較例子的原理圖。如在圖4中所示，標識存儲器1001由標識存儲器1011-101n構成。對標識存儲器1011-101n，輸入k比特索引信號1300和m比特地址標識信號1310。當?shù)刂窐俗R信號1310輸入標識存儲器1011-101n時，地址標識寫入相應于索引信號1300的一組索引。
地址標識寫入標識存儲器1011-101n時，輸入寫信號1330。寫信號1330屬于寫信號1331-133n，它們分別輸入到存儲器1011-101n。此時，除了寫信號1331-133n外，有效邏輯值(例如，邏輯值1)的寫信號輸入的標識存儲器成當前狀態(tài)。同時，從地址信號1310的地址標識寫入相應于索引信號1300的塊組。同時，除了寫信號1331-133n外，輸入顯示無效邏輯值(例如，邏輯值0)的寫信號的標識存儲器，地址標識不寫入此標識存儲器。
同時，在示于圖4中的實施例的一個比較例子，與使用常規(guī)的直接映射系統(tǒng)或組聯(lián)合的系統(tǒng)的高速緩沖存儲器不同，有效比特不與地址標識一起存儲在標識存儲器1001中。有效比特存儲在有效比特寄存器10021-1002n與地址標識分開。
每一個有效比特寄存器10021-1002n由解碼器1031-103n、有效比特存儲器12ij(i，j＝1，…n)和編碼器1051-105n構成。有效比特寄存器1002i有有效比特存儲器12i 1-12ij。1比特的有效比特寫入各有效比特存儲器12ij。
n比特的有效比特信號1320輸入到有效比特寄存器10021-1002n，基于2k的索引，寫入標識存儲器1011-101n的各地址標識的有效比特。同時，有效比特信號1320屬于有效比特信號1321-132n，它們輸入到各有效比特寄存器。同樣，k比特的索引信號1300輸入到有效比特寄存器10021-1002n。根據(jù)此索引信號1300，有效比特寫入任一個有效比特存儲器1211-121j。
同時，相似于標識存儲器1011-101n，有效比特寫入到有效比特寄存器10021-1002n時輸入寫信號1330，輸入寫信號1330屬于寫信號1331-133n，它們輸入到各解碼器1031-103n。同時，除了寫信號1331-133n外，有有效邏輯值(例如，邏輯值1)的寫信號輸入的有效比特存儲器成當前狀態(tài)。
索引信號1300輸入到解碼器1031-103n。根據(jù)此索引信號1300，解碼器1031-103n實現(xiàn)解碼。與此一起，有有效邏輯值的寫信號輸入到存儲有效比特的有效比特存儲器。因此，輸入寫信號的有效比特存儲器成當前狀態(tài)。
關于成當前狀態(tài)的有效比特存儲器，根據(jù)解碼器1031-103n中的解碼結(jié)果，選擇輸出寫信號14ij中的任一個，有效比特存儲在輸入選擇的輸出信號的有效比特存儲器12ij。同時，有效比特不寫入到除了寫信號1331-133n外，輸入顯示為無效邏輯值(例如，邏輯值0)的寫信號有效比特存儲器。
在讀地址標識時，在索引信號1300輸入到標識存儲器1011-101n后，從標識存儲器1011-101n中讀地址標識1351-135n。同時，從相應于索引信號1300的塊組中讀地址標識1351-135n。
在從有效比特寄存器10021-1002n中讀有效比特1361-136n時，信號15i1-15ij從有效比特存儲器12i1-12ij輸出到編碼器105i。索引信號1300輸入到編碼器105 I并根據(jù)此索引信號1300選擇要輸入的信號15i1-15ij。
依靠選擇的輸入信號，從相應于選擇的輸入信號的有效比特存儲器中讀出有效比特。從編碼器1051-105n中讀出的輸出信號1601-160n分別鎖存在鎖存器1121-112n中，與時鐘同步輸出為有效比特1361-136n。
以此方式輸出的地址標識1351-135n和有效比特1361-136n發(fā)送到比較器，用于與從CPU的訪問地址比較。此時，有效比特1361-136n用于確定存儲在數(shù)據(jù)存儲器中的數(shù)據(jù)有效性的存在。在有效比特1361-136n顯示有效性(例如，有邏輯值1)的情況中，將數(shù)據(jù)存儲到數(shù)據(jù)存儲器中。同樣，有效比特1361-136n顯示無效性(例如，有邏輯值0)的情況中，數(shù)據(jù)不存儲到數(shù)據(jù)存儲器中。
在有效比特1361-136n顯示有效性的情況中，地址標識1351-135n與CPU要訪問的數(shù)據(jù)的地址比較。根據(jù)比較的結(jié)果，兩者一致的情況中，找到信號發(fā)送給CPU，執(zhí)行從數(shù)據(jù)存儲器中讀數(shù)據(jù)。在有效比特1361-136n顯示無效性的情況中，沒找到信號發(fā)送給CPU，高速緩沖存儲器的數(shù)據(jù)從主存儲器中讀。
在顯示于圖4的此實施例的一個比較例子中，當相當于地址標識135i的數(shù)據(jù)的有效性確定時使用有效比特136i，其中地址標識從標識存儲器101i讀出。換言之，例如，在比較器中，在有效比特136i顯示有效性的情況中，地址標識135i用作與訪問地址比較。在兩者互相一致的情況中，讀出相當于地址標識135i的數(shù)據(jù)。
同樣，在此實施例的一個比較例子中，當存儲在有效比特寄存器10021-1002n的有效比特清零產(chǎn)生復位時，快速變化信號1340輸入到各有效比特寄存器，復位傳到各有效比特寄存器。此時，存儲在有效比特存儲器的所有有效比特在同一時間清零。
如所描述的，在此實施例的一個比較例子中，各地址標識1351-135n和各有效比特1361-136n相當于互相一一對應，進行每一組的比較(地址標識135i和有效比特136i)。因此，在示于圖4的一個比較例子中，在使用n-路組聯(lián)合的系統(tǒng)的高速緩沖存儲器中提供n有效比特寄存器。因此，即使所有有效比特可在同一時間清零，高速緩沖存儲器的電路規(guī)模增加。因此，高速緩沖存儲器的功耗增加，高速緩沖存儲器的速度降低。
下面，說明此實施例。在此實施例的說明中，順序說明概要，細節(jié)和實施例的運行。
用圖1說明此實施例的概要。圖1是顯示系統(tǒng)的一個排列例子的原理圖，系統(tǒng)中使用在此實施例中的高速緩沖存儲器。如圖1所示，此系統(tǒng)有CPU4(中央處理單元)，標識存儲器1，有效比特寄存器2和數(shù)據(jù)存儲器3。
CPU4是通常的處理設備，有命令部分和控制部分。CPU4實施數(shù)據(jù)的發(fā)送和控制數(shù)據(jù)發(fā)送。
因為在此實施例中的高速緩沖存儲器是使用n-路組聯(lián)合的系統(tǒng)的高速緩沖存儲器，標識存儲器1由n-路存儲區(qū)構成。標識存儲器1存儲顯示數(shù)據(jù)的存儲位置的地址標識。此外，在標識存儲器1中，存儲顯示相應地址的數(shù)據(jù)是否有效或無效的有效比特。
這里，有效比特顯示相應于地址標識的數(shù)據(jù)是否存儲在數(shù)據(jù)存儲器3中。同樣，下文中，存儲在標識存儲器1中的有效比特引用為第一有效比特。
與標識存儲器1相似，有效比特寄存器2存儲顯示相應地址的數(shù)據(jù)的有效性存在的有效比特(下文中，存儲在有效比特寄存器2的有效比特引用為第二有效比特)。如后面提到的，有效比特寄存器2通常連接到標識存儲器1的n-路的各組。
同時，有效比特寄存器2有解碼器解碼輸入到那里的信號。如后面提到的，當?shù)刂返乃饕斎氲酱私獯a器，根據(jù)索引選擇預先確定的有效比特信號，并存儲作第二有效比特信號。
在使用n-路組聯(lián)合的系統(tǒng)的高速緩沖存儲器中，數(shù)據(jù)存儲器3分為相應于標識存儲器1的n-路的n種存儲區(qū)。在數(shù)據(jù)存儲器3中，數(shù)據(jù)根據(jù)地址存儲。此地址相應于存儲在標識存儲器1的地址標識。根據(jù)地址管理數(shù)據(jù)在數(shù)據(jù)存儲器3中的存儲位置。
由第一有效比特和第二有效比特管理數(shù)據(jù)是否存儲在數(shù)據(jù)存儲器3中。如后面提到的，從第一有效比特和第二有效比特產(chǎn)生顯示數(shù)據(jù)存在，即數(shù)據(jù)的有效性的有效比特。
如圖1所示，在此系統(tǒng)中，地址的高m比特從CPU4中輸出到標識存儲器1作為地址標識信號。此外，地址的低k比特從CPU4輸出到標識存儲器1和數(shù)據(jù)存儲器3作為索引信號。同時，索引信號輸出到有效比特寄存器2。
顯示數(shù)據(jù)的找到/沒找到的找到/沒找到的信號從標識存儲器1輸出到CPU4。響應于此，指定實施讀寫的地址的地址標識信號從標識存儲器1輸出到數(shù)據(jù)存儲器3。通過數(shù)據(jù)總線在CPU4和數(shù)據(jù)存儲器3之間實施數(shù)據(jù)傳送，根據(jù)此地址信號實現(xiàn)數(shù)據(jù)的讀和寫。
用圖2和圖3，說明在此實施例中的高速緩沖存儲器的細節(jié)。圖2是顯示標識存儲器1和有效比特寄存器2的原理圖。圖3是顯示高速緩沖存儲器運行的時序圖。此外，在圖2中，僅顯示標識存儲器1和有效比特寄存器2，其涉及本發(fā)明使用n-路組聯(lián)合的系統(tǒng)的高速緩沖存儲器，省略了不直接涉及本發(fā)明的詳細排列。
如圖2所示，標識存儲器1由11-11n的共n個標識存儲器11-11n構成，其中的一個分配1-路，存儲地址標識和第一有效比特，它顯示相應地址標識的數(shù)據(jù)是否有效。地址標識是主存儲器中各數(shù)據(jù)地址的一部分，它存儲在數(shù)據(jù)存儲器3中。例如，地址的高m比特可假設是地址標識。
存儲在標識存儲器11-1n的地址標識和第一有效比特存儲到基于索引的各塊中。索引是主存儲器中各數(shù)據(jù)地址的一部分，它存儲在數(shù)據(jù)存儲器3中。例如，地址的低k比特可假設是索引。
在地址標識是地址的高m比特的情況中，它提供給標識存儲器11-1n之一作為m比特的地址標識信號310。在索引是地址的低k比特的情況中，它提供給標識存儲器11-1n之一作為k比特的索引信號300。
當?shù)刂窐俗R從標識存儲器11-1n讀出時，索引信號300輸入到標識存儲器11-1n之一。因此，確定了地址標識和第一有效比特存儲的組，地址標識從此組中讀出并輸出為m比特的地址標識351-35n。
當?shù)刂窐俗R寫入標識存儲器11-1n時，索引信號300輸入到標識存儲器11-1n之一。因此，確定了地址標識和第一有效比特寫入的組。同時，輸出寫信號651-65n，地址標識和第一有效比特存儲到標識存儲器的塊組中，從寫信號651-65n中顯示它的有效性。
以此方式，在標識存儲器11-1n中，m比特的地址標識存儲到的基于k比特的索引的各塊中。因此，對標識存儲器11-1n的1-路，地址標識可存儲到2k個塊，對n-路，地址標識可存儲到n×2k塊。此外，如后面提到的，1比特的第一有效比特加到各地址標識上，地址標識與第一有效比特一起存儲。換言之，地址標識與第一有效比特一起以(m+1)比特的狀態(tài)存儲。因此，標識存儲器11-1n的各路成為(m+1)比特×2k字節(jié)排列的存儲器。
在n比特的有效比特信號320提供給標識存儲器11-1后，第一有效比特存儲在標識存儲器11-1n的各塊。在邏輯門AND101-10n中，計算n比特的有效比特信號320和輸入信號621-62n的邏輯乘，有效比特信號成為第一有效比特631-63n。第一有效比特631-63n加到m比特的地址標識信號310后，第一有效比特分別輸入到標識存儲器11-1n，作為要加上第一有效比特的地址標識641-64n。
如圖2所示，作為主要的排列，有效比特寄存器2由存儲第二有效比特的有效比特存儲器21-2j(假設j＝2k)、解碼器30和編碼器50構成。
在有效比特存儲器21-2j中，存儲顯示相應于地址標識的數(shù)據(jù)是否有效的第二有效比特。在有效比特存儲器21-2j中，基于對標識存儲器11-1n的各路公共的索引存儲第二有效比特，即各組的索引，存儲在相應于索引信號300顯示的索引的組中。同樣，有效比特存儲器21-2j分別相當于j組，它相當于n-路中的各索引。
在邏輯門OR70中計算n比特的有效比特信號320的邏輯和，有效比特信號輸出為1比特的有效比特信號321。此外，索引信號300輸出到解碼器30并解碼，根據(jù)解碼的結(jié)果401-40j，在邏輯門AND41-4j中計算到那的邏輯乘。因此，有效比特信號321的1比特存儲到在邏輯門AND41-4j中選擇的有效比特存儲器21-2j之一中。
從有效比特存儲器21-2j輸出的輸出信號501-50j輸入到編碼器50，編碼并輸出為寄存器輸出信號600。此時，索引信號300輸入到編碼器50，并根據(jù)索引信號300輸出從輸出信號501-50j中選擇出來的寄存器輸出信號600。此后，寄存器輸出信號600鎖存在鎖存器120中與從存儲器數(shù)據(jù)的讀同步，并輸出為第二有效比特670。
在邏輯門AND61-6j中，計算第二有效比特670與從標識存儲器11-1n的各標識存儲器讀出的第一有效比特661-66n的邏輯乘。因此，產(chǎn)生相對于每一路的有效比特361-36n。此時，從基于相當于由編碼器50選擇的寄存器輸出信號600的索引的塊組，輸出第一有效比特661-66n。
從標識存儲器11-1n讀出的地址標識351-35n，與這些有效比特361-36n一起，發(fā)送到?jīng)]在圖中顯示的比較器，用于地址比較。同樣，與第一有效比特661-66n相似，從基于相當于由編碼器50選擇的寄存器輸出信號600的索引的塊組，輸出地址標識351-35n。
在地址比較器中，首先，選擇在有效比特361-36n中有效的有效比特。有出于有效比特361-36n中有效的有效比特的地址標識，與CPU正在作訪問請求的訪問地址的高m比特比較。作為比較的結(jié)果，在兩個地址互相一致的情況中，產(chǎn)生已訪問數(shù)據(jù)存儲器3的找到確定信號，找到確定信號發(fā)送到數(shù)據(jù)存儲器3。在兩個地址不互相一致的情況中，產(chǎn)生沒有—找到確定信號。
在實施例中的有效比特寄存器2可構成為有復位有效比特存儲器21-2j復位裝置的寄存器。在清零有效比特存儲器21-2j時，對有效比特寄存器2輸入快速變化信號340實施清零。此時，依靠快速變化信號340的1個時鐘。有可能在同一時間復位有效比特存儲器21-2j的所有的有效比特。例如，由輸入0箝位信號或n比特0箝位信號作為快速變化信號340，有可能在1個時鐘清零所有的第二有效比特。
如上所提及的，從第一有效比特661和第二有效比特670產(chǎn)生有效比特361-36n。此外，由于依靠有效比特寄存器2在同一時間復位有效比特存儲器21-2j的所有的有效比特，在快速變化后，從有效比特寄存器2產(chǎn)生的第二有效比特670顯示無效性(例如，有邏輯值0)。因此，當邏輯乘作用于在邏輯門AND61-6n的第二有效比特670時，不管第一有效比特661-66n的有效性/無效性，有效比特361-36n顯示無效性。因此，當有效比特寄存器2在1個時鐘清零時，清零各路的有效比特361-36n是可能，同樣，因為有訪問裝置的有效比特寄存器2的數(shù)量是單數(shù)，與使用常規(guī)的n-路組聯(lián)合系統(tǒng)的高速緩沖存儲器相比，有效比特寄存器2的數(shù)量可以是1/n。
這里，在快速變化后，存儲在標識存儲器11-1n的有效比特沒被清零，而有效比特寄存器2的所有有效比特在同一時間被清零。因此，在快速變化后地址標識寫入標識存儲器1中，顯示無效性的邏輯寫入選擇執(zhí)行寫操作的塊組的第一有效比特。作為一個例子，邏輯0寫入預先確定的第一有效比特。
下面說明在快速變化后的一個運行例子。此外，下文中，在高速緩沖存儲器的寫信號330中1解釋為顯示當前狀態(tài)。如圖2所示，邏輯和作用到所有比特后寫信號330反向，即，在邏輯門NOR80中的n比特，它與標識存儲器11-1n的n-路一致，輸出為信號610。在各邏輯門OR91-9n中，此信號610與各路寫信號331-33n和寄存器輸出信號600一起作邏輯和，輸出為輸出信號621-62n。在AND101-10n中，與那里的有效比特信號320作邏輯乘后，這些輸出信號621-62n輸出為第一有效比特631-63n。
當有效比特寄存器2的有效比特存儲器21-2j的所有的有效比特在同一時間由快速變化信號340清零時，依靠快速變化，從有效比特寄存器2的寄存器輸出信號600成為不是當前狀態(tài)的0。此外，為了地址標識寫入相應于索引信號300的組，所有的寫信號331-33n不為0，除了寫信號331-33n有一個是1。
以此方式，當寄存器輸出信號600是0和除了寫信號331-33n的任何寫信號是1，除了331-33n，是1的寫信號輸入到標識存儲器，而使除了第一有效比特631-63n的任何從寫信號輸出的有效比特為1，使第一有效比特是1。除了寫信號331-33n，是0的寫信號輸入到標識存儲器11-1n，而使第一有效比特631-63n為0，有效比特成為0。
在邏輯門0R111-11n中，邏輯和作用到相應于標識存儲器11-1n各路的寫信號331-33n與輸出信號621-62n的反向信號，它們輸出為寫信號651-65n。在地址標識和第一有效比特能寫入各組塊情況中，輸出的寫信號651-65n顯示有效性。對此，當寫信號651-65n為0，寫信號為有效(例如，寫信號寫為1)。
以此方式，有效比特寄存器2有復位裝置，因此，在1個時鐘內(nèi)，在同一時間清零存儲在有效比特存儲器21-2j的所有的第二有效比特是可能的。因此，在1個時鐘內(nèi)，清零各路的有效比特361-36n是可能的。
此外，所有的第二有效比特在同一時間清零后，依靠寫信號330，地址標識寫入標識存儲器1，并且所希望的第一有效比特寫為0是可能的。因此，有效比特寄存器2快速變化后，清零所有的第二有效比特是可能的，同時，除了地址標識寫入的第一有效比特，清零所有的第一有效比特。
同樣，因為依靠寫信號330，地址標識寫入標識存儲器1并且清零第一有效比特是可能的，清零第一有效比特而不用重新提供清零標識存儲器1的有效比特的裝置是可能的。因此，與示于圖4的比較例子比較，可以減少高速緩沖存儲器的電路規(guī)模。
用圖2和圖3，依次說明從高速緩沖存儲器讀寫地址的操作。這里，在圖3中，假設時間t1是當時鐘信號上升的時間(0改變?yōu)?的時間)。
圖3的(a)部分是顯示從高速緩沖存儲器讀地址標識操作的時序圖。當?shù)刂窐俗R從標識存儲器11-1n讀取時，k比特的索引信號300輸入到標識存儲器11-1n之一(時間t2)。假設相應于此輸入索引信號300的索引是標識存儲器11-1n中的地址，從標識存儲器11-1n的各塊組讀出m比特的地址標識351-35n。此時，1比特的第一有效比特661-66n與地址標識351-35n一起從標識存儲器11-1n的各塊組，與時鐘同步輸出。
在有效比特寄存器2中輸入索引信號300，在編碼器50中選擇一個寄存器輸出信號600，從有效比特寄存器2輸出(時間t3)。寄存器輸出信號600鎖存在鎖存器120，與時鐘同步輸出為第二有效比特670(時間t4)。此時，通過時鐘，第二有效比特670與從標識存儲器11-1n的第一有效比特661-66n的輸出同步。此后，在邏輯門AND61-6n中，邏輯乘作用到第二有效比特670與從標識存儲器11-1n輸出的各第一有效比特661-66n，從各路輸出為有效比特361-36n(時間t5)。
如上面提到的，地址標識351-35n和有效比特361-36n送到比較器，用于地址比較。
圖3的(b)部分是顯示地址標識寫入高速緩沖存儲器操作的時序圖。當?shù)刂窐俗R寫入標識存儲器11-1n時，輸入n比特的寫信號330。依靠輸入的寫信號330，選擇相應于寫操作實施的標識存儲器11-1n中的路的寫信號331-33n。寫信號331-33n中的1比特成為當前狀態(tài)。換言之，寫信號331-33n中的1比特有邏輯值1，除此所有的寫信號331-33n有邏輯值0。
k比特的索引信號300輸入到有效比特寄存器2的編碼器50中(時間t2)。根據(jù)此索引信號300，從有效比特存儲器21-2j輸出的輸出信號501-50j中選擇一個，輸出為寄存器輸出信號600(時間t3)。
同樣，在時間t2，m比特的地址310作為輸入信號輸入到標識存儲器11-1n。相應于第一有效比特的1比特加到此m比特的地址標識，輸入到標識存儲器11-1n作為要加上第一有效比特的地址標識641-64n。
在邏輯門OR91-9n中，邏輯和作用到寄存器輸出信號600與寫信號331-33n，輸出為輸出信號621-62n。此時，除了輸出信號621-62n，從寫信號331-33n的當前狀態(tài)的輸出的信號有有效邏輯值1，從非當前狀態(tài)的輸出的信號有無效邏輯值0。
在邏輯門AND101-10n中，邏輯乘作用到輸出信號621-62n，并產(chǎn)生要輸入到標識存儲器11-1n第一有效比特631-63n。此時，由寫信號330選擇的任一標識存儲器11-1n的第一有效比特顯示有效性并有邏輯值1。寫信號330沒選擇性的標識存儲器11-1n的其它第一有效比特顯示無效性(例如，有邏輯值0)。
在邏輯門OR111-11n中，邏輯和作用到相應于標識存儲器11-1n各路的寫信號331-33n與輸出信號621-62n的反向信號，它們輸出為寫信號651-65n(時間t6)。在地址標識和有效比特能寫入到各路的情況中，輸出的寫信號651-65n顯示有效性(例如，有邏輯值1)。為了確定寫信號651-65n成為有效的路，選擇實施寫入操作的路，對加了(m+1)比特的第一有效比特的地址標識641-64n作寫操作。
此外，索引信號300輸出到標識存儲器11-1n之一。因此，確定寫入地址標識641-64n，加上第一有效比特的組。加上第一有效比特的地址標識641-64n寫入相應于根據(jù)寫信號330執(zhí)行寫操作的組塊。
同樣，當?shù)刂窐俗R和第一有效比特寫入選擇的標識存儲器時，第二有效比特與時鐘同步的寫入有效比特寄存器2。在有效比特寄存器2中，作為解碼n比特的索引信號300的結(jié)果，從j＝2k的有效比特存儲器21-2j中選擇出一個有效比特存儲器，1比特的有效比特信號321與時鐘同步的存儲在選擇的有效比特存儲器中。
如上面所提到的，依靠有效比特寄存器2的快速變化，可執(zhí)行第二有效比特的清零。當快速變化信號340成為當前的，所有有效比特寄存器在1個時鐘復位，存儲顯示無效性的邏輯值0。除了寫入地址的組，清零存儲在標識存儲器11-1n的第一有效比特，在那里寫入顯示無效性的邏輯值0。在加上第一有效比特的地址標識641-64n輸入到標識存儲器11-1n后，實施此寫操作(時間t7)，此外，輸入寫信號651-65n開始寫操作。
在有效比特寄存器2的快速變化后，甚至在從標識存儲器11-1n輸出的第一有效比特661-66n有顯示有效性的邏輯值1的情況中，如果第二有效比特670存儲顯示無效性的邏輯值0，有效比特361-36n成為無效性的邏輯值0。換言之，不管第一有效比特的有效性/無效性，在第二有效比特670顯示無效性的情況中，各路的有效比特361-36n顯示無效性(邏輯值0)。
快速變化后，在執(zhí)行對標識存儲器11-1n寫操作時，因為所有的第二有效比特為無效(邏輯值0)，從有效比特寄存器2輸出的寄存器輸出信號600成為0，同樣，在寫入存儲器11-1n時，n比特的所有寫信號330不是0，在所選擇的路，寫信號331-33n成為有效(邏輯值1)。因此，從邏輯門OR91-9n輸出的輸出信號621-62n成為邏輯值0，因此，在邏輯門AND101-10n中作用邏輯乘的第一有效比特631-63n被輸出顯示無效性(它的邏輯值成為0)。
同樣，對存儲器的寫信號651-65n在邏輯門OR111-11n中作用邏輯和，并輸出顯示有效性(它的邏輯值成為1)，因此，邏輯值0與時鐘同步的寫入第一有效比特。因此，在快速變化后的地址標識寫操作中，甚至在邏輯值1寫入有效比特寄存器的情況中，沒有被選擇的路(非選擇路)的標識存儲器1的第一有效比特轉(zhuǎn)變?yōu)?是可能的。因此，清零標識存儲器1的有效比特是可能的。
如上面所提到的，在本實施例的高速緩沖存儲器中，單數(shù)的有效比特寄存器2通常與大量標識存儲器11-1n連接。執(zhí)行地址標識的讀寫和有效比特361-36n的產(chǎn)生。此時，從第一有效比特661-66n和第二有效比特670產(chǎn)生有效比特361-36n。
此外，因為有效比特寄存器2有復位裝置，在1個時鐘中在同一時間，清零所有存儲在有效比特存儲器21-2j的第二有效比特是可能的。因此，在1個時鐘中在同一時間，有效清零所有從第一有效比特661-66n和第二有效比特670產(chǎn)生的有效比特361-36n是可能的。
與使用常規(guī)的n-路組聯(lián)合的系統(tǒng)的高速緩沖存儲器比較，在使用此n-路組聯(lián)合的系統(tǒng)的高速緩沖存儲器中實現(xiàn)了1/n。因此，由提供一個有效比特寄存器2，可減小高速緩沖存儲器的電路規(guī)模。
同樣，對標識存儲器1寫地址標識，依靠存儲在標識存儲器1的寫信號330清零第一有效比特是可能的。因此，不用重新提供清零裝置清零第一有效比特，清零第一有效比特的是可能的。因此，進一步減小高速緩沖存儲器的電路規(guī)?？赡艿摹?br> 因為以此方式可以減小高速緩沖存儲器的電路規(guī)模，減小電力功耗是可能的。同樣，因為可以減小高速緩沖存儲器的電路規(guī)模，可以避免由此產(chǎn)生的復雜性，可以實現(xiàn)高速緩沖存儲器的速度。
在有效比特寄存器2快速變化后，在同一時間清零所有的第二有效比特，除了處于地址標識寫操作的第一有效比特，在同一時間清零所有有效比特。因此，可有效的清零有效比特，縮短有效比特清零時的操作時間段是可能的。同樣，因為有效比特可有效的清零，清零操作的時間段可縮短，有可能獲得實施高速運行的高速緩沖存儲器。
此外，雖然在本發(fā)明的實施例中，說明了在CPU和主存儲器之間提供的高速緩沖存儲器，本發(fā)明可用于主存儲器和輔助的存儲器設備之間提供的磁盤高速緩存。甚至在用于磁盤高速緩存的情況中，可以實現(xiàn)磁盤高速緩存電路規(guī)模的減小，電力功耗的減小，磁盤高速緩存的加速。此外，使用高速緩沖存儲器和磁盤高速緩存，可以實現(xiàn)整個計算機的電力功耗減小和加速。
根據(jù)本發(fā)明，提供能實現(xiàn)清零運行有效、減小電路規(guī)模的高速緩沖存儲器和它的控制方法是可能的。
權利要求
1.一種使用組聯(lián)合系統(tǒng)的高速緩沖存儲器，產(chǎn)生顯示高速緩沖存儲器數(shù)據(jù)的有效性存在的有效比特，包括存儲器，存儲高速緩沖存儲器數(shù)據(jù)地址的地址標識，和第一有效比特，用于顯示在相應索引的塊組中高速緩沖存儲器數(shù)據(jù)的有效性的存在；復位裝置，存儲相應第一有效比特的第二有效比特，復位第二有效比特，其中，基于第一有效比特和第二有效比特產(chǎn)生所述的有效比特。
2.根據(jù)權利要求1所述的高速緩沖存儲器，其特征在于在第一有效比特和第二有效比特顯示有效性的情況中，有效比特顯示有效性，在第一有效比特或第二有效比特顯示無效性的情況中，有效比特顯示無效性。
3.根據(jù)權利要求1所述的高速緩沖存儲器，其特征在于所述復位裝置對各路是共同的。
4.根據(jù)權利要求1所述的高速緩沖存儲器，其特征在于，在復位裝置復位第二有效比特的情況中，通過寫裝置把第一有效比特寫入存儲器，清零第一有效比特。
5.根據(jù)權利要求4所述的高速緩沖存儲器，其特征在于第一有效比特通過寫裝置有選擇性的清零。
6.一種控制使用組聯(lián)合系統(tǒng)的高速緩沖存儲器復位的控制方法，產(chǎn)生顯示高速緩沖存儲器數(shù)據(jù)有效性的存在的有效比特，包括步驟存儲高速緩沖存儲器數(shù)據(jù)地址的地址標識和第一有效比特，顯示在相應索引的塊組中高速緩沖存儲器數(shù)據(jù)有效性的存在；存儲相應索引的第二有效比特；復位第二有效比特；基于第一有效比特和第二有效比特產(chǎn)生有效比特。
7.根據(jù)權利要求6所述的控制方法，其特征在于在第一有效比特和第二有效比特顯示有效性的情況中，有效比特顯示有效性，在第一有效比特或第二有效比特顯示無效性的情況中，有效比特顯示無效性。
8.根據(jù)權利要求6所述的控制方法，其特征在于，第二有效比特復位的情況中，存儲地址標識和第一有效比特，清零第一有效比特。
9.根據(jù)權利要求8所述的控制方法，其特征在于第一有效比特有選擇性的清零。
全文摘要
本發(fā)明涉及的高速緩沖存儲器是使用組聯(lián)合的系統(tǒng)的高速緩沖存儲器，產(chǎn)生顯示高速緩沖存儲器數(shù)據(jù)有效性的存在的有效比特，包括標識存儲器(1)，存儲高速緩沖存儲器數(shù)據(jù)地址的地址標識，和第一有效比特，顯示在相應索引的塊組中高速緩沖存儲器數(shù)據(jù)的有效性的存在，有效比特寄存器(2)，存儲相應于第一有效比特的第二有效比特，復位第二有效比特，根據(jù)第一有效比特和第二有效比特產(chǎn)生有效比特。
文檔編號G11C15/00GK1475917SQ0314729
公開日2004年2月18日 申請日期2003年7月14日 優(yōu)先權日2002年7月12日
發(fā)明者町村廣喜, 南谷淳一郎, 一郎 申請人:恩益禧電子股份有限公司