專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，具體地說，涉及可在內(nèi)部正確生成數(shù)據(jù)讀出定時(shí)的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
靜態(tài)RAM(隨機(jī)存取存儲(chǔ)器)中，根據(jù)地址信號(hào)的變化，形成具有規(guī)定的激活期間的字線驅(qū)動(dòng)脈沖并向字線施加。由于工藝的偏差及周圍溫度的變化等，因而即使讀出所需時(shí)間不同，該字線驅(qū)動(dòng)脈沖也預(yù)先生成足夠的容限，以確?？煽孔x出正確數(shù)據(jù)。但是，字線驅(qū)動(dòng)脈沖具有過多容限時(shí)，產(chǎn)生不必要的讀出循環(huán)時(shí)間變長(zhǎng)的問題。
因而，為了減小字線驅(qū)動(dòng)脈沖的容限、縮短讀出循環(huán)，例如，特開平11-339476號(hào)專利公開了向字線驅(qū)動(dòng)電路或行解碼器供給來自偽存儲(chǔ)單元的讀出信號(hào)的方法。
該先有技術(shù)中，根據(jù)偽單元的存儲(chǔ)數(shù)據(jù)，在偽位線生成讀出電流。檢測(cè)偽位線的電位變化，檢測(cè)讀出正常的存儲(chǔ)單元的數(shù)據(jù)的定時(shí)，執(zhí)行位線的均衡及選擇字線的去激活，可實(shí)現(xiàn)字線驅(qū)動(dòng)脈沖的容限的最小化。
另外，今位線的放電時(shí)間最小可降低消耗電流。
上述的先有技術(shù)文獻(xiàn)中，偽位線連接有與正常的位線連接的正常存儲(chǔ)單元相同數(shù)目的偽單元，使偽位線及正常位線的負(fù)載相同。但是，偽單元選擇時(shí)，通過與正常字線驅(qū)動(dòng)器分離設(shè)置的偽單元驅(qū)動(dòng)器，將一個(gè)偽單元驅(qū)動(dòng)成選擇狀態(tài)。
通常，存儲(chǔ)單元為了高集成化，其晶體管尺寸應(yīng)該盡可能小。從而，位線通過存儲(chǔ)單元放電時(shí)的電位變化變小，正常位線的電位變化量變得很小。為了檢測(cè)該正常位線對(duì)的微小電位差，判定從存儲(chǔ)單元讀出的數(shù)據(jù)，采用了高靈敏度的差動(dòng)型讀出放大電路，可實(shí)現(xiàn)數(shù)據(jù)讀出的高速化。
但是，前述的先有技術(shù)文獻(xiàn)中，由于偽位線由一個(gè)偽單元驅(qū)動(dòng)，因而，傳送從該偽單元讀出的信號(hào)的偽位線的變化與正常位線的電位變化的程度相同。從而，偽位線的電位變化量變得很小。用例如反相器等的電平檢測(cè)電路檢測(cè)偽位線的電位變化時(shí)，偽位線的電位必須長(zhǎng)期間降低到反相器的閾值電壓以下。從而，產(chǎn)生無法優(yōu)化讀出放大器的激活定時(shí)、位線預(yù)充電的激活定時(shí)及選擇字線的去激活定時(shí)的問題。
另外，為由一個(gè)偽單元驅(qū)動(dòng)偽位線的構(gòu)成時(shí)，必須確?？紤]了選擇的偽單元的吸收電流的偏差和正常存儲(chǔ)單元的吸收電流的偏差的容限。
一般地說，隨著規(guī)模增加，必須進(jìn)行更精細(xì)的加工，此時(shí)加工形狀的偏差及不純物注入時(shí)的注入量的偏差的程度變大，因而晶體管特性的偏差變大。該晶體管特性的偏差的程度隨著低電源電壓化進(jìn)一步增大。
從而，如上述的先有技術(shù)，固定地選擇一個(gè)偽單元時(shí)，由于選擇的正常存儲(chǔ)單元和偽單元的晶體管特性的偏差，無法檢測(cè)精確的定時(shí)。例如，激活的偽單元的晶體管特性向好的方面偏移，偽位線的電位的變化加快，相反，正常的存儲(chǔ)單元的晶體管特性向壞的方面偏移，正常的位線對(duì)的電位變化減緩時(shí)，由于字線的去激活定時(shí)及讀出放大器的激活定時(shí)變得過早，有誤動(dòng)作的可能性。
為了防止這樣的偽單元及正常存儲(chǔ)單元的晶體管特性的偏差引起的誤動(dòng)作，必要確保容限，使得在最壞條件下也可穩(wěn)定動(dòng)作。因而，有無法達(dá)到減小字線驅(qū)動(dòng)定時(shí)的容限的目的并實(shí)現(xiàn)高速化及低功率消耗的問題。
另外，Osada等人在ISSCC 2001，“Digest of technical papers”的第168頁及第169頁中說明了這樣的結(jié)構(gòu)，即，同時(shí)驅(qū)動(dòng)多個(gè)偽單元到選擇狀態(tài)，使偽位線放電，均化偽位線的放電電流的偏差，使讀出放大器的讀出激活定時(shí)提前。但是，該文獻(xiàn)中，用于選擇偽單元的偽字線與選擇正常存儲(chǔ)單元的正常字線分離設(shè)置。偽字線連接的偽單元的數(shù)目比正常的字線連接的正常存儲(chǔ)單元的數(shù)目小，與正常字線相比，偽字線以較早的定時(shí)驅(qū)動(dòng)到選擇狀態(tài)。
即，以比選擇正常的存儲(chǔ)單元、使正常位線放電的定時(shí)早的定時(shí)，進(jìn)行偽位線的放電。從而，對(duì)存儲(chǔ)單元的晶體管特性的偏差，通過采用多個(gè)偽單元，均化偽位線的吸收電流，雖然容限高，但是必須考慮將偽字線及正常字線驅(qū)動(dòng)到選擇狀態(tài)的定時(shí)的差，進(jìn)行電路設(shè)計(jì)。
特別是，存儲(chǔ)單元陣列的構(gòu)成不同，一根字線連接的正常存儲(chǔ)單元的數(shù)目不同，另外，正常位線連接的正常存儲(chǔ)單元的數(shù)目變更時(shí)，必須考慮正常位線的放電速度和偽位線的放電速度的差。從而，對(duì)各存儲(chǔ)單元陣列的構(gòu)成，必須考慮偽字線及正常字線的激活定時(shí)的差而進(jìn)行重新設(shè)計(jì)。特別是，對(duì)系統(tǒng)LSI等所要求的多種位/字結(jié)構(gòu)，必須個(gè)別地設(shè)定其最佳定時(shí)值，產(chǎn)生設(shè)計(jì)開發(fā)周期變得很長(zhǎng)的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供可容易地精確設(shè)定內(nèi)部動(dòng)作定時(shí)的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的其他目的是提供與晶體管特性的偏差無關(guān)，可以以精確的定時(shí)生成數(shù)據(jù)內(nèi)部讀出激活信號(hào)的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的另一個(gè)的目的是提供即使變更存儲(chǔ)單元陣列結(jié)構(gòu)，也可容易地生成最佳內(nèi)部讀出激活信號(hào)的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括行列狀排列的多個(gè)正常存儲(chǔ)單元；多列配置的多個(gè)偽單元；分別對(duì)應(yīng)各偽單元列配置、分別與對(duì)應(yīng)列的偽單元連接的多根偽位線；與各正常存儲(chǔ)單元行對(duì)應(yīng)配置、分別與對(duì)應(yīng)行的正常存儲(chǔ)單元連接的多根字線。各字線與多列偽單元的各列的多個(gè)偽單元連接。
字線與列方向上排列成一列的多個(gè)偽單元連接，這些同時(shí)選擇的偽單元與共同的偽位線連接?？梢允箓挝痪€的電位變化高速化，另外可以均化偽單元的晶體管特性的偏差，增大晶體管特性的偏差的容限，以精確的定時(shí)激活讀出放大器激活信號(hào)。
另外，偽位線的信號(hào)變化速度比正常位線高速，可以增大讀出放大器激活的定時(shí)容限，優(yōu)化讀出放大器激活定時(shí)。
另外，由于可優(yōu)化讀出放大器的激活定時(shí)，因而可縮短字線選擇期間，可降低位線的充放電電流，相應(yīng)地降低消耗電流。
另外，通過使偽單元的布局與正常存儲(chǔ)單元的布局相同，可以使偽位線和正常位線的負(fù)載電容相同，可以精確地令偽位線的電位變化速度大于正常位線的電位變化速度。
偽單元及正常存儲(chǔ)單元由于由相同字線驅(qū)動(dòng)成選擇狀態(tài)，不必對(duì)偽單元及正常存儲(chǔ)單元分別配置字線驅(qū)動(dòng)器，即使陣列結(jié)構(gòu)變更，也可以正確地以同一定時(shí)驅(qū)動(dòng)偽位線和正常位線，且使偽位線的電位高速變化。


圖1表示本發(fā)明實(shí)施例1的正常存儲(chǔ)單元的電氣等價(jià)電路。
圖2表示圖1所示正常存儲(chǔ)單元的布局。
圖3表示圖2所示布局的下層布線的布局。
圖4表示圖2所示布局的上層布線的布局。
圖5表示本發(fā)明的實(shí)施例1的偽單元的電氣等價(jià)電路。
圖6表示圖5所示偽單元的布局。
圖7表示圖6所示布局的下層布線的布局。
圖8表示圖6所示布局的上層布線的布局。
圖9概略表示本發(fā)明的實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的全體構(gòu)成。
圖10是表示本發(fā)明的實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作的信號(hào)波形圖。
圖11概略表示圖9所示控制電路的構(gòu)成。
圖12概略表示本發(fā)明的實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的全體構(gòu)成。
圖13概略表示本發(fā)明的實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的偽單元的要部的構(gòu)成。
圖14概略表示本發(fā)明的實(shí)施例3的半導(dǎo)體存儲(chǔ)裝置的全體構(gòu)成。
圖15概略表示圖14所示半導(dǎo)體存儲(chǔ)裝置的要部的構(gòu)成。
圖16表示本發(fā)明的實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置的偽單元的配置。
圖17概略表示本發(fā)明的實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置的全體構(gòu)成。
圖18表示本發(fā)明的實(shí)施例5的偽單元的布局。
圖19表示圖18所示布局的下層布線的布局。
圖20表示圖18所示布局的上層布線的布局。
圖21表示本發(fā)明的實(shí)施例6的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。
圖22表示本發(fā)明的實(shí)施例7的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。
圖23概略表示圖22所示半導(dǎo)體存儲(chǔ)裝置的電壓檢測(cè)部分的構(gòu)成。
圖24概略表示本發(fā)明的實(shí)施例8的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成圖25概略表示本發(fā)明的實(shí)施例8的半導(dǎo)體存儲(chǔ)裝置的要部的布局圖26表示圖25所示布局的下層布線的布局。
圖27表示圖25所示布局的上層布線的布局。
圖28表示本發(fā)明的實(shí)施例9的電壓檢測(cè)電路的構(gòu)成。
圖29是表示圖28所示電壓檢測(cè)電路的動(dòng)作的信號(hào)波形圖。
圖30表示本發(fā)明的實(shí)施例10的電壓檢測(cè)電路的構(gòu)成。
圖31是表示圖30所示電壓檢測(cè)電路的動(dòng)作的信號(hào)波形圖。
具體實(shí)施例方式
實(shí)施例1圖1表示用于本發(fā)明的正常存儲(chǔ)單元的電氣等價(jià)電路。圖1中，正常存儲(chǔ)單元MC包括連接于電源結(jié)點(diǎn)和結(jié)點(diǎn)ND1之間且其柵極與結(jié)點(diǎn)ND2連接的P溝道MOS晶體管(絕緣柵極型場(chǎng)效應(yīng)晶體管)TP1；連接于結(jié)點(diǎn)ND1和接地結(jié)點(diǎn)之間且其柵極與結(jié)點(diǎn)ND2連接的N溝道MOS晶體管TN1；連接于電源結(jié)點(diǎn)和結(jié)點(diǎn)ND2之間且其柵極與結(jié)點(diǎn)ND1連接的P溝道MOS晶體管TP2；連接于結(jié)點(diǎn)ND2和接地結(jié)點(diǎn)之間且其柵極與結(jié)點(diǎn)ND1連接的N溝道MOS晶體管TN2。
MOS晶體管TP1及TN1構(gòu)成CMOS(互補(bǔ)MOS)反相器，MOS晶體管TP2及TN2構(gòu)成CMOS反相器。由這兩個(gè)CMOS反相器構(gòu)成鎖存電路。
正常存儲(chǔ)單元MC還包括響應(yīng)字線WL上的信號(hào)，將結(jié)點(diǎn)ND1與正常位線BL連接的N溝道MOS晶體管TN3；響應(yīng)字線WL上的信號(hào)，將結(jié)點(diǎn)ND2與互補(bǔ)的正常位線BLB連接的N溝道MOS晶體管TN4。
后面將說明正常存儲(chǔ)單元MC的全體配置，正常存儲(chǔ)單元MC成行列狀排列、行方向上對(duì)齊配置的正常存儲(chǔ)單元與字線WL連接，列方向?qū)R配置的正常存儲(chǔ)單元MC與正常位線BL及BLB連接。
結(jié)點(diǎn)ND1及ND2中存儲(chǔ)互補(bǔ)數(shù)據(jù)，從而，正常位線BL及BLB中可傳送互補(bǔ)數(shù)據(jù)。
圖2概略表示圖1所示正常存儲(chǔ)單元的布局。圖2中，N阱區(qū)1中形成了P溝道MOS晶體管TP1及TP2。該N阱區(qū)1內(nèi)，在X方向延伸，間隔形成了激活區(qū)2a及2b。激活區(qū)2a及2b包括不純物區(qū)及溝道區(qū)。
激活區(qū)2a通過接觸孔8a與第1金屬布線5a連接。該第1金屬布線5a通過第1通孔9a與Y方向上延伸的第2金屬布線15c連接。該第1及第2金屬布線5a及15c的連接經(jīng)由第1通孔9a部分形成的多晶硅布線4a進(jìn)行。
另外，第2金屬布線15c的端部，通過第1通孔9b與多晶硅布線4b連接。多晶硅布線4b與X方向上延伸形成的第1金屬布線5c連接。其第1金屬布線5c通過接觸孔8a與激活區(qū)2b連接。第2金屬布線15c構(gòu)成傳送電源電壓VDD的電源線。
激活區(qū)2a的下端通過接觸孔8b與X方向上延伸的第1多晶硅布線6c連接，另外激活區(qū)2b的上端通過接觸孔8c與X方向上延伸的第1多晶硅布線6a連接。
這些多晶硅布線6a及6c之間，從激活區(qū)2a向X方向延伸，配置了第1金屬布線5k，另外，從激活區(qū)2b向X方向延伸，配置了第1金屬布線5d。這些第1金屬布線5k及5d構(gòu)成存儲(chǔ)單元的內(nèi)部結(jié)點(diǎn)。
與第1金屬布線5d及5k平行，在X方向延伸配置第3金屬布線7a。激活區(qū)2a通過接觸孔8b與第1金屬布線5d電氣連接，另外激活區(qū)2b通過接觸孔8c與第1金屬布線5b連接。第1多晶硅布線6a和激活區(qū)2a的交差部分中形成溝道區(qū)，另外激活區(qū)2b和第1多晶硅布線6c的交差部分中形成溝道區(qū)。
根據(jù)該配置，N阱區(qū)1內(nèi)形成源極接受電源電壓的負(fù)載P溝道MOS晶體管。即，形成柵極和漏極交差連接的P溝道MOS晶體管TP1及TP2。
該N阱1的Y方向上延伸的端部中，配置第2金屬布線15b及15d。第2金屬布線15b通過第1通孔9c與X方向上延伸的第1金屬布線5f連接。第1金屬布線5f通過接觸孔8e與激活區(qū)3a連接。該激活區(qū)3a沿Y方向形成矩形，激活區(qū)3a內(nèi)形成N溝道MOS晶體管。激活區(qū)3a通過接觸孔8h與第1金屬布線5k連接。
與激活區(qū)3a平行，配置第2金屬布線15a。該第2金屬布線15a通過接觸孔8g與激活區(qū)3a連接。第2金屬布線15a構(gòu)成傳送接地電壓的接地線。
第3金屬布線7a通過第2通孔10a及第2金屬布線與Y方向上延伸的第2多晶硅布線4c連接。該第2多晶硅布線4c通過接觸孔8f與X方向上延伸的第1多晶硅布線6b連接。該第1多晶硅布線6b處于第1金屬布線5k及5f之間，在X方向上延伸，構(gòu)成存取晶體管的柵極。第3金屬布線7a構(gòu)成字線，傳送字線選擇信號(hào)。另外，第2金屬布線15b構(gòu)成位線。
第1多晶硅布線6a在X方向上延伸，與激活區(qū)3a交差，存儲(chǔ)數(shù)據(jù)的N溝道MOS晶體管(驅(qū)動(dòng)晶體管)形成于該激活區(qū)3a內(nèi)的接觸孔8g及8h之間，以第2金屬布線6a的交差部分作為溝道部分。
第2金屬布線15d通過第1通孔9d與第2多晶硅布線4d連接。在該接觸孔9d中，該第1金屬布線15d通過第2多晶硅布線4d與X方向上延伸的第1金屬布線5i電氣連接。該第2金屬布線15d構(gòu)成另一位線。
第1金屬布線5i通過接觸孔8i與Y方向上延伸的激活區(qū)3b連接。與激活區(qū)3b平行，配置在Y方向上延伸的第2金屬布線15e。該第2金屬布線15e通過激活區(qū)3b形成的接觸孔8k與激活區(qū)3b連接。該第2金屬布線15e構(gòu)成傳送接地電壓的接地線。
第3金屬布線7a和第1金屬布線5i之間，在X方向上延伸配置第1多晶硅布線6d。該第1多晶硅布線6d通過接觸孔8I與第2多晶硅布線4f連接。該第2多晶硅布線4f通過第2通孔10b與第3金屬布線7a連接。
另一方面，通過接觸孔8b與激活區(qū)2a連接的第1多晶硅布線6c在X方向上延伸配置，與激活區(qū)3b交差。另外激活區(qū)3b通過接觸孔8j與第1金屬布線5d連接。該第1金屬布線5d通過接觸孔8c與激活區(qū)2b連接，與激活區(qū)2a中形成的P溝道MOS晶體管及激活區(qū)3a中形成的N溝道MOS晶體管的柵極連接。
另一方面，第1金屬布線5k通過接觸孔8h與激活區(qū)3a連接，且通過接觸孔8b與第1多晶硅布線6c連接。該第1多晶硅布線6c構(gòu)成激活區(qū)2b中形成的P溝道MOS晶體管及激活區(qū)3b中形成的N溝道MOS晶體管的柵極。
如該圖2所示，正常存儲(chǔ)單元中，對(duì)于P溝道MOS晶體管的形成區(qū)，通過配置點(diǎn)對(duì)稱的圖案，使該存儲(chǔ)單元的布局在行方向及列方向上交互反相配置，因而，不會(huì)受到圖案偏移等的影響，可精確進(jìn)行存儲(chǔ)單元的構(gòu)圖。
圖3表示圖2所示布局的擴(kuò)散層(激活區(qū))到接觸孔的布局。圖3中，N阱區(qū)1中，間隔形成在Y方向上延伸的矩形區(qū)的激活區(qū)2a及2b。激活區(qū)2a通過接觸孔8a與X方向上延伸的第1金屬布線5a連接。另外，該激活區(qū)2a通過接觸孔8b與X方向上延伸的第1金屬布線5k連接。另外該第1金屬布線5k通過接觸孔8h與激活區(qū)3a連接。
激活區(qū)3a通過其上側(cè)的接觸孔8g，經(jīng)由第1金屬布線與構(gòu)成上層的接地線的第2金屬布線連接。激活區(qū)3a通過其下側(cè)的接觸孔8e與X方向上延伸的第1金屬布線5f連接。這些第1金屬布線5k及5f之間，第1多晶硅布線6b在X方向上延伸配置，形成存取晶體管的柵極。該第1多晶硅布線6b通過接觸孔8f與第1金屬布線連接。該接觸孔8f的第1金屬布線構(gòu)成中間層，以便與構(gòu)成字線的第3金屬布線連接。
激活區(qū)2b通過接觸孔8b與X方向上延伸的第1金屬布線5c連接，另外，通過其上側(cè)的接觸孔8c與X方向上延伸的第1多晶硅布線6a及第1金屬布線5d連接。
激活區(qū)3b通過接觸孔8i與X方向上延伸的第1金屬配線5i連接，另外通過接觸孔8j與第1金屬布線5d連接。激活區(qū)3b的下部形成的接觸孔8k中所形成的第1金屬布線5m用于與構(gòu)成上層的接地線的第2金屬布線連接。
在X方向上的笫1金屬布線5i及5d之間形成第1多晶硅布線6d，橫跨激活區(qū)3b。該第1多晶硅布線6d通過接觸孔81與第1金屬布線連接。該接觸孔81中形成的第1金屬布線用于與構(gòu)成字線的第3金屬布線連接。
這里，設(shè)置接觸孔是為了連接第1金屬布線和激活區(qū)及第1金屬布線和第1多晶硅布線。第1通孔的形成是為了連接第1及第2金屬布線，第2通孔的形成是為了連接第3金屬布線和第2金屬布線。
圖4概略表示圖2所示布局的第1通孔9到第3金屬布線7a的布局。該圖4中，在Y方向上延伸配置第2金屬布線15a、15b、15c、15d及15q。第2金屬布線15a與第1通孔9g下部的接觸孔8g電氣連接。第2金屬布線15a傳送接地電壓GND。第2金屬布線15b通過第1通孔9c與圖2所示第1金屬布線5f連接。該第2金屬布線15b構(gòu)成正常位線。
第2金屬布線15c通過Y方向的兩側(cè)的第1通孔9a及9b與圖3所示第1金屬布線5a及5c連接。該第2金屬布線15c傳送電源電壓VDD。
第2金屬布線15d通過第1通孔9d與圖2及圖3所示第1金屬布線5i連接。該第2金屬布線15d構(gòu)成另一正常位線。
第2金屬布線15e通過第1通孔9g與圖2及圖3所示接觸孔8k連接。該第2金屬布線15e傳送接地電壓GND。
第3金屬布線7a通過正常存儲(chǔ)單元MC的X方向的兩端中形成的第2通孔10a及10b與Y方向上延伸的第2金屬布線15p及15q連接。這些第2金屬布線15p及15q分別通過第1通孔9f及9j與圖2及圖3所示接觸孔8f及81連接。
該圖2到圖4所示正常存儲(chǔ)單元的布局與特開平9-270468號(hào)專利、特開平10-178110號(hào)專利以及特開2001-28401號(hào)專利等中公開的存儲(chǔ)單元的布局相同。
圖5表示本發(fā)明的實(shí)施例1的偽單元的構(gòu)成。圖5中，代表性地顯示了2行1列排列的偽單元DC0及DC1。
偽單元DC0包括存儲(chǔ)數(shù)據(jù)的N溝道MOS晶體管(驅(qū)動(dòng)晶體管)TDN01及TDN02；用于上拉內(nèi)部存儲(chǔ)結(jié)點(diǎn)DND01及DND02的P溝道MOS晶體管TDP01及TDP02；響應(yīng)字線WL0上的信號(hào)而導(dǎo)通，將存儲(chǔ)結(jié)點(diǎn)DND01及DND02分別與偽位線DBL及DBLB連接的N溝道MOS晶體管TDN03及TDN04。
MOS晶體管TDP01及TDN01的柵極施加電源電壓VDD。從而，該偽單元DC0中，存儲(chǔ)結(jié)點(diǎn)DND01中總是存儲(chǔ)L電平數(shù)據(jù)，存儲(chǔ)結(jié)點(diǎn)DND02中總是存儲(chǔ)H電平數(shù)據(jù)。
同樣，偽單元DC1包括存儲(chǔ)數(shù)據(jù)的N溝道MOS晶體管(驅(qū)動(dòng)晶體管)TDN11及TDN12；用于上拉存儲(chǔ)結(jié)點(diǎn)DND11及DND12的P溝道MOS晶體管TDP11及TDP12；存取用N溝道MOS晶體管TDN13及TDN14。存取用N溝道MOS晶體管(以下，稱為存取晶體管)TDN13響應(yīng)字線WL0上的信號(hào)而導(dǎo)通，導(dǎo)通時(shí)，將存儲(chǔ)結(jié)點(diǎn)DND11與偽位線DBL連接。存取晶體管TDN14響應(yīng)字線WL1上的信號(hào)而導(dǎo)通，導(dǎo)通時(shí)，將存儲(chǔ)結(jié)點(diǎn)DND12與偽位線DBLB連接。
偽單元DC1中，M0S晶體管TDP11及TDN11的柵極施加電源電壓VDD，存儲(chǔ)結(jié)點(diǎn)DND11中存儲(chǔ)L電平數(shù)據(jù)，存儲(chǔ)結(jié)點(diǎn)DND12中存儲(chǔ)H電平數(shù)據(jù)。從而，字線WL0被選擇后，偽單元DC0及DC1的存取晶體管TDN03及TDN13同時(shí)變成導(dǎo)通狀態(tài)，通過這些偽單元DC1及DC0，偽位線DBL驅(qū)動(dòng)成接地電壓電平。
簡(jiǎn)單說明該圖5所示偽單元的動(dòng)作。
在初始狀態(tài)，偽位線DBL及DBLB預(yù)充電成H電平。字線WL0及WL1為非選擇狀態(tài)，即L電平。初始狀態(tài)中，存取晶體管TDN03、TDN04、TD13及TDN14都為截止?fàn)顟B(tài)。另外，數(shù)據(jù)存儲(chǔ)用N溝道MOS晶體管(以下，稱驅(qū)動(dòng)晶體管)TDN01及TDN11為導(dǎo)通狀態(tài)，驅(qū)動(dòng)晶體管TDN02及TDN12為截止?fàn)顟B(tài)。
讀出動(dòng)作一開始，根據(jù)供給的地址信號(hào)，將與地址指定行對(duì)應(yīng)配置的字線驅(qū)動(dòng)成選擇狀態(tài)?，F(xiàn)在，考慮字線WL0驅(qū)動(dòng)成選擇狀態(tài)，其電壓電平從L電平變成H電平的情況。該狀態(tài)中，偽單元DC0的存取晶體管TDN03及TDN04變成導(dǎo)通狀態(tài)，另外，偽單元DC1的存取晶體管TDN13從截止?fàn)顟B(tài)變成導(dǎo)通狀態(tài)，另一方面，存取晶體管TDN14維持截止?fàn)顟B(tài)。
偽位線DBL通過驅(qū)動(dòng)晶體管TDN03及TDN01以低電阻與接地結(jié)點(diǎn)連接，另外通過驅(qū)動(dòng)晶體管TDN13及TDN11以低電阻與接地結(jié)點(diǎn)連接。從而，偽位線DBL的電壓電平從預(yù)充電電壓電平的H電平緩緩下降到接地電位。
另一方面，驅(qū)動(dòng)晶體管TDN02為截止?fàn)顟B(tài)，存儲(chǔ)結(jié)點(diǎn)DND02為電源電壓電平，因而存取晶體管TDN04即使變成導(dǎo)通狀態(tài)，偽位線DBLB的電壓電平也不變化，維持預(yù)充電電壓電平。
若檢測(cè)偽位線DBL的電壓電平從H電平變化成L電平，則響應(yīng)該檢測(cè)，讀出放大器被激活并放大選擇存儲(chǔ)單元的數(shù)據(jù)，另外，選擇字線WL的電壓電平下降，字線WL0返回非選擇狀態(tài)。響應(yīng)字線WL0變成非選擇狀態(tài)，存取晶體管TDN03、TDN04及TDN13變成截止?fàn)顟B(tài)，偽位線DBL與接地結(jié)點(diǎn)電氣分離。然后，為了下一次動(dòng)作，偽位線DBL再次預(yù)充電回到H電平。
以下，對(duì)字線WL1的電壓電平從L電平變成H電平時(shí)的讀出動(dòng)作進(jìn)行說明。
字線WL1驅(qū)動(dòng)成選擇狀態(tài)時(shí)，偽單元DC1中，存取晶體管TDN14變成導(dǎo)通狀態(tài)。偽單元DC1的剩余存取晶體管TDN13及偽單元DC0的存取晶體管TDN03及TDN04都為截止?fàn)顟B(tài)。偽單元DC1的存儲(chǔ)結(jié)點(diǎn)DND12通過低電阻的存取晶體管TDN14與偽位線DBLB連接。但是，由于存儲(chǔ)結(jié)點(diǎn)DND12保持電源電壓VDD電平，因而該偽位線DBLB的預(yù)充電電壓電平為電源電壓電平的H電平，偽位線DBLB的電壓電平不變化。
另外，偽位線DBL中，存取晶體管TDN03及TDN13都是截止?fàn)顟B(tài)，因而其電壓電平是預(yù)充電電壓電平，不發(fā)生變化。
以上是該圖5所示偽電路的基本動(dòng)作。偽單元成2列配置，檢測(cè)偽位線DBL的電壓電平。偶數(shù)字線選擇時(shí)及奇數(shù)字線選擇時(shí)，通過用電壓電平變化的偽位線DBL0及DBL1檢測(cè)電壓電平，可以可靠地檢測(cè)存儲(chǔ)單元數(shù)據(jù)的讀出的執(zhí)行。
特別是，通過在各列配置與正常存儲(chǔ)單元同數(shù)目的偽單元，偽位線DBL的負(fù)載變成與正常位線BL的負(fù)載相同，由于偽位線DBL的放電速度比正常位線的放電速度快，可以高速對(duì)偽位線的電位放電，生成讀出開始信號(hào)。
另外，可以以較早的定時(shí)判定偽位線的電位，增大讀出放大器的激活定時(shí)的容限，可以優(yōu)化讀出放大器激活定時(shí)。另外，可縮短位線的放電時(shí)間，減小位線充放電引起的電流消耗。
圖6概略表示該偽單元的布局。圖6中，與圖2所示正常存儲(chǔ)單元的構(gòu)成要素對(duì)應(yīng)的部分附上同樣的參照編號(hào)，省略詳細(xì)說明。
偽單元DC0及DC1的布局與圖2所示正常存儲(chǔ)單元的布局相同。但是，為了在字線WL0被選擇時(shí)，令偽單元DC0及DC1的存取晶體管都變成導(dǎo)通狀態(tài)，以及，偽位線DBL在被選擇時(shí)通過驅(qū)動(dòng)晶體管進(jìn)行放電，追加了以下的構(gòu)成要素。
即，激活區(qū)2b中，在接觸孔8cb及8ca之間配置第1金屬布線5r。傳送電源電壓VDD的第2金屬布線通過第1通孔9b及第1金屬布線與接觸孔8d連接。X方向上延伸的第1金屬布線5r通過該激活區(qū)2b中形成的接觸孔8c及8ca與構(gòu)成存儲(chǔ)結(jié)點(diǎn)的第1金屬布線及構(gòu)成柵極的第1多晶硅布線連接。由該第1金屬布線5r向偽單元中一個(gè)負(fù)載MOS晶體管及驅(qū)動(dòng)晶體管的柵極供給電源電壓，另外，向另一負(fù)載MOS晶體管的源極/漏極供給電源電壓。
第1多晶硅布線6ab通過激活區(qū)2b中形成的接觸孔8cb與激活區(qū)2b連接，另外，通過接觸孔8ca與第1多晶硅布線6aa連接。第1多晶硅布線6ab在X方向上延伸，構(gòu)成驅(qū)動(dòng)晶體管的柵極。第1多晶硅布線6aa構(gòu)成偽單元DC0的驅(qū)動(dòng)晶體管的柵極。
激活區(qū)2ab及2aa中分別形成P溝道MOS晶體管，向其源極區(qū)供給電源電壓VDD。
另外，偽單元DC1中，圖6的右側(cè)端部中，對(duì)于X方向上延伸的第3金屬布線7ab，形成第2通孔10b。第3金屬布線7ab通過該第2通孔10b及第2多晶硅及接觸孔與第1多晶硅布線6db連接。另一方面，圖6的左側(cè)中，對(duì)第3金屬布線7ab沒有設(shè)置第2通孔。
另一方面，對(duì)于偽單元DC0的第3金屬布線7aa，其兩端中形成第2通孔10c及10d。第3金屬布線7aa通過第2通孔10d、第2多晶硅布線及接觸孔與第2金屬布線6ba連接。
該第3金屬布線7aa的左側(cè)部分中形成的第2通孔10c與Y方向上延伸的第2金屬布線15s連接。該第2金屬布線15s通過接觸孔與第1多晶硅布線6ba及6bb連接。
在偽單元DC0及DC1中，通過該第2金屬布線15s，偽位線DBL的存取晶體管的柵極共同連接于第3金屬布線7ab，兩者同時(shí)變成導(dǎo)通狀態(tài)。
激活區(qū)3a中配置的接觸孔8e由偽單元DC1及DC0的存取晶體管共享，通過第2通孔與偽位線DBL連接，在與該Y方向上延伸的激活區(qū)3a及3b平行的上層，形成傳送接地電壓GND的第2金屬布線。
圖7表示圖6所示布局的激活區(qū)到第2金屬布線的布局。比較該圖7所示布局與圖3所示正常存儲(chǔ)單元的布局，與激活區(qū)2b平行，還追加了形成有第1金屬布線5r的結(jié)構(gòu)。該第1金屬布線5r通過接觸孔8ca及8cb分別與X方向上延伸的第1多晶硅布線6aa及6ab連接。除了配置有第1金屬布線5r，該圖7所示偽單元的布局與圖3所示正常存儲(chǔ)單元的布局相同。
該圖7所示布局中，X方向上延伸的第1多晶硅布線6ba及6bb與字線WL0連接，第1多晶硅布線6da及6db分別與字線WL0及WL1連接。
從而，該圖7中，偽單元DC0及DC1中，與偽位線DBL(圖7所示)對(duì)應(yīng)配置的存取晶體管在字線WL0被選擇時(shí)同時(shí)驅(qū)動(dòng)成選擇狀態(tài)。另一方面，與互補(bǔ)的偽位線DBLB(圖7所示)對(duì)應(yīng)設(shè)置的偽單元DC0及DC1的存取晶體管分別在字線WL0及WL1被選擇時(shí)變成導(dǎo)通狀態(tài)。
圖8表示圖6所示偽單元的布局的第1通孔到第3金屬布線的布局。該圖8所示布局中，第3金屬布線7aa通過第2通孔10c與第2金屬布線15s連接。該第2金屬布線15s通過在Y方向上延伸、分別配置于偽單元DC0及DC1的第1通孔9fa及9fb，與下層的第1金屬布線連接。第2金屬布線15s和第3金屬布線7ab的交差部分中，未配置第2通孔。第3金屬布線7ab通過第2通孔10b及第1通孔9jb與第2金屬布線連接，該第2金屬布線通過接觸孔與第1多晶硅布線連接。第3金屬布線7ab構(gòu)成字線WL1。
另一方面，X方向上延伸的第3金屬布線7aa通過其兩端配置的第2通孔10c及10d分別與第2金屬布線連接。第3金屬布線7aa通過第2通孔10d及第1通孔9jb與第2金屬布線連接，該第2金屬布線通過第1通孔9jb與下層的第1多晶硅布線連接。
關(guān)于第2金屬布線，配置了傳送電源電壓VDD的電源線、電源線的兩側(cè)配置的偽位線DBL及DBLB、以及這些偽位線DBL及DBLB的外側(cè)配置的傳送接地電壓GND的接地線。這些第2金屬布線在Y方向上延伸配置。
圖9概略表示本發(fā)明的實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的全體構(gòu)成。圖9中，半導(dǎo)體存儲(chǔ)裝置包括正常存儲(chǔ)單元MC成行列狀排列的正常存儲(chǔ)單元陣列20；偽單元DC在列方向?qū)R配置的偽單元列21a及21b。正常存儲(chǔ)單元陣列20及偽單元列21a及21b中，正常存儲(chǔ)單元MC及偽單元DC在行方向上對(duì)齊配置。與正常存儲(chǔ)單元MC及偽單元DC的各行對(duì)應(yīng)配置字線WL。圖9中，代表性地顯示了字線WL0-WL7。
正常存儲(chǔ)單元及偽單元與字線WL連接。與正常位線BL、BLB連接的正常存儲(chǔ)單元MC的數(shù)目和與偽位線連接的偽單元DC的數(shù)目相同。從而，即使陣列結(jié)構(gòu)變更，通過在行方向中對(duì)齊配置偽單元和正常存儲(chǔ)單元，可以共同配置字線，使偽位線DBL的放電速度總是比正常位線快，可以可靠地根據(jù)偽位線的電位設(shè)定內(nèi)部定時(shí)。
與正常存儲(chǔ)單元MC的各列對(duì)應(yīng)配置正常位線BL及BLB。偽單元列21a及21b中，分別配置偽位線DBL0及DBL1。正常存儲(chǔ)單元陣列20中，配置成對(duì)的正常位線BL及BLB。另一方面，偽單元列21a及21b中，只采用偽位線DBL0及DBL1。
與這些偽位線DBL0及DBL1對(duì)應(yīng)，分別配置互補(bǔ)的偽位線DBLB0及DBLB1。但是，這些互補(bǔ)的偽位線DBLB0及DBLB1的電壓電平是預(yù)充電電壓電平，不可用于內(nèi)部動(dòng)作控制。
偶數(shù)字線WL0、WL2被選擇時(shí)，偽單元列21a的偽單元DC通過2個(gè)偽單元DC對(duì)偽位線DBL0放電。奇數(shù)字線WL1、WL3、...被選擇時(shí)，偽單元列21b的偽單元DC的列方向中鄰接的2個(gè)偽單元被選擇，對(duì)偽位線DBL1進(jìn)行放電。
作為陣列外圍電路還設(shè)置了預(yù)充電電路26，在激活時(shí)將偽位線DBL0及DBL1和正常位線BL及BLB預(yù)充電到電源電壓電平。該預(yù)充電電路26包括與偽位線DBL0、DBL1、正常位線BL及BLB分別對(duì)應(yīng)配置的P溝道MOS晶體管26a。
存儲(chǔ)單元選擇時(shí)，為了降低消耗電流，該預(yù)充電電路26被去激活對(duì)于正常存儲(chǔ)單元陣列20，設(shè)置有多路復(fù)用器25，用于根據(jù)來自列解碼器24的列選擇信號(hào)，將地址指定列連接到內(nèi)部數(shù)據(jù)總線27。該多路復(fù)用器25包含與正常位線對(duì)分別對(duì)應(yīng)配置的列選擇柵極25a。列選擇柵極25a響應(yīng)來自列解碼器24的列選擇信號(hào)，選擇性地導(dǎo)通。
該半導(dǎo)體存儲(chǔ)裝置還包括接受時(shí)鐘信號(hào)CLK、地址信號(hào)和控制信號(hào)，生成內(nèi)部地址信號(hào)及動(dòng)作定時(shí)信號(hào)的控制電路22；根據(jù)來自控制電路22的內(nèi)部行地址信號(hào)和行激活信號(hào)，將地址指定行對(duì)應(yīng)的字線驅(qū)動(dòng)為選擇狀態(tài)的行解碼器23；檢測(cè)偽位線DBL0及DBL1的電位變化的電位檢測(cè)電路31。該電位檢測(cè)電路31，例如，可由NAND門(“與非”門)形成，只要是可以檢測(cè)偽位線DBL0及DBL1的電位變化，該電位檢測(cè)電路31也可由其他門電路構(gòu)成。
根據(jù)來自電位檢測(cè)電路31的輸出信號(hào)(讀出信號(hào))SE，控制電路22決定讀出動(dòng)作定時(shí)及字線去激活定時(shí)。
為了執(zhí)行內(nèi)部數(shù)據(jù)的寫入/讀出，設(shè)置有根據(jù)內(nèi)部數(shù)據(jù)DI驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線27的寫驅(qū)動(dòng)器28和在控制電路22的控制下被選擇激活、對(duì)內(nèi)部數(shù)據(jù)總線27讀出的數(shù)據(jù)進(jìn)行放大的讀出放大器30。該讀出放大器30的激活定時(shí)由電位檢測(cè)電路31的輸出信號(hào)SE決定。內(nèi)部數(shù)據(jù)總線27由互補(bǔ)數(shù)據(jù)信號(hào)線對(duì)構(gòu)成，讀出放大器30在激活時(shí)，差動(dòng)放大該互補(bǔ)數(shù)據(jù)信號(hào)線的電位，生成內(nèi)部讀出數(shù)據(jù)。
圖10表示圖9所示半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)讀出時(shí)的信號(hào)波形。以下，參照?qǐng)D10簡(jiǎn)單說明圖9所示半導(dǎo)體存儲(chǔ)裝置的動(dòng)作。
該半導(dǎo)體存儲(chǔ)裝置根據(jù)與時(shí)鐘信號(hào)CLK同步施加的控制信號(hào)，指定動(dòng)作模式。給予數(shù)據(jù)存取指示之前，預(yù)充電電路26是激活狀態(tài)，正常位線BL及BLB和偽位線DBL0及DBL1預(yù)充電成電源電壓電平。所有字線WL0-WL7是非選擇狀態(tài)，其電壓電平是L電平。另外，偽位線DBL0及DBL1的電壓電平是H電平，因而電壓檢測(cè)電路31的輸出讀出信號(hào)SE是L電平。
考慮時(shí)鐘信號(hào)CLK上升，由此時(shí)的控制信號(hào)指定讀出動(dòng)作的狀態(tài)。根據(jù)存取指示，由控制電路22的控制使預(yù)充電電路26去激活。同時(shí)，內(nèi)部行地址信號(hào)及內(nèi)部列地址信號(hào)分別供給行解碼器23及列解碼器24，行解碼器23將地址指定行對(duì)應(yīng)的字線驅(qū)動(dòng)到選擇狀態(tài)，另外列解碼器24生成選擇地址指定列的列選擇信號(hào)。
根據(jù)來自該行解碼器23的行選擇信號(hào)，地址指定行對(duì)應(yīng)的字線的電壓電平從L電平上升到H電平，與該選擇字線連接的正常存儲(chǔ)單元的數(shù)據(jù)傳送到對(duì)應(yīng)的正常位線BL及BLB。另外，根據(jù)來自列解碼器24的列選擇信號(hào)，在多路復(fù)用器25中，地址指定列對(duì)應(yīng)的列選擇柵極25a導(dǎo)通，選擇列對(duì)應(yīng)的正常位線BL及BLB與內(nèi)部數(shù)據(jù)總線27連接。
偽單元列21a及21b中，響應(yīng)選擇字線，偽位線DBL0及DBL1的一方與偽單元的存儲(chǔ)結(jié)點(diǎn)連接?，F(xiàn)在，考慮字線WL0被選擇的狀態(tài)。與該選擇字線WL0連接的正常存儲(chǔ)單元MC的數(shù)據(jù)讀出到正常位線BL及BLB上。此時(shí)，根據(jù)存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)，正常位線BL及BLB的另一方的電位緩緩下降。
在與該正常存儲(chǔ)單元的數(shù)據(jù)讀出的相同定時(shí)，由與字線WL0連接的偽單元DC對(duì)偽位線DBL0放電。由于以2位的偽單元執(zhí)行放電，因而該偽位線DBL0的電位變化速度比正常位線BL或BLB的電位變化速度快。偽單元列21b中，偽單元DC都是非選擇狀態(tài)，因而偽位線DBL1維持預(yù)充電電壓電平。
該偽位線DBL0的電壓電平若降低到電壓檢測(cè)電路31的輸入邏輯閾值電壓以下，則電壓檢測(cè)電路31的輸出讀出信號(hào)SE從L電平變成H電平。
控制電路22響應(yīng)該讀出信號(hào)SE的上升，激活讀出放大器30。讀出放大器30若被激活，則差動(dòng)放大輸入內(nèi)部數(shù)據(jù)總線27的數(shù)據(jù)，生成讀出數(shù)據(jù)D0。
另外，響應(yīng)該讀出信號(hào)SE的上升，控制電路22將選擇狀態(tài)的字線WL0驅(qū)動(dòng)成非選擇狀態(tài)，另外激活預(yù)充電電路26，再次將偽位線DBL0、DBL1及正常位線BL、BLB預(yù)充電成電源電壓電平。該預(yù)充電動(dòng)作時(shí)，列解碼器也被去激活，多路復(fù)用器25設(shè)定成非導(dǎo)通狀態(tài)。
奇數(shù)字線WL1被選擇時(shí)，與字線WL1連接的正常存儲(chǔ)單元MC的數(shù)據(jù)讀出到位線BL及BLB對(duì)上，成對(duì)的位線BL及BLB的另一方的位線的電位緩緩下降。在相同定時(shí)，與該字線WL1連接的偽單元DC驅(qū)動(dòng)成選擇狀態(tài)，通過選擇偽單元，偽位線DBL1的電位降低。此時(shí)，偽位線DBL1的電位降低速度也比正常位線BL或BLB的電位降低速度快。
該偽位線DBL1的電壓電平若變成比電壓檢測(cè)電路31的輸入邏輯閾值電壓低，則電壓檢測(cè)電路31的輸出讀出信號(hào)變成H電平。以后，控制電路22響應(yīng)該讀出信號(hào)SE的上升，執(zhí)行與先前的字線WL0的選擇時(shí)同樣的控制。即，響應(yīng)讀出信號(hào)SE的上升，激活讀出放大器30，讀出從選擇列的位線BL及BLB讀出到內(nèi)部數(shù)據(jù)總線27上的數(shù)據(jù)，確定內(nèi)部讀出數(shù)據(jù)D0。
另外，響應(yīng)該讀出信號(hào)SE，將選擇狀態(tài)的字線WL1驅(qū)動(dòng)到非選擇狀態(tài)，另外，激活預(yù)充電電路26。另外，使多路復(fù)用器25去激活。
從而，偶數(shù)字線被選擇時(shí)，選擇偽單元列21a的偽單元，通過偽位線DBL0的放電激活讀出信號(hào)SE。另一方面，奇數(shù)字線被選擇時(shí)，由偽單元列21b的偽單元對(duì)偽位線DBL1放電，激活讀出信號(hào)SE。偽位線DBL0及DBL1的放電開始定時(shí)由字線的選擇定時(shí)決定，與正常位線的放電開始定時(shí)相同。另外，該偽位線DBL0及DBL1的電位變化速度比正常位線快，因而可充分地增大讀出信號(hào)SE的激活定時(shí)和讀出放大器激活信號(hào)的激活定時(shí)之差，容易優(yōu)化讀出放大器30的激活定時(shí)。另外，可縮短選擇字線處于選擇狀態(tài)的期間，因而可縮短正常位線的放電期間，降低消耗電流。
另外，偽位線由于由2個(gè)偽單元驅(qū)動(dòng)，因而即使是偽單元的晶體管特性偏移，可均化這2個(gè)偽單元的晶體管特性，相應(yīng)地降低該晶體管特性的偏差的程度，改善動(dòng)作容限。
圖11概略表示圖9所示控制電路22的構(gòu)成。圖11中，控制電路22包括根據(jù)時(shí)鐘信號(hào)CLK和控制信號(hào)CTL，檢測(cè)指定的動(dòng)作模式的動(dòng)作模式檢測(cè)電路35；根據(jù)來自動(dòng)作模式檢測(cè)電路35的存取指示信號(hào)，激活解碼器使能信號(hào)ADE的解碼器控制電路36；根據(jù)來自該動(dòng)作模式檢測(cè)電路35的動(dòng)作模式指示信號(hào)，使預(yù)充電指示信號(hào)/PRG去激活的預(yù)充電控制電路37；響應(yīng)讀出信號(hào)SE的上升，將讀出放大器激活信號(hào)SAE驅(qū)動(dòng)到規(guī)定期間激活狀態(tài)的讀出控制電路38。
解碼器使能信號(hào)ADE決定行解碼器23及列解碼器24的激活期間。由預(yù)充電指示信號(hào)/PRG決定圖9所示預(yù)充電電路26的激活/去激活。由讀出放大器激活信號(hào)SAE決定讀出放大器30的激活期間。
讀出控制電路38響應(yīng)該讀出信號(hào)SE的上升，以規(guī)定的定時(shí)激活讀出放大器激活期間SAE，經(jīng)過規(guī)定時(shí)間后，使該讀出放大器激活信號(hào)SAE去激活。
解碼器控制電路36若激活讀出放大器激活信號(hào)SAE，則經(jīng)過規(guī)定期間后，使解碼器使能信號(hào)ADE去激活，將選擇字線驅(qū)動(dòng)成非選擇狀態(tài)，另外使多路復(fù)用器25非導(dǎo)通，分離正常位線和內(nèi)部數(shù)據(jù)總線27同樣，預(yù)充電控制電路37也響應(yīng)該讀出放大器激活信號(hào)SAE的激活，經(jīng)過規(guī)定時(shí)間后，激活預(yù)充電指示信號(hào)/PRG，對(duì)偽位線及正常位線預(yù)充電。
另外，上述的說明中，數(shù)據(jù)讀出時(shí)，禁止對(duì)偽位線DBL0、DBL1及正常位線BL、BLB預(yù)充電。但是，只在數(shù)據(jù)寫入時(shí)，使該預(yù)充電電路26去激活，在數(shù)據(jù)讀出時(shí)，預(yù)充電電路26也可維持激活狀態(tài)。
另外，在數(shù)據(jù)寫入時(shí)激活寫驅(qū)動(dòng)器28，根據(jù)寫入數(shù)據(jù)驅(qū)動(dòng)選擇列的正常位線。此時(shí)，預(yù)充電電路26被去激活，停止正常位線的充電。寫驅(qū)動(dòng)器28的激活定時(shí)可以是字線及位線選擇后的適當(dāng)定時(shí)。從而，不必為了驅(qū)動(dòng)寫驅(qū)動(dòng)器28而檢測(cè)偽位線的電位。
另外，偽存儲(chǔ)單元和正常存儲(chǔ)單元的布局都只是金屬布線及通孔的配置不同，在偽單元及正常存儲(chǔ)單元中的柵極的形狀及激活區(qū)的形狀相同。與偽位線連接的偽單元的數(shù)目和與正常位線連接的正常存儲(chǔ)單元的數(shù)目相同，從而，偽位線的寄生電容可以與正常位線的寄生電容相同，可以精確地使偽位線比正常位線更高速地變化其電位。
另外，由于偽單元及正常存儲(chǔ)單元的柵極及激活區(qū)的形狀相同，可使這些偽單元及正常單元的晶體管的特性相同，可減小晶體管特性的偏差，容易地進(jìn)行定時(shí)調(diào)整。另外，即使對(duì)于閾值電壓及溝道長(zhǎng)和溝道寬之比等的偏差，也可以使偽單元及正常存儲(chǔ)單元產(chǎn)生相同的偏差，增大這些工藝參數(shù)的偏差容限，可以精確地生成讀出信號(hào)，以最佳定時(shí)進(jìn)行讀出放大器的激活。
實(shí)施例2圖12概略表示本發(fā)明的實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。圖12中，在正常存儲(chǔ)單元陣列20的兩側(cè)配置偽單元列21c及21d。偽單元列21c與行解碼器23鄰接配置，偽單元列21d配置在遠(yuǎn)離該行解碼器23的正常存儲(chǔ)單元陣列20的端部。
陣列外圍部分中配置了控制電路22及外圍電路40。外圍電路40包括圖9所示預(yù)充電電路26，多路復(fù)用器25，列解碼器24，讀出放大器30，寫驅(qū)動(dòng)器28，及電壓檢測(cè)電路31。
圖12所示構(gòu)成中，電壓檢測(cè)電路31檢測(cè)在正常存儲(chǔ)單元陣列20的行方向兩端配置的偽單元列21c及21d中設(shè)置的偽位線的電壓電平。
該偽單元列21c及21d中配置的偽單元DC的布局與前面從圖6到圖8所示布局相同。在存儲(chǔ)單元的配置時(shí)，該布局圖案以存儲(chǔ)單元為單位，在行方向及列方向成鏡像對(duì)稱配置。從而，在正常存儲(chǔ)單元陣列20的內(nèi)部配置偽單元列時(shí)，產(chǎn)生以下的問題。
圖13概略表示偽單元2位的存取晶體管的柵極的布局。第3金屬布線7m及7n在X方向直線延伸進(jìn)行配置。該第3金屬布線7m通過第2通孔42與Y方向上延伸的第2金屬布線6連接。該第2金屬布線6通過連接部分41m及41n分別與笫1多晶硅布線5m及5n電氣連接。第2金屬布線6只與第3金屬布線7m交差，不電氣連接。
存儲(chǔ)單元的布局中，鏡像對(duì)稱地在列方向上配置存儲(chǔ)單元布局，使在該偽單元布局中，鄰接單元共用第2金屬布線6。利用第1多晶硅布線5m及5n作為偽單元的存取晶體管的柵極時(shí)，這些第1多晶硅布線5m及5n通過第2金屬布線6相互連接，由第3金屬布線7n形成的字線被選擇時(shí)，選擇電壓傳送到該第1多晶硅布線5m及5n。
此時(shí)，與偽單元在X方向中鄰接的存儲(chǔ)單元中，2位的存儲(chǔ)單元也被同時(shí)選擇。從而，該偽單元中，在X方向上鄰接的單元作為冗余單元配置，無法作為正常存儲(chǔ)單元利用。從而，在正常存儲(chǔ)單元陣列20內(nèi)，由于配置了無法作為偽單元及正常存儲(chǔ)單元利用的冗余單元，增加了正常存儲(chǔ)單元陣列20的面積。
從而，如圖12所示，通過在正常存儲(chǔ)單元陣列20的X方向的兩側(cè)配置偽單元列21c及21d，對(duì)該偽單元，不必在X方向上配置鄰接的冗余單元，可以抑制包含有偽單元及正常存儲(chǔ)單元的存儲(chǔ)單元陣列的面積的增大。
實(shí)施例3圖14概略表示本發(fā)明的實(shí)施例3的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。該圖14所示構(gòu)成中，在靠近行解碼器23的端部，與正常存儲(chǔ)單元陣列20鄰接配置偽單元列21e及21f。該圖14所示半導(dǎo)體存儲(chǔ)裝置的其他構(gòu)成與圖12所示構(gòu)成相同，對(duì)應(yīng)部分附上同一參照編號(hào)，省略其詳細(xì)說明。
如圖15所示，行解碼器23配置在正常存儲(chǔ)單元陣列的一端，從存儲(chǔ)單元陣列的一端將偶數(shù)字線WLe及奇數(shù)字線WLo驅(qū)動(dòng)到選擇狀態(tài)。這些字線WLe及WLo中分別具有布線電阻Ze及Zo。從而，來自行解碼器23的字校選擇信號(hào)傳送到選擇字線時(shí)，由該布線電阻產(chǎn)生信號(hào)傳送延遲。
但是，通過在行解碼器23附近的存儲(chǔ)單元陣列的端部配置偽單元DMC，無論偶數(shù)字線WLe及奇數(shù)字線WLo的哪一個(gè)被選擇，該偽位線DBL0及DBL1中呈現(xiàn)的電位變化的開始定時(shí)都相同。從而，電壓檢測(cè)電路31中，無論對(duì)偽位線DBL0及DBL1的哪一個(gè)放電，都可使激活讀出信號(hào)SE的定時(shí)相同，不會(huì)受到字線驅(qū)動(dòng)信號(hào)傳送延遲的影響，可精確地以較早的定時(shí)激活讀出信號(hào)。
另外，通過靠近行解碼器23配置偽位線DBL0及DBL1，在字線WLe或WLo選擇時(shí)，可以以最早的定時(shí)，將偽單元DMC的存儲(chǔ)結(jié)點(diǎn)與這些偽位線DBL0或DBL1連接，用偽單元驅(qū)動(dòng)晶體管驅(qū)動(dòng)這些偽位線DBL0或DBL1。從而，可以以最早的定時(shí)激活讀出信號(hào)SE，獲得足夠的讀出放大器的激活定時(shí)容限，以最佳定時(shí)激活讀出放大器。
另外，通過在存儲(chǔ)單元陣列的行解碼器23附近的端部中配置偽單元列21e及21f，利用以下的構(gòu)成，可不必配置冗余單元列，因而可抑制陣列面積的增大。即，與偶數(shù)字線WLe連接的偽單元DMC中，共用字線的部分共同連接時(shí)，其共同連接的部分與偽位線DBL0連接。另一方面，具有與奇數(shù)字線WLo連接的偽單元DMC的共同字線的部分與偽位線DBL1連接。從而，作為共用偽單元列邊界部分配置的字線的驅(qū)動(dòng)晶體管，設(shè)定成與互補(bǔ)的偽位線DBLB0連接的驅(qū)動(dòng)晶體管或與偽位線DBL1連接的驅(qū)動(dòng)晶體管。
即，偽單元列邊界部分中，與互補(bǔ)的偽位線DBLB0連接的存取晶體管和與偽位線DBL1連接的存取晶體管配置成鏡像的布局。由于互補(bǔ)的偽位線DBLB0及DBLB1不用于電壓檢測(cè)，并且要維持電源電壓電平，因而即使2位的偽單元同時(shí)與互補(bǔ)的偽位線連接，也不影響電壓檢測(cè)動(dòng)作。從而，不必如何變更布局，只是配置2列偽單元列，可在不會(huì)影響正常存儲(chǔ)單元陣列中的正常存儲(chǔ)單元的布局的情況下配置偽單元。
如上所述，根據(jù)本發(fā)明的實(shí)施例3，在存儲(chǔ)單元陣列的行解碼器附近的端部配置偽單元列，與選擇字線的位置無關(guān)，可高速激活讀出信號(hào)，改善讀出放大器的激活定時(shí)容限。
另外，在行解碼器附近的存儲(chǔ)單元陣列端部，使偽單元列鄰接配置，可以以較早的定時(shí)改變偽位線電位，將讀出信號(hào)驅(qū)動(dòng)到確定狀態(tài)，可增大讀出放大器激活定時(shí)容限，以最佳定時(shí)激活讀出放大器另外，通過在偽單元間共用2位的偽單元與一根字線連接的部分，不必配置冗余單元列，可抑制存儲(chǔ)單元陣列的面積增大。
實(shí)施例4圖16表示本發(fā)明的實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置的偽單元的配置。圖16中，代表性地顯示了4行1列配置的偽單元DCa-DCd。分別與偽單元DCa-DCd對(duì)應(yīng)，配置字線WLa-WLd。偽單元DCa-DCd的存取晶體管QAa-QAd的各個(gè)柵極共同連接到字線WLa。內(nèi)部的各個(gè)存儲(chǔ)結(jié)點(diǎn)DNDa-DNDd固定在電源電壓電平，以便在選擇時(shí)，偽單元DCa-DCd分別向偽位線DBL傳送L電平數(shù)據(jù)。
偽單元DCa-DCd的其他存取晶體管QBa-QBd的各個(gè)柵極與對(duì)應(yīng)的字線WLa-WLb連接，選擇時(shí)向互補(bǔ)的偽位線DBLB輸出H電平數(shù)據(jù)。
偽單元DCa-DCd的電氣電路構(gòu)成與實(shí)施例1的偽單元的電氣電路構(gòu)成相同。
該圖16所示構(gòu)成中，若字線WLa被選擇，4個(gè)偽單元DCa-DCd的存取晶體管QAa-QAd同時(shí)變成導(dǎo)通狀態(tài)，偽位線DBL由4位的偽單元DCa-DCd放電。從而，可以使偽位線DBL的電壓降低速度高速化，以較早的定時(shí)激活讀出信號(hào)?；パa(bǔ)的偽位線DBLB維持H電平。
圖17概略表示本發(fā)明的實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。圖17中包括偽單元DC在列方向上對(duì)齊配置的偽單元列50a-50b和正常存儲(chǔ)單元MC成行列狀排列的正常存儲(chǔ)單元陣列20。偽單元DC及正常存儲(chǔ)單元MC在行方向上對(duì)齊配置。與偽單元DC及正常存儲(chǔ)單元MC的各行對(duì)應(yīng)配置字線WL。圖17中，代表性地顯示了8根字線WL0-WL7
分別與偽單元列50a-50c對(duì)應(yīng)，配置偽位線DBLa-DBLb。偽單元列50a中，字線WL0或WL4被選擇時(shí)，4位的偽單元DC被同時(shí)選擇，對(duì)偽位線DBLa放電。對(duì)于偽單元列50b，字線WL1或WL5被選擇時(shí)，4位的偽單元DC被同時(shí)選擇，對(duì)偽位線DBLb放電。對(duì)于偽單元列50c，字線WL2或WL6被選擇時(shí)，4位的偽單元DC被同時(shí)選擇，對(duì)偽位線DBLc放電。對(duì)于偽單元列50d，字線WL3或WL7被選擇時(shí)，4位的偽單元DC被同時(shí)選擇，對(duì)偽位線DBLd放電。
對(duì)這些偽位線DBLa-DBLd設(shè)置了電壓檢測(cè)電路52。該電壓檢測(cè)電路52在偽位線DBLa-DBLd的其中任一個(gè)的電壓電平變成比其輸入邏輯閾值電壓低時(shí)，將讀出信號(hào)SE提高到H電平。
設(shè)置預(yù)充電電路26，用于在備用狀態(tài)時(shí)，將偽位線DBLa-DBLd及正常存儲(chǔ)單元陣列20的正常位線BL及BLB預(yù)充電到電源電壓電平。該圖17所示外圍電路的構(gòu)成與圖9所示半導(dǎo)體存儲(chǔ)裝置的外圍電路的構(gòu)成相同，對(duì)應(yīng)部分附上同一參照編號(hào)，省略詳細(xì)說明。
圖16及圖17所示構(gòu)成中，數(shù)據(jù)讀出時(shí)的控制電路22的動(dòng)作與實(shí)施例1的控制電路22的動(dòng)作相同。字線WL被選擇時(shí)，該字線WL連接的正常存儲(chǔ)單元MC的數(shù)據(jù)讀出到對(duì)應(yīng)的正常位線BL及BLB。此時(shí)，預(yù)充電電路26停止預(yù)充電動(dòng)作。
采用與該正常存儲(chǔ)單元MC驅(qū)動(dòng)正常位線BL及BLB的定時(shí)相同的定時(shí)，將偽單元DC也驅(qū)動(dòng)成選擇狀態(tài)，對(duì)偽位線DBLa-DBLd的任何一個(gè)放電。正常位線BL或BLB由1位的正常存儲(chǔ)單元MC放電，另一方面，偽位線DBLa-DBLd的任何一個(gè)由4位偽單元DC放電。從而，偽位線DBLa-DBLd的電壓降低速度比正常位線BL或BLB的電壓降低速度更快，可以較早的定時(shí)通過電壓檢測(cè)電路52使讀出信號(hào)SE上升。
從而，讀出放大器30的讀出放大器激活信號(hào)SAE的激活定時(shí)可具有足夠的容限來使讀出信號(hào)SE上升，易于優(yōu)化讀出放大器30的激活定時(shí)。
另外，同樣，由于響應(yīng)讀出信號(hào)SE的激活而將選擇字線驅(qū)動(dòng)成非選擇狀態(tài)，可同樣優(yōu)化選擇字線的去激活定時(shí)，可縮短正常位線BL及BLB的放電時(shí)間，降低功率消耗。另外，通過降低正常位線BL及BLB的電壓降低量，可高速進(jìn)行預(yù)充電電路26的激活時(shí)的正常位線的電壓恢復(fù)。
另外，由于偽位線DBLa-DBLd分別由4位的偽單元DC驅(qū)動(dòng)，因而即使該4位的偽單元的晶體管特性偏移時(shí)，可通過同時(shí)被選擇的4位的偽單元DC均化其偏差，相應(yīng)降低偏差的程度。從而，可以降低偽單元的晶體管特性的偏差對(duì)讀出信號(hào)SE的上升定時(shí)的影響，改善動(dòng)作容限。
實(shí)施例5圖18概略表示本發(fā)明的實(shí)施例5的4位的偽單元的布局。該圖18所示偽單元DCa-DCd的實(shí)質(zhì)的布局與前面的圖6所示2位的偽單元的布局相同。分別與偽單元DCa-DCd對(duì)應(yīng)，沿X方向配置第3金屬布線58a-58d。第3金屬布線52a通過第2通孔54與Y方向上延伸的第2金屬布線55連接。
該第2金屬布線55通過接觸孔56a-56d分別與Y方向上延伸的第1多晶硅布線57a-57d連接。該第1多晶硅布線57a-57d構(gòu)成與偽位線DBL連接的存取晶體管的柵極。
第2金屬布線55和第3金屬布線58b-58d的交差部分中未設(shè)置通孔。從而，根據(jù)傳送到該第3金屬布線58a上的字線選擇信號(hào)，與偽單元DCa-DCd的偽位線DBL連接的存取晶體管同時(shí)變成導(dǎo)通狀態(tài)。
在另一端中，第3金屬布線52a-52d分別通過第2通孔58a-58d及接觸孔與第1多晶硅布線59a-59d連接。這些第1多晶硅布線59a-59d構(gòu)成與互補(bǔ)的偽位線DBLB連接的存取晶體管。從而，與互補(bǔ)的偽位線ZDBL連接的存取晶體管根據(jù)傳送到這些第3金屬布線58a-58d上的字線選擇信號(hào)，都變成導(dǎo)通狀態(tài)。
該圖18所示偽單元DCa-DCd的各個(gè)布局與圖2所示正常存儲(chǔ)單元的布局相同。從而，與偽位線及正常位線連接的偽單元及正常存儲(chǔ)單元的數(shù)目相同，可以使得偽位線DBL和正常位線BL及ZBLB的負(fù)載相同。從而，可以可靠地使偽位線的電壓變化速度大于正常位線的電壓變化速度。另外，對(duì)正常位線BL及ZBL的電壓降低速度，可以容易地預(yù)測(cè)偽位線DBL的電壓降低速度，預(yù)測(cè)讀出信號(hào)SE的上升定時(shí)，可容易地調(diào)整基于該讀出信號(hào)的讀出放大器的激活及字線的非選擇驅(qū)動(dòng)定時(shí)。
圖19表示到該圖18所示布局的第1金屬布線的布局。如該圖19所示，各個(gè)偽單元DCa-DCd中，通過連接部分56a-56d與構(gòu)成字線的第1多晶硅布線57a-57d連接。這些連接部分56a-56d通過上層的通孔與第2金屬布線連接。
另外，第1多晶硅布線59a-59d分別通過連接部分與圖18所示第3金屬布線52a-52d連接，并分別與字線WLa-WLd連接。
另外，這些偽單元DCa-DCd中，由于內(nèi)部存儲(chǔ)結(jié)點(diǎn)固定在電源電壓電平，分別與激活區(qū)62d及62e平行地形成第1金屬布線63a及63b，通過第1金屬布線及第1通孔與電源線連接，向與存儲(chǔ)L電平數(shù)據(jù)的存儲(chǔ)結(jié)點(diǎn)對(duì)應(yīng)配置的負(fù)載晶體管及驅(qū)動(dòng)晶體管的柵極供給電源電壓。
N阱區(qū)1中，形成激活區(qū)62a-62e，并分別形成P溝道MOS晶體管。這些激活區(qū)62a-62e分別由列方向中鄰接的偽單元共用。為了形成存取晶體管及驅(qū)動(dòng)晶體管，在Y方向上延伸，形成激活區(qū)60a及60b。
到該圖19所示第1金屬布線的布局與前面圖3所示正常存儲(chǔ)單元的布局完全相同。從而，可以使該負(fù)載晶體管、驅(qū)動(dòng)晶體管及存取晶體管的柵極及激活區(qū)的形狀與正常存儲(chǔ)單元一致，使偽單元及正常存儲(chǔ)單元的晶體管的特性一致。從而，晶體管的閾值電壓及溝道寬和溝道長(zhǎng)之比等的制造參數(shù)即使偏移，也可使正常存儲(chǔ)單元及偽單元的晶體管特性的偏差在相同方向上變化，即使對(duì)于制造參數(shù)的偏差也可以增大容限。
圖20表示從該圖18所示偽單元的第1通孔開始的第3金屬布線的布局。如該圖20所示，分別與偽單元DCa-DCd對(duì)應(yīng)，配置X方向上延伸的第3金屬布線52a-52d。在Y方向上延伸配置第2金屬布線55，與第3金屬布線52a-52d交差。該第2金屬布線55通過連接部分56a-56d中形成的第1通孔與圖19所示第1多晶硅布線57a-57d電氣連接。該第2金屬布線55和第3金屬布線52b-52d的交差部分中未形成第2通孔。第2金屬布線55通過第2通孔54與第3金屬布線52a連接。
這些第3金屬布線52a-52d還分別通過第2通孔58a-58d與第1多晶硅布線59a-59d(參照?qǐng)D18、圖19)連接，后者構(gòu)成與偽單元DCa-DCd的互補(bǔ)的偽位線連接的存取晶體管的柵極。
從而，該圖20所示布局中，其不同點(diǎn)僅僅在于，在4位的偽單元DCa-DCd中共同配置第2金屬布線55，它們通過連接部分56a-56d，與連接到偽位線DBL的存取晶體管的柵極連接。從而，僅僅通過變更通孔的位置，就可以容易地采用與正常存儲(chǔ)單元相同的布局配置偽單元，可同時(shí)選擇4位的偽單元。
另外，圖20中在Y方向上延伸的第2金屬布線分別構(gòu)成傳送接地電壓的接地線、偽位線DBL、傳送電源電壓VDD的電源線、互補(bǔ)的偽位線DBLB、及傳送接地電壓GND的接地線。
另外，從圖18到圖20所示偽單元的布局中，X方向上鄰接的偽單元具有與圖20所示布局成鏡像對(duì)稱的布局。該通孔及接觸孔由X方向上鄰接的偽單元共用時(shí)，也可利用以下的布局。即，圖20所示布局中，通過字線WLb對(duì)應(yīng)的第2通孔58b，將第2金屬布線共同連接到該4位的偽單元。此時(shí)，字線WLb被選擇時(shí)，互補(bǔ)的偽位線DBLB同時(shí)與4位的偽單元連接。但是，由于偽位線DBLB不用于電壓檢測(cè)，因而不會(huì)產(chǎn)生問題。從而，不必配置冗余單元列，可以以高密度配置4列偽單元。
如上所述，根據(jù)本發(fā)明的實(shí)施例5，偽單元構(gòu)成與正常存儲(chǔ)單元相同的布局，僅僅變更第2金屬布線的布局和第2通孔的位置，4位的偽單元即可連接到共同的字線。從而，容易使正常存儲(chǔ)單元及偽單元的晶體管特性相同，定時(shí)設(shè)計(jì)變得容易。
實(shí)施例6圖21概略表示本發(fā)明的實(shí)施例6的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。圖21中，該半導(dǎo)體存儲(chǔ)裝置包括各自具有行列狀排列的正常存儲(chǔ)單元的正常子存儲(chǔ)單元陣列70a及70b，以及在這些正常子存儲(chǔ)單元陣列70a及70b之間配置的行解碼器72。在正常子存儲(chǔ)單元陣列70a及70b中，行解碼器72也可以同時(shí)將字線驅(qū)動(dòng)到選擇狀態(tài)。此時(shí)，各個(gè)偽單元列71a-71d中，在字線選擇時(shí)4位的偽單元被同時(shí)選擇。
除此以外，行解碼器72還可以這樣構(gòu)成，即根據(jù)陣列選擇信號(hào)，從正常子存儲(chǔ)單元陣列70a及70b的一方中選擇字線。即，向驅(qū)動(dòng)字線的字線驅(qū)動(dòng)電路提供陣列選擇信號(hào)，僅僅激活為所選擇的正常子存儲(chǔ)單元陣列設(shè)置的字線驅(qū)動(dòng)電路。此時(shí)，為正常子存儲(chǔ)單元陣列70a及70b共同設(shè)置對(duì)行地址信號(hào)進(jìn)行解碼的行解碼電路，執(zhí)行解碼動(dòng)作。在該構(gòu)成的情況下，各個(gè)偽單元列71a-71d中，在對(duì)應(yīng)字線的選擇時(shí)2位的偽單元被同時(shí)選擇。
在正常子存儲(chǔ)單元陣列70a的X方向的兩側(cè)，偽單元列71a及71b相向配置，另外在正常子存儲(chǔ)單元陣列70b的X方向的兩側(cè)，偽單元列71c及71d相向配置。這些偽單元列71a-71d與圖17所示偽單元列50a-50d對(duì)應(yīng)。
與正常子存儲(chǔ)單元陣列70a對(duì)應(yīng)設(shè)置外圍電路76a，與正常子存儲(chǔ)單元陣列70b對(duì)應(yīng)設(shè)置外圍電路76b。這些外圍電路76a及76b各自包括列解碼器，預(yù)充電電路，讀出放大器及寫驅(qū)動(dòng)器。這些外圍電路76a及76b之間配置控制電路74。這些外圍電路76a及76b可根據(jù)陣列選擇信號(hào)選擇性地被激活，也可以同時(shí)控制為激活/去激活。
從而，生成讀出信號(hào)時(shí)，在存儲(chǔ)陣列單位進(jìn)行激活/去激活的情況下，根據(jù)與偽單元列71a及71b對(duì)應(yīng)配置的偽位線的電壓，決定外圍電路76a包含的讀出放大器的激活定時(shí)及字線去激活定時(shí)及預(yù)充電電路的激活定時(shí)。同樣，根據(jù)與偽單元列71c及71d分別對(duì)應(yīng)設(shè)置的偽位線的電壓電平，決定外圍電路76b中設(shè)置的讀出放大器的激活、字線的去激活及預(yù)充電電路的激活的定時(shí)。此時(shí)，各偽單元列中，對(duì)應(yīng)的字線被選擇時(shí)，2位的偽單元驅(qū)動(dòng)成選擇狀態(tài)。從而，在該構(gòu)成的情況下，控制電路74根據(jù)該陣列選擇信號(hào)，執(zhí)行外圍電路76a及76b的一方的激活/去激活。
另外，也可以在正常子存儲(chǔ)單元陣列70a及70b同時(shí)進(jìn)行字線選擇。此時(shí)，外圍電路76a及76b被同時(shí)激活。讀出信號(hào)的激活通過檢測(cè)偽單元列71a-71d的電壓進(jìn)行。此時(shí)，各偽單元列中4位的偽單元在對(duì)應(yīng)的字線選擇時(shí)驅(qū)動(dòng)成選擇狀態(tài)。
各個(gè)偽單元列71a-71d排列的偽單元具有從前面的圖6到圖8或圖18到圖20所示的布局。
從而，配置用于同時(shí)選擇多位的第2金屬布線15s或55的部分配置在遠(yuǎn)離正常子存儲(chǔ)單元陣列的端部，從而，該正常子存儲(chǔ)單元陣列70a及偽單元列71a及71b中，可以以相同布局配置偽單元及正常存儲(chǔ)單元。對(duì)于正常子存儲(chǔ)單元陣列70b及偽單元列71c及71d也同樣。從而，由于同時(shí)選擇多位的第2金屬布線(15s或55)，不必對(duì)正常存儲(chǔ)單元列配置冗余單元，可以抑制正常子存儲(chǔ)單元陣列70a及70b的面積的增大。
實(shí)施例7圖22概略表示本發(fā)明的實(shí)施例7的半導(dǎo)體存儲(chǔ)裝置的全體構(gòu)成。該圖22所示構(gòu)成中，在正常子存儲(chǔ)單元陣列70a的行解碼器72附近的端部配置偽單元列71e及71f。正常子存儲(chǔ)單元陣列70b和行解碼器72之間，配置偽單元列71g及71h。其他構(gòu)成與圖21所示構(gòu)成相同，對(duì)應(yīng)部分附上同一參照編號(hào)，省略其詳細(xì)說明。
從行解碼器72向正常子存儲(chǔ)單元陣列70a及70d傳送字線驅(qū)動(dòng)信號(hào)。字線中具有布線電阻，產(chǎn)生信號(hào)傳送延遲。通過靠近該行解碼器72配置偽單元列71e-71h，不會(huì)受到該字線驅(qū)動(dòng)信號(hào)的傳送延遲的影響，可以以較早的定時(shí)對(duì)偽單元列71e-71h放電。
從而，如圖23所示，與偽單元列71e-71h分別對(duì)應(yīng)配置的偽位線DBLe-DBLh與電壓檢測(cè)電路75連接時(shí)，這些偽位線DBLe-DBLh的電壓電平變成低于電壓檢測(cè)電路75的輸入邏輯閾值的定時(shí)中不會(huì)產(chǎn)生時(shí)間差，根據(jù)偽位線DBLe-DBLh的電壓電平，可以以實(shí)質(zhì)上大致相同的定時(shí)使讀出信號(hào)SE上升。不必考慮該讀出信號(hào)SE的上升的定時(shí)容限，可以獲得讀出放大器激活信號(hào)的激活定時(shí)的足夠容限，優(yōu)化讀出放大器的激活定時(shí)。
另外，圖23所示電壓檢測(cè)電路75中，與偽單元列71e-71h分別對(duì)應(yīng)配置的偽位線DBLe-DBLh共同連接在一起。在偽單元列71e及71f中，字線WL0及WL2分別被選擇時(shí)，分別對(duì)偽位線DBLe及DBLf放電，對(duì)于偽單元列71g及71h，字線WL1及WL3被選擇時(shí)，對(duì)對(duì)應(yīng)的偽位線DBLg及DBLh放電。從而，該圖22所示構(gòu)成中，正常子存儲(chǔ)單元陣列70a及70b中，共同地將字線同時(shí)驅(qū)動(dòng)到選擇狀態(tài)。根據(jù)存儲(chǔ)單元陣列選擇信號(hào)激活外圍電路76a及76b的一方。
該圖22所示構(gòu)成中，也可構(gòu)成根據(jù)陣列選擇信號(hào)選擇存儲(chǔ)陣列70a及70b的一方的結(jié)構(gòu)。此時(shí)，在外圍電路76a及76b分別配置電壓檢測(cè)電路，進(jìn)行對(duì)應(yīng)的讀出放大器的激活。
如上所述，根據(jù)本發(fā)明的實(shí)施例7，在行解碼器的兩側(cè)配置正常存儲(chǔ)單元陣列，且在靠近該行解碼器的一側(cè)分別配置2列的偽單元列，可以以精確的定時(shí)進(jìn)行讀出信號(hào)的激活、讀出放大器的激活以及字線的非選擇狀態(tài)的驅(qū)動(dòng)。
實(shí)施例8圖24概略表示本發(fā)明的實(shí)施例8的半導(dǎo)體存儲(chǔ)裝置的全體的構(gòu)成。圖24中，在正常子存儲(chǔ)單元陣列的X方向的兩側(cè)配置偽單元列71a及71b。與這些偽單元列71a及71b鄰接配置邊緣單元列80a及80b。在偽單元列71a的外側(cè)配置邊緣單元列80a。在偽單元列71b和行解碼器72之間配置邊緣單元列80b。
在正常子存儲(chǔ)單元陣列70b的X方向的兩側(cè)配置偽單元列71c及71d。行解碼器72和偽單元列71c之間配置邊緣單元列80c。偽單元列71d的外側(cè)配置邊緣單元列80d。剩余的外圍電路86a及76b和控制電路74與圖21所示結(jié)構(gòu)成同樣的配置。
為了防止正常存儲(chǔ)單元的圖案偏移，邊緣單元列80a-80d配置在陣列端部。這些邊緣單元列80a-80d中，配置與存儲(chǔ)單元具有同一布局圖案的形狀偽單元(邊緣單元)。這些邊緣單元列80a-80d包含的邊緣單元不用于數(shù)據(jù)存儲(chǔ)，僅僅用于維持存儲(chǔ)單元的布局圖案的規(guī)則性。
即，隨著進(jìn)一步精細(xì)化，構(gòu)圖時(shí)，由于段差部分的曝光的不規(guī)則反射等以及鄰近布局圖案的影響，變得難于控制圖案加工尺寸。因而，近年，在掩模上曬印期望的布局形狀時(shí)，考慮鄰近布局圖案的影響，一般采取了增加尺寸修正的方法。但是，象存儲(chǔ)單元一樣，在非常精細(xì)的圖案及其外圍圖案的邊界上，圖案的規(guī)則性完全不同，其修正變得困難。
從而，在加工尺寸可能偏離期望值的存儲(chǔ)單元陣列的端部中，僅僅配置不作為通常的數(shù)據(jù)存儲(chǔ)用存儲(chǔ)單元的形狀偽單元(邊緣單元)，以維持存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元陣列的圖案規(guī)則性，從而，不必花工夫去使數(shù)據(jù)存儲(chǔ)用存儲(chǔ)單元的加工尺寸不偏離期望值。
該實(shí)施例8中，與邊緣單元列80a-80d分別鄰接配置偽單元列71a-71d。由于邊緣單元列80a-80d中配置的邊緣單元不用于數(shù)據(jù)存儲(chǔ)，因而，該邊緣單元列80a-80d的邊緣單元和對(duì)應(yīng)的偽單元列71a-71d的偽單元構(gòu)成同一布局。從而，在同一字線與多個(gè)偽單元的存取晶體管連接的構(gòu)成中，在對(duì)應(yīng)的邊緣單元列中，同一字線也與多個(gè)邊緣單元的偽存取晶體管連接。分別與偽單元列71a-71d鄰接，配置正常存儲(chǔ)單元列。此時(shí)，通過對(duì)稱配置各個(gè)偽單元列71a-71d和正常子存儲(chǔ)單元陣列70a-70b的對(duì)應(yīng)正常存儲(chǔ)單元的布局，在正常子存儲(chǔ)單元陣列70a及70b中，可以不受偽單元的布局的影響，與各字線對(duì)應(yīng)配置正常存儲(chǔ)單元。
從而，為了消除偽單元列71a-71d的不規(guī)則性，不必配置冗余單元列，可以抑制存儲(chǔ)單元陣列的面積增大。
圖25概略表示邊緣單元及偽單元的布局。圖25中，代表性地顯示了偽單元DC0及DC1和邊緣單元EC0及EC1。偽單元DC0及DC1的右側(cè)區(qū)域中，配置正常子存儲(chǔ)單元陣列的正常存儲(chǔ)單元。在邊緣單元EC0及EC1的左側(cè)，配置圖2 4所示行解碼器，或者，在存儲(chǔ)單元陣列外部配置的外圍電路也可以配置在邊緣單元EC0及EC1的外側(cè)。
在N阱1a區(qū)的外部，在Y方向上延伸配置激活區(qū)92a及92e，另外在N阱1b的外部形成激活區(qū)92f及92j。這些激活區(qū)中，形成N溝道MOS晶體管。
N阱1a中，激活區(qū)92b、92c及92d形成在Y方向上延伸的矩形。N阱1b中，激活區(qū)92g、92h及92i形成在Y方向上延伸的矩形。
與激活區(qū)92a平行，在Y方向上延伸形成第2金屬布線94a。與激活區(qū)92b平行，形成第一金屬布線93a。該金屬布線93a通過通孔與第2金屬布線94c連接。另外，該第2金屬布線94c與激活區(qū)92c及92d的源極區(qū)連接。
與激活區(qū)92e平行，配置第2金屬布線94e。該第2金屬布線94a-94e分別傳送接地電壓GND。從而，在邊緣單元EC0及EC1中，內(nèi)部結(jié)點(diǎn)全部變成接地電壓電平。
該邊緣單元EC1及偽單元DC1共同在X方向上配置第3金屬布線90a，邊緣單元EC0及偽單元DC0共同在X方向上延伸形成第3金屬布線90b。該笫3金屬布線90a通過通孔91c與邊緣單元EC1的存取晶體管的柵極連接。第3金屬布線90b通過通孔91d及接觸孔與邊緣單元EC0的存取晶體管的柵極連接。
另一方面，該笫3金屬布線90b通過通孔91e與第2金屬布線94k連接。該第2金屬布線94k通過接觸孔與該邊緣單元EC0及EC1的另一存取晶體管的柵極共同連接。從而，在邊緣單元EC0及EC1中，該偽單元的邊界部分中配置的存取晶體管共同連接到字線WL0。字線WL0與4個(gè)偽單元連接時(shí)，將該邊緣單元及偽單元的邊界區(qū)的第2金屬布線94k連續(xù)地分散到4位的存儲(chǔ)單元中。
偽單元具有與該邊緣單元在X方向上成鏡像對(duì)稱的布局，與激活區(qū)92f平行地形成的第2金屬布線94f傳送接地電壓。該激活區(qū)92f中形成的存取晶體管通過接觸孔及第1通孔與第2金屬布線94g連接。
第3金屬布線90a通過第2通孔91a與偽單元DC1的另一存取晶體管的柵極連接。另外第3金屬布線90b通過第2通孔91b與該偽單元DC0的另一存取晶體管的柵極連接。
與激活區(qū)92j平行，形成第2金屬布線94j。該第2金屬布線94j傳送接地電壓，通過激活區(qū)92j的中央?yún)^(qū)中形成的接觸孔與驅(qū)動(dòng)晶體管的源極區(qū)連接。
與第2金屬布線94j平行，配置第2金屬布線92i。該第2金屬布線94i通過第1金屬布線及第1通孔與激活區(qū)92j中形成的存取晶體管連接。第2金屬布線構(gòu)成互補(bǔ)的偽位線。
與該偽單元DC0及DC1鄰接，形成未圖示的正常存儲(chǔ)單元。該正常存儲(chǔ)單元具有與偽單元在X方向上成鏡像對(duì)稱的布局。從而，該偽單元和正常存儲(chǔ)單元的邊界區(qū)中，偽單元DC0及DC1的存取晶體管的柵極分別與構(gòu)成字線WL1及WL0的第3金屬布線90b及90a連接。從而，通過與這些第3金屬布線90b及90a對(duì)應(yīng)的字線WL0及WL1，也可以同樣分別選擇正常存儲(chǔ)單元。
從而，不受偽單元的布局的影響，可以配置正常存儲(chǔ)單元。另外，由于配置了邊緣單元，偽單元也可以與正常存儲(chǔ)單元一樣反復(fù)形成規(guī)則的圖案，因而可抑制圖案的偏差，通過該邊緣單元可均化偽單元及正常存儲(chǔ)單元的晶體管特性。
圖26表示從圖25所示布局的激活區(qū)到第1金屬布線的布局。如圖26所示，在Y方向上延伸形成激活區(qū)92a-92j。激活區(qū)92a、92e、92f及92j在Y方向上連續(xù)延伸形成。與這些激活區(qū)92a-92j交差，形成多晶硅布線，并形成MOS晶體管的柵極。圖26中，表示了形成存取晶體管的柵極電極的多晶硅布線96a-96f。
如該圖26所示，到第1金屬布線為止的布局，邊緣單元和偽單元相同，其圖案布局成相對(duì)于其邊界區(qū)成鏡像對(duì)稱。正常存儲(chǔ)單元具有與偽單元成鏡像對(duì)稱的圖案布局。從而，偽單元、正常存儲(chǔ)單元及邊緣單元的激活區(qū)及柵極電極的形狀完全相同。邊緣單元配置在邊界區(qū)內(nèi)，即使受到圖案偏移的影響，由于邊緣單元可維持圖案布局的規(guī)則性，因而可均化偽單元及正常存儲(chǔ)單元的晶體管特性。
圖27表示從圖25所示布局的第1通孔開始的第3金屬布線的布局。圖27中，在Y方向上延伸，形成第2金屬布線94a-94j。沿X方向形成第3金屬布線90a及90b。該第3金屬布線90a通過其兩側(cè)的第2通孔91c及91a分別與邊緣單元EC1及偽單元DC0的存取晶體管的柵極連接。
第3金屬布線90b通過其兩側(cè)的第2通孔91d及91b與邊緣單元EC1及偽單元DC1的存取晶體管的柵極連接。在該邊緣單元及偽單元的邊界區(qū)中，第3金屬布線90b還通過第2通孔91e與第2金屬布線94k連接。
該第2金屬布線94k通過第1通孔與圖26所示多晶硅布線96c及96d連接。邊緣單元不用于數(shù)據(jù)存儲(chǔ)，只是為了維持圖案的規(guī)則性而設(shè)置。從而，通過第2金屬布線94k，即使2位或4位的偽單元共同連接到一根字線，也不會(huì)影響數(shù)據(jù)存儲(chǔ)動(dòng)作。另外，用邊緣單元取代「冗余單元」，可以抑制存儲(chǔ)單元陣列的面積增大。
偽單元和正常存儲(chǔ)單元的邊界區(qū)中，字線WL1及WL0通過第2通孔91a及91b分別與偽單元DC0及DC1的存取晶體管的柵極連接。從而，由于具有與偽單元成鏡像對(duì)稱的布局，該正常存儲(chǔ)單元與偽單元不同，在正常存儲(chǔ)單元中，可以在各列中逐根字線地精確選擇存儲(chǔ)單元另外，邊緣單元EC0及EC1中，第2金屬布線94a-94e全部固定成接地電壓GND。從而，邊緣單元中包含電源結(jié)點(diǎn)的內(nèi)部結(jié)點(diǎn)全部是接地電壓電平，在該邊緣單元EC0及EC1中，可以防止由圖案偏移引起的溝道泄漏電流等的泄漏電流，降低消耗電流。
另外，只采用2根偽位線時(shí)，在一個(gè)存儲(chǔ)單元陣列的兩側(cè)配置存儲(chǔ)單元列及邊緣單元列的組。
實(shí)施例9圖28表示本發(fā)明的實(shí)施例9的電壓檢測(cè)電路的構(gòu)成。圖28中，該電壓檢測(cè)電路包括與偽位線DBL0-DBL3分別對(duì)應(yīng)設(shè)置的電位檢測(cè)電路100a-100d。這些電位檢測(cè)電路100a-100d具有同一構(gòu)成，在圖28中代表性地顯示了電位檢測(cè)電路100a的構(gòu)成。根據(jù)該構(gòu)成，在偽單元列中對(duì)應(yīng)的字線選擇時(shí)，該電壓檢測(cè)電路將4位的偽單元同時(shí)驅(qū)動(dòng)成選擇狀態(tài)。
電位檢測(cè)電路100a包括使偽位線DBL0的信號(hào)反相，生成輸出信號(hào)φA的CMOS反相器IV，偽位線DBL0和接地結(jié)點(diǎn)之間串聯(lián)連接的N溝道MOS晶體管NQ2及NQ3。CMOS反相器IV的輸出信號(hào)φA供給MOS晶體管NQ2的柵極。預(yù)充電指示信號(hào)/PC供給MOS晶體管NQ3的柵極。
該預(yù)充電指示信號(hào)/PC，與前面圖9等中說明的、激活用于對(duì)偽位線及正常位線預(yù)充電的預(yù)充電電路26的信號(hào)/PRG相同。從而，預(yù)充電電路為激活狀態(tài)時(shí)，預(yù)充電指示信號(hào)/PC為L(zhǎng)電平，MOS晶體管NQ3為截止?fàn)顟B(tài)。預(yù)充電電路為去激活狀態(tài)時(shí)，預(yù)充電指示信號(hào)/PC為H電平，MOS晶體管NQ3變成導(dǎo)通狀態(tài)。
CMOS反相器IV包括根據(jù)偽位線DBL0的電位將輸出信號(hào)φA驅(qū)動(dòng)成H電平的P溝道MOS晶體管PQ1，以及，在偽位線DBL0的電壓電平為H電平時(shí)導(dǎo)通，將輸出信號(hào)φA設(shè)定成L電平的N溝道MOS晶體管NQ1。
該CMOS反相器IV中，設(shè)定使MOS晶體管PQ1的溝道寬小，使MOS晶體管NQ1的溝道寬大。通過使該N溝道MOS晶體管NQ1的溝道寬增大，使得偽單元及正常存儲(chǔ)單元的N溝道MOS晶體管(驅(qū)動(dòng)晶體管及存取晶體管)的特性偏差的影響在該電位檢測(cè)電路100a-100b中變大。MOS晶體管NQ2及NQ3的溝道寬變得足夠大，輸出信號(hào)φA若變成H電平，則可高速對(duì)偽位線DBL0放電。
電壓檢測(cè)電路還包括接受電位檢測(cè)電路100a及100b的輸出信號(hào)的2輸入NOR電路102a；接受電位檢測(cè)電路100c及100b的輸出信號(hào)的2輸入NOR電路102b；接受NOR電路102a及102b的輸出信號(hào)，生成讀出信號(hào)SE的NAND電路104。
偽位線DBL0-DBL3的配置位置也可以采用實(shí)施例6到8中表示的配置中的任一個(gè)。
圖29是表示圖28所示電壓檢測(cè)電路的動(dòng)作的信號(hào)波形圖。以下，參照?qǐng)D29對(duì)該圖28所示電壓檢測(cè)電路的動(dòng)作進(jìn)行說明。
圖29中，表示了偽位線DBL0的電壓電平被放電時(shí)的動(dòng)作波形的一例。備用狀態(tài)中預(yù)充電指示信號(hào)/PC為L(zhǎng)電平，MOS晶體管NQ3為截止?fàn)顟B(tài)。偽位線DBL0-DBL3分別通過對(duì)應(yīng)的預(yù)充電電路的預(yù)充電晶體管預(yù)充電成電源電壓電平。
執(zhí)行存儲(chǔ)單元選擇動(dòng)作，例如字線WLO若被驅(qū)動(dòng)到選擇狀態(tài)，則偽位線DBL0的電壓電平從預(yù)充電電壓電平開始下降。此時(shí)，預(yù)充電指示信號(hào)/PC變成H電平。
隨著偽位線DBL0的電壓電平的降低，P溝道MOS晶體管PQ1的電導(dǎo)變大，CMOS反相器IV的輸出信號(hào)φA緩緩增加，若超過CMOS反相器IV的輸入邏輯閾值，則該輸出信號(hào)φA急速上升到H電平。該輸出信號(hào)φA若變成H電平，則MOS晶體管NQ2變成導(dǎo)通狀態(tài)。此時(shí)，已預(yù)充電指示信號(hào)/PC在字線選擇時(shí)驅(qū)動(dòng)到H電平，MOS晶體管NQ3為導(dǎo)通狀態(tài)。從而，該輸出信號(hào)φA變成H電平，MOS晶體管NQ2若在飽和區(qū)動(dòng)作，則偽位線DBL0可高速通過這些MOS晶體管NQ2及NQ3放電，降低其電壓電平。輸出信號(hào)φA若變成H電平，則NOR電路102a的輸出信號(hào)變成L電平，相應(yīng)地，NAND電路104的輸出讀出信號(hào)SE變成H電平。
配置MOS晶體管NQ2及NQ3，輸出信號(hào)φA的電壓電平上升時(shí)，通過將偽位線DBL0放電到接地電壓電平，可獲得以下優(yōu)點(diǎn)。即，可縮短CMOS反相器IV處于過渡區(qū)的時(shí)間，可相應(yīng)地縮短MOS晶體管PQ1及NQ1都變成導(dǎo)通狀態(tài)的期間，降低直通電流，并降低消耗電流。
另外，該CMOS反相器IV的輸入邏輯閾值也可根據(jù)讀出信號(hào)SE的激活定時(shí)設(shè)定成適當(dāng)?shù)碾妷弘娖?。即使在MOS晶體管PQ1的驅(qū)動(dòng)力小的情況下，通過調(diào)整這些MOS晶體管PQ1及NQ1的閾值電壓，可以將該CMOS反相器IV的輸入邏輯閾值設(shè)定成期望的電壓電平。
另外，1根偽位線用2位的偽單元驅(qū)動(dòng)時(shí)，只采用2根偽位線。從而，此時(shí)，例如配置AND電路(與NAND柵極和反相器的串聯(lián)體等價(jià)的復(fù)合柵極)，接受與偽位線DBL0及DBL1對(duì)應(yīng)設(shè)置的電位檢測(cè)電路100a及100b的輸出信號(hào)。
如上所述，根據(jù)本發(fā)明的實(shí)施例9的結(jié)構(gòu)中，根據(jù)檢測(cè)偽位線電位的CMOS反相器的輸出信號(hào)，將對(duì)應(yīng)的偽位線驅(qū)動(dòng)成接地電壓電平，通過偽位線的電位，可以限制該電壓檢測(cè)電路的CMOS反相器中流過直通電流的期間，相應(yīng)地降低消耗電流。
實(shí)施例10圖30表示本發(fā)明的實(shí)施例10的電壓檢測(cè)電路的構(gòu)成。圖30中，電壓檢測(cè)電路包括與偽位線DBL0-DBL3分別對(duì)應(yīng)設(shè)置，并分別在柵極接受對(duì)應(yīng)的偽位線DBL0-DBL3的電壓的P溝道MOS晶體管PQ2-PQ5。這些MOS晶體管PQ2-PQ5的漏極共同與結(jié)點(diǎn)NDD連接，向它們的各個(gè)源極供給電源電壓。
電壓檢測(cè)電路還包括響應(yīng)預(yù)充電指示信號(hào)PC而導(dǎo)通，導(dǎo)通時(shí)將結(jié)點(diǎn)NDD預(yù)充電到接地電壓電平的N溝道MOS晶體管NQ4；使結(jié)點(diǎn)NDD的電位反相的反相器IV1；反相器IV1的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，導(dǎo)通時(shí)將結(jié)點(diǎn)NDD鎖存在電源電壓電平的P溝道MOS晶體管PQ6；使反相器IV1的輸出信號(hào)反相，生成讀出信號(hào)SE的反相器IV2。MOS晶體管PQ6具有足夠大的電流驅(qū)動(dòng)力。
當(dāng)將偽位線DBL0-DBL3及正常位線BL及BLB預(yù)充電成電源電壓電平的預(yù)充電電路被激活時(shí)，預(yù)充電指示信號(hào)PC設(shè)定成H電平。從而，內(nèi)部結(jié)點(diǎn)NDD在備用狀態(tài)時(shí)，預(yù)充電成接地電壓電平。
圖31是表示圖30所示電壓檢測(cè)電路的動(dòng)作的信號(hào)波形圖。參照?qǐng)D31，作為偽位線DBL0放電時(shí)的動(dòng)作的一個(gè)例子，說明該圖30所示電壓檢測(cè)電路的動(dòng)作。
備用狀態(tài)時(shí)，偽位線DBL0-DBL3都預(yù)充電成電源電壓電平，MOS晶體管PQ2-PQ5處于截止?fàn)顟B(tài)。由于預(yù)充電指示信號(hào)PC是H電平，因而MOS晶體管NQ4處于導(dǎo)通狀態(tài)，結(jié)點(diǎn)NDD維持接地電壓電平。
施加存儲(chǔ)選擇指示后，字線被選擇，例如若字線WL0驅(qū)動(dòng)到選擇狀態(tài)，偽位線DBL0的電壓電平通過偽單元降低。該偽位線DBL0的電壓電平降低，若MOS晶體管PQ2的源極柵極間電壓變成大于MOS晶體管PQ2的閾值電壓的絕對(duì)值，則MOS晶體管PQ2導(dǎo)通，向結(jié)點(diǎn)NDD供給電流。
該存儲(chǔ)單元選擇動(dòng)作開始時(shí)，預(yù)充電指示信號(hào)PC處于L電平，MOS晶體管NQ4處于截止?fàn)顟B(tài)。結(jié)點(diǎn)NDD的電壓電平由于MOS晶體管PQ2的充電動(dòng)作而上升，若超過反相器IV1的輸入邏輯閾值，則反相器IV1的輸出信號(hào)變成L電平，因而MOS晶體管PQ6導(dǎo)通，結(jié)點(diǎn)NDD的電壓電平高速上拉到電源電壓電平。另一方面，反相器IV2使該反相器IV1的輸入信號(hào)反相，將讀出信號(hào)SE驅(qū)動(dòng)成H電平。
反相器IV1具有結(jié)點(diǎn)NDD的電壓電平的反相放大功能，根據(jù)該結(jié)點(diǎn)NDD的電壓電平控制MOS晶體管PQ6的導(dǎo)通/截止。從而，該反相器IV1中流過直通電流的期間可以變短，可降低消耗電流。
另外，偽位線DBL0與MOS晶體管PQ2的柵極連接。從而，該偽位線DBL0只是由偽單元驅(qū)動(dòng)，不放電到接地電壓電平。從而，可以降低該偽位線DBL0的充放電所需消耗功率。這在其他偽位線DBL1-DBL3的電壓電平降低的情況也相同。
從而，通過利用該圖30所示電壓檢測(cè)電路，可抑制用于設(shè)定讀出定時(shí)的電路的消耗電流的增大，精確地確定內(nèi)部的讀出放大器激活定時(shí)、字線去激活定時(shí)及預(yù)充電動(dòng)作激活定時(shí)。
另外，圖30所示構(gòu)成中，采用2根偽位線時(shí)，與各個(gè)偽位線對(duì)應(yīng)配置P溝道MOS晶體管。
另外，該圖30所示電壓檢測(cè)電路中，也可以采用以N溝道MOS晶體管取代MOS晶體管PQ2-PQ5，將結(jié)點(diǎn)NDD預(yù)充電到電源電壓電平的構(gòu)成。此時(shí)，用MOS晶體管PQ6的N溝道MOS晶體管進(jìn)行置換。另外，反相器IV2變成不必要。
上述的實(shí)施例中，采用SRAM作為半導(dǎo)體存儲(chǔ)裝置。但是，象閃速存儲(chǔ)器一樣，檢測(cè)流過位線的電流，進(jìn)行數(shù)據(jù)的讀出的非易失性半導(dǎo)體存儲(chǔ)裝置中，在設(shè)定其內(nèi)部的讀出放大器的激活定時(shí)時(shí)，也可以利用偽位線來精確地確定。在該非易失性半導(dǎo)體存儲(chǔ)裝置中，僅僅利用與存儲(chǔ)數(shù)據(jù)的正常的非易失性存儲(chǔ)單元相同構(gòu)造的非易失性存儲(chǔ)單元作為偽單元。字線用金屬布線構(gòu)成，非易失性存儲(chǔ)單元的控制柵極由多晶硅構(gòu)成，在偽單元中，該金屬布線和多晶硅控制柵極的連接不同于正常的存儲(chǔ)單元。
如上所述，根據(jù)本發(fā)明，與正常存儲(chǔ)單元在行方向上對(duì)齊地配置偽單元，偽位線由多個(gè)偽單元驅(qū)動(dòng)，與陣列結(jié)構(gòu)無關(guān)，可高速使偽位線的電壓變化，生成表示讀出放大器激活的定時(shí)的信號(hào)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括行列狀排列的多個(gè)正常存儲(chǔ)單元，多列配置的多個(gè)偽單元，分別對(duì)應(yīng)上述偽單元列配置、分別與對(duì)應(yīng)列的偽單元連接的多根偽位線，與上述正常存儲(chǔ)單元行對(duì)應(yīng)配置、分別與對(duì)應(yīng)行的正常存儲(chǔ)單元連接的多根字線；各上述字線與上述多列偽單元的各列的多個(gè)偽單元連接。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述偽單元與上述正常存儲(chǔ)單元在行方向上對(duì)齊配置。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還包括與上述正常存儲(chǔ)單元的各列對(duì)應(yīng)配置、分別與對(duì)應(yīng)列的正常存儲(chǔ)單元連接的多根正常位線，各上述偽位線與各上述正常位線的負(fù)載電容實(shí)質(zhì)上相同。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于各上述偽單元與各上述正常存儲(chǔ)單元的布局相同。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述偽單元在存儲(chǔ)單元陣列的一端相互鄰接，配置成多列。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述偽單元列在存儲(chǔ)單元陣列中分散配置。
7.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還包括電位檢測(cè)電路，與各上述偽位線對(duì)應(yīng)配置、分別檢測(cè)對(duì)應(yīng)偽位線的電位；讀出激活電路，響應(yīng)上述電位檢測(cè)電路的輸出信號(hào)，生成讀出放大器激活信號(hào)；讀出放大器，響應(yīng)上述讀出放大器激活信號(hào)而被激活，放大選擇的正常存儲(chǔ)單元的數(shù)據(jù)。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述偽單元列配置在包含正常單元的存儲(chǔ)單元陣列的端部，半導(dǎo)體存儲(chǔ)裝置還包括在上述存儲(chǔ)單元陣列中與各上述偽單元列鄰接配置、具有與上述正常存儲(chǔ)單元相同形狀且行列狀排列的多個(gè)邊緣單元列。
9.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述邊緣單元的內(nèi)部結(jié)點(diǎn)固定在接地電壓電平。
10.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還包括與上述邊緣單元的列對(duì)應(yīng)配置、與對(duì)應(yīng)的列的邊緣單元連接的邊緣位線，上述邊緣位線固定在接地電壓電平。
11.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述邊緣單元的列和上述正常存儲(chǔ)單元的列之間配置上述偽單元的列。
12.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于各上述偽單元包括響應(yīng)對(duì)應(yīng)的字線的信號(hào)而導(dǎo)通的存取晶體管，在列方向上與規(guī)定數(shù)目的偽單元的存取晶體管的柵極互相連接。
13.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述電位檢測(cè)電路包括門電路，其與各上述偽位線對(duì)應(yīng)設(shè)置、通過高輸入阻抗連接到對(duì)應(yīng)的偽位線，響應(yīng)動(dòng)作模式指示信號(hào)而被激活，在激活時(shí)，放大對(duì)應(yīng)的偽位線的電位并輸出。
14.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述門電路包括接受上述對(duì)應(yīng)的偽位線的電位的CMOS反相器；響應(yīng)上述動(dòng)作模式指示信號(hào)的激活，根據(jù)上述CMOS反相器的輸出信號(hào)，將上述對(duì)應(yīng)的偽位線的電位驅(qū)動(dòng)到規(guī)定電壓電平的鎖存門電路。
15.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述門電路包括絕緣柵極型場(chǎng)效應(yīng)晶體管，其柵極與對(duì)應(yīng)的偽位線連接，響應(yīng)該對(duì)應(yīng)的偽位線的電位，將內(nèi)部結(jié)點(diǎn)驅(qū)動(dòng)到第1電壓電平；上述內(nèi)部結(jié)點(diǎn)共同配置在上述電位檢測(cè)電路；上述讀出放大器激活電路包括將上述內(nèi)部結(jié)點(diǎn)預(yù)充電到第1電壓電平的預(yù)充電晶體管，響應(yīng)上述內(nèi)部結(jié)點(diǎn)的電位，激活讀出放大器激活信號(hào)并鎖存的鎖存放大器。
全文摘要
與正常存儲(chǔ)單元(MC)在行方向上對(duì)齊配置具有同一布局的偽單元(DC)。分別在偽單元列(50a－50d)中配置偽位線，一根字線選擇時(shí)，同時(shí)選擇多個(gè)偽單元，連接到對(duì)應(yīng)的偽位線(DBLa－DBLd)。這些偽位線的電位用電壓檢測(cè)電路(52)檢測(cè)，決定讀出放大器(30)的激活等的定時(shí)。在半導(dǎo)體存儲(chǔ)裝置中，與存儲(chǔ)單元陣列的結(jié)構(gòu)無關(guān)，可以使偽位線的電位高速變化，優(yōu)化內(nèi)部數(shù)據(jù)讀出定時(shí)。
文檔編號(hào)G11C11/419GK1455415SQ03120508
公開日2003年11月12日 申請(qǐng)日期2003年3月7日 優(yōu)先權(quán)日2002年4月30日
發(fā)明者新居浩二, 中瀨泰伸 申請(qǐng)人:三菱電機(jī)株式會(huì)社