專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
低溫多晶硅(LTPS)制作技術(shù)的成熟，使眾多集成電路在玻璃基板上實(shí)現(xiàn)變?yōu)榭尚?，在顯示面板上若可將驅(qū)動(dòng)電路設(shè)計(jì)于其中，則可省下周邊IC的成本，簡(jiǎn)化面板生產(chǎn)過(guò)程、并提高合格率。本發(fā)明的設(shè)計(jì)在于簡(jiǎn)化元件的使用數(shù)目，而同樣達(dá)到訊號(hào)時(shí)間移位功能的運(yùn)作，區(qū)別于其它復(fù)雜的電路設(shè)計(jì)。
背景技術(shù)：
已知的移位寄存器(Shift Register)，在1971年Robert、Stamford等人有相似的設(shè)計(jì)(如美國(guó)專利第3610951號(hào))，如圖8所示，此設(shè)計(jì)有六個(gè)元件，分成二級(jí)相同的構(gòu)架，由不同相位(phase)的二個(gè)時(shí)脈clk1、clk2將數(shù)據(jù)輸入作時(shí)間的移位再由數(shù)據(jù)輸出端輸出。圖9-1、9-2為此構(gòu)架所模擬出的節(jié)點(diǎn)電壓波形圖，圖10為原專利所描述的控制時(shí)脈及輸出入關(guān)系波形，比較圖9-1與圖10，可發(fā)現(xiàn)在相同的控制時(shí)脈Clk1、Clk2及輸入訊號(hào)下，所得的輸出波形卻與專利所附的輸出波形不同(如圖9-1圈起來(lái)的地方所示)，若使用圖9-2的控制時(shí)脈也僅能得部分相同輸出(Data-out，圖9-2左邊圈起來(lái)的地方所示)；根據(jù)此一節(jié)點(diǎn)模擬，雖然對(duì)輸入訊號(hào)有移位的作用，但時(shí)脈二(Clk2)在每一次電位變化時(shí)，數(shù)據(jù)輸出端也跟著變化，從實(shí)際應(yīng)用于面板顯示器而言，此構(gòu)架應(yīng)該不能稱為移位寄存器。其中若將元件換為NMOS(N溝道金屬氧化物半導(dǎo)體)，也得到同樣的結(jié)果。
另外，在1976又有一相似的設(shè)計(jì)(如美國(guó)專利第3937984號(hào))，如圖11所示，它的電容C一端是接到輸出點(diǎn)B點(diǎn)，且接輸出端的MOS(金屬氧化物半導(dǎo)體)柵極是接在一個(gè)參考電位Vd1，此參考電位是當(dāng)輸出端無(wú)訊號(hào)輸出時(shí)，用來(lái)維持一高或低準(zhǔn)位電壓；以PMOS(P溝道金屬氧化物半導(dǎo)體)設(shè)計(jì)為例，Vd1須設(shè)為低電位，使輸出在非觸發(fā)訊號(hào)的狀態(tài)時(shí)，維持在高準(zhǔn)位電壓，因此Vd1的電位若太低，則因PMOS的源極(source)端是接正電源端Vdd，會(huì)使輸出訊號(hào)無(wú)法達(dá)到理想的低電位，如圖12的實(shí)線圈所示，若Vd1電位不夠低，則輸出訊號(hào)雖可達(dá)較低準(zhǔn)位，卻易受控制時(shí)脈干擾，如圖12的圓圈虛線所示，所以使用另一個(gè)時(shí)脈來(lái)取代參考電位Vd1，則可改善此項(xiàng)缺陷。

發(fā)明內(nèi)容
本發(fā)明的主要目的，在于解決上述傳統(tǒng)的缺陷，為避免該缺陷的存在，本發(fā)明在于簡(jiǎn)化元件的使用數(shù)目，而同樣達(dá)到電路功能的運(yùn)作，區(qū)別于其它復(fù)雜的電路設(shè)計(jì)。
為達(dá)到上述的目的，本發(fā)明的移位寄存器，至少包括有第一、二、三時(shí)脈控制信號(hào)控制各開(kāi)關(guān)，可將輸入的訊號(hào)儲(chǔ)存在電容上并順序地傳遞到下一級(jí)，傳遞到下一級(jí)的同時(shí)也用來(lái)激活面板顯示器中的每一列像素開(kāi)關(guān)，以接收數(shù)據(jù)端送出的信息，顯示在像素上；此控制時(shí)脈的特性是第一、二、三時(shí)脈控制信號(hào)不能同時(shí)為低電位，以防每一級(jí)電路的開(kāi)關(guān)(第二、三開(kāi)關(guān))形成直流路徑(DC path)而燒毀。


圖1是本發(fā)明的移位寄存器的一、二級(jí)電路示意圖。
圖2是為圖1的實(shí)際電路線路示意圖。
圖3-1是本發(fā)明的控制信號(hào)與輸入信號(hào)示意圖。
圖3-2是本發(fā)明的輸入信號(hào)第一、二級(jí)輸出信號(hào)示意圖。
圖4是本發(fā)明的又一實(shí)施例示意圖。
圖5是為圖4構(gòu)架下的輸入與第一至第七級(jí)輸出波形示意圖。
圖6是本發(fā)明的再一實(shí)施例示意圖。
圖7是圖6構(gòu)架下的輸入與第一至第七級(jí)輸出波形示意圖。
圖8是傳統(tǒng)二級(jí)移位電路示意圖。
圖9-1、9-2是圖8所模擬的節(jié)點(diǎn)電壓波形示意圖。
圖10是圖8先前設(shè)計(jì)(prior art)節(jié)點(diǎn)電壓波形示意圖。
圖11是另一傳統(tǒng)移位電路示意圖。
圖12是圖11的節(jié)點(diǎn)電壓波形示意圖。
發(fā)明詳述現(xiàn)將有關(guān)本發(fā)明的詳細(xì)內(nèi)容及技術(shù)說(shuō)明，參照

如下請(qǐng)參閱圖1、2所示，是本發(fā)明的第一、二級(jí)移位寄存器及圖1的實(shí)際電路線路示意圖，以此設(shè)計(jì)可組成任意級(jí)數(shù)的移位寄存器電路，如圖所示本發(fā)明的移位寄存器，至少包括有第一級(jí)電路1，承接輸入訊號(hào)做時(shí)間移位后送出訊號(hào)給下一級(jí)，并同時(shí)啟動(dòng)面板顯示器中的一列像素開(kāi)關(guān)，以接收數(shù)據(jù)端送出的信息，顯示在像素上。
上述所提到的第一級(jí)電路1在輸入端上具有一第一開(kāi)關(guān)11，該第一開(kāi)關(guān)11的輸出端16做為第二開(kāi)關(guān)12的輸出端16，第一開(kāi)關(guān)11的輸出端16也接有第一儲(chǔ)存元件15的一端以儲(chǔ)存第一級(jí)電路1的輸入訊號(hào)，而第二開(kāi)關(guān)12的一輸出端18與第三開(kāi)關(guān)13的一輸出端18連接，做為本級(jí)的訊號(hào)輸出端18的節(jié)點(diǎn)(node)；前述第一開(kāi)關(guān)11的輸入端8輸入有一輸入信號(hào)14，而第一開(kāi)關(guān)11的控制端10有一第一時(shí)脈控制信號(hào)(CLK1)3；另外，前述的第二開(kāi)關(guān)12的另一控制端19有一第二時(shí)脈信號(hào)(CLK2)4；而且，前述的第三開(kāi)關(guān)13的控制端6有一第三時(shí)脈控制信號(hào)(CLK3)5；此第三開(kāi)關(guān)13的另一輸入端17接一固定電源。復(fù)制該第一級(jí)電路1作為第二級(jí)電路2，第一控制訊號(hào)(CLK1)3改接于第五開(kāi)關(guān)22的一輸入端26，第二控制訊號(hào)(CLK2)4改接于此級(jí)的第四開(kāi)關(guān)21的控制端20。
上述的各開(kāi)關(guān)皆以MOS(PMOS、NMOS、CMOS)元件作為開(kāi)關(guān)，配合適當(dāng)?shù)臅r(shí)脈控制信號(hào)，來(lái)傳遞移位訊號(hào)。
請(qǐng)參閱圖1、2、3-1、3-2所示，是本發(fā)明的二級(jí)輸出移位寄存器及圖1的實(shí)際電路線路，與輸入信號(hào)及第一、二、三時(shí)脈控制信號(hào)示意圖。如圖所示上述所提到的各開(kāi)關(guān)以PMOS做開(kāi)關(guān)為例，由第一時(shí)脈控制信號(hào)(CLK1)3、第二時(shí)脈控制信號(hào)(CLK2)4、第三時(shí)脈控制信號(hào)(CLK3)5組成有二級(jí)輸出的移位寄存器電路，更后級(jí)的電路也相同，只是每級(jí)相鄰電路第一時(shí)脈控制信號(hào)(CLK1)3、第二時(shí)脈控制信號(hào)(CLK2)4所控制的節(jié)點(diǎn)10、20及連接的控制端19、26位置要互換，以達(dá)到將輸入訊號(hào)移位的效果，又，MOS元件的柵極(Gate)與源極(Source)或漏極(Drain)之間有一寄生(Parasitic)電容，若此電容值足夠儲(chǔ)存輸入訊號(hào)，則可省略外加的儲(chǔ)存元件15、24，以圖2為例，已省略儲(chǔ)存元件15、24。
此PMOS移位寄存器電路的操作是，輸入訊號(hào)(S_IN)14為低電位(LOW)時(shí)，控制第一開(kāi)關(guān)11的CLK1需在輸入信號(hào)(S_IN)14轉(zhuǎn)為高電位(HIGH)之前，完成低電位(LOW)、高電位(HIGH)動(dòng)作，使輸入信號(hào)(S_IN)14流經(jīng)第一開(kāi)關(guān)11，儲(chǔ)存于儲(chǔ)存元件15中，并致使第二關(guān)關(guān)12的控制端16為低電位，而呈導(dǎo)通狀態(tài)。當(dāng)CLK1使第一開(kāi)關(guān)11導(dǎo)通前控制端10、26節(jié)點(diǎn)為高電位(HIGH)，第三控制時(shí)脈(CLK3)5的低電位(LOW)使第三開(kāi)關(guān)13與第六開(kāi)關(guān)23導(dǎo)通，第一級(jí)與第二級(jí)輸出端18、25節(jié)點(diǎn)維持在接近節(jié)點(diǎn)17的高電位Vdd(HIGH)，輸出端18、25、26的高電位(HIGH)使第五開(kāi)關(guān)22呈斷路(OFF)狀態(tài)，當(dāng)CLK1訊號(hào)為低電位時(shí)，第二級(jí)的控制端26維持原電位狀態(tài)(無(wú)訊號(hào)輸出)。第二時(shí)脈控制信號(hào)(CLK2)4產(chǎn)生高低高電位(HIGH LOW HIGH)變化時(shí)，由于第二開(kāi)關(guān)12為導(dǎo)通狀態(tài)，而第三時(shí)脈控制信號(hào)(CLK3)5為高電位(CLK3 HIGH)，第一級(jí)輸出端18隨CLK2同步產(chǎn)生高低高電位變化，完成第一級(jí)電路1訊號(hào)移位的動(dòng)作。
此控制時(shí)脈的特性是第一時(shí)脈控制信號(hào)(CLK1)3、第二時(shí)脈控制信號(hào)(CLK2)4、第三時(shí)脈控制信號(hào)(CLK3)5不能同時(shí)為低電位，以防第二開(kāi)關(guān)12及第三開(kāi)關(guān)13等開(kāi)關(guān)形成直流路徑(DCpath)而燒毀。當(dāng)輸入訊號(hào)(S_IN)14為高電位(HGH)時(shí)，第二開(kāi)關(guān)12會(huì)成OFF(截止)狀態(tài)，而第二時(shí)脈控制信號(hào)(CLK2)4不會(huì)出現(xiàn)在輸出端18節(jié)點(diǎn)。以下各級(jí)的動(dòng)作重復(fù)上述的動(dòng)作。
請(qǐng)參閱圖4、5所示，是本發(fā)明的又一實(shí)施例及圖4的輸入與第一至第七級(jí)輸出波形。如圖所示本實(shí)施例與上述圖1、2相同，所不同之處在于各開(kāi)關(guān)乃是利用NMOS所作成的開(kāi)關(guān)或傳輸閘。其控制原理與圖1、2相同，在此不多言述。
請(qǐng)參閱圖6、7所示，是本發(fā)明的再一實(shí)施例及圖6的輸入與第一至第七級(jí)輸出波形。如圖所示本實(shí)施例與上述圖1、2相同，所不同之處在于各開(kāi)關(guān)乃是利用CMOS作為開(kāi)關(guān)或傳輸閘。其控制原理與圖1、2相同，在此不多言述。
進(jìn)一步，在于可獲得較佳的訊號(hào)輸出準(zhǔn)位，及較低的時(shí)脈干擾，并正確地將輸入訊號(hào)做時(shí)間的移位。
上述僅為本發(fā)明的較佳實(shí)施例而已，并非用來(lái)限定本發(fā)明實(shí)施的范圍。即凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆為本發(fā)明權(quán)利要求所涵蓋。
權(quán)利要求
1.一種移位寄存器，是用來(lái)順序地啟動(dòng)面板顯示器中的每一列像素開(kāi)關(guān)，以接收數(shù)據(jù)端送出的信息，顯示在像素上，其特征在于，所述移位寄存器至少包括有一具有輸入端的第一開(kāi)關(guān)(11)，所述第一開(kāi)關(guān)(11)的輸出端連接于第二開(kāi)關(guān)(12)的控制端(10)及第一儲(chǔ)存元件(15)的一端，而所述第二開(kāi)關(guān)(12)的一輸出端(16)與第三開(kāi)關(guān)(13)的輸出端(18)連接，以形成第一級(jí)電路(1)及其輸出節(jié)點(diǎn)；一于所述第一開(kāi)關(guān)(11)的所述輸入端(8)輸入有一輸入信號(hào)(14)，而一控制端(41)有一第一時(shí)脈控制信號(hào)(3)；另外，所述第二開(kāi)關(guān)(12)的另一控制端(19)輸入連接有一第二時(shí)脈控制信號(hào)(4)；并且，所述第三開(kāi)關(guān)(13)的一控制端(6)輸入有一第三時(shí)脈控制信號(hào)(5)；一與所述第一級(jí)電路(1)輸出端連接的第四開(kāi)關(guān)(21)，所述第四開(kāi)關(guān)(21)的輸出端連接有一第五開(kāi)關(guān)(22)的控制端及第二儲(chǔ)存元件(24)的一端，所述第五開(kāi)關(guān)(22)的一輸出端接第六開(kāi)關(guān)(23)的輸出端，借以構(gòu)成一第二級(jí)電路(2)；一于所述第五開(kāi)關(guān)(22)的另一輸入端(26)輸入有一第一時(shí)脈控制信號(hào)(3)，而所述第六開(kāi)關(guān)(23)的一控制端輸入有一第三時(shí)脈控制信號(hào)(5)；借此，所述第一、二級(jí)電路(1)、(2)、所述第一時(shí)脈控制信號(hào)(3)、所述第二時(shí)脈控制信號(hào)(4)、所述第三時(shí)脈控制信號(hào)(5)所控制，達(dá)到輸入訊號(hào)移位傳輸?shù)男Ч?br> 2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述各開(kāi)關(guān)(11)、(12)、(13)、(21)、(22)、(23)皆以MOS為元件。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述MOS元件可為PMOS、NMOS、CMOS等的任一種所構(gòu)成。
4.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述第一、二、三時(shí)脈控制信號(hào)(3)、(4)、(5)不能同時(shí)為低電位，以防止所述第二開(kāi)關(guān)(12)及所述第三開(kāi)關(guān)(13)等開(kāi)關(guān)形成直流路徑(DC path)而燒毀。
5.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述第一、二儲(chǔ)存元件(15)、(24)可為一電容器所構(gòu)成。
全文摘要
一種移位寄存器，此寄存器每一級(jí)電路至少包括有三個(gè)電壓控制開(kāi)關(guān)，一儲(chǔ)存元件，第一、二、三時(shí)脈控制信號(hào)控制各開(kāi)關(guān)，可將輸入的訊號(hào)儲(chǔ)存在電容上并順序地傳遞到下一級(jí)，傳遞到下一級(jí)的同時(shí)也用來(lái)激活面板顯示器中的每一列像素開(kāi)關(guān)，以接收數(shù)據(jù)端送出的信息，顯示在像素上；此控制時(shí)脈的特性是第一、二、三時(shí)脈控制信號(hào)不能同時(shí)為低電位，以防每一級(jí)電路的開(kāi)關(guān)(第二、三開(kāi)關(guān))形成直流路徑(DCpath)而燒毀。
文檔編號(hào)G11C19/00GK1536580SQ03109180
公開(kāi)日2004年10月13日 申請(qǐng)日期2003年4月4日 優(yōu)先權(quán)日2003年4月4日
發(fā)明者洪瑞國(guó), 簡(jiǎn)志忠, 陳彥華, 羅新臺(tái) 申請(qǐng)人:勝園科技股份有限公司