專(zhuān)利名稱(chēng)：具有外部數(shù)據(jù)加載信號(hào)的存儲(chǔ)器件及其串并數(shù)據(jù)預(yù)取方法
技術(shù)領(lǐng)域：
本發(fā)明總的來(lái)說(shuō)涉及半導(dǎo)體存儲(chǔ)器件，特別涉及一種具有外部數(shù)據(jù)加載信號(hào)的同步半導(dǎo)體存儲(chǔ)器件，及其串并數(shù)據(jù)預(yù)取方法。
背景技術(shù)：
當(dāng)和外部系統(tǒng)時(shí)鐘同步地操作SDRAM(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)并且存在頻繁的連續(xù)數(shù)據(jù)讀/寫(xiě)操作時(shí)，SDRAM的操作速度和性能優(yōu)于異步操作的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。
當(dāng)在讀寫(xiě)數(shù)據(jù)中同時(shí)使用系統(tǒng)時(shí)鐘的上升沿和下降沿，也就是說(shuō)，時(shí)鐘速率被有效翻番時(shí)，還能改善SDRAM的操作速度和性能，也就是說(shuō)，時(shí)鐘速率被有效翻番。這類(lèi)存儲(chǔ)器件被稱(chēng)作二倍數(shù)據(jù)率(DDR)SDRAM。在DDR SDRAM中，數(shù)據(jù)選通信號(hào)通常稱(chēng)作″DQS″和系統(tǒng)時(shí)鐘一起，用來(lái)選通存儲(chǔ)器數(shù)據(jù)，并作為存儲(chǔ)器的時(shí)鐘信號(hào)。
DDR SDRAM也采用一種4比特預(yù)取數(shù)據(jù)處理方法。通常在4比特預(yù)取DDR SDRAM的寫(xiě)操作中和數(shù)據(jù)選通信號(hào)DQS同步地輸入以并行方式排列的輸入數(shù)據(jù)，而和外部時(shí)鐘信號(hào)同步地輸入寫(xiě)命令。最終把數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器單元陣列中。用輸入/輸出接口參數(shù)tDQSS來(lái)描述存儲(chǔ)器件的特征。輸入/輸出接口參數(shù)tDQSS出現(xiàn)的原因是在數(shù)據(jù)選通信號(hào)DQS域和外部時(shí)鐘信號(hào)EXTCLK域之間的域(domain)的差異。
圖1是說(shuō)明傳統(tǒng)存儲(chǔ)器系統(tǒng)10的示意框圖。系統(tǒng)10包括一個(gè)存儲(chǔ)控制器12，用來(lái)提供進(jìn)出存儲(chǔ)器電路14的數(shù)據(jù)和控制信號(hào)，該電路可以是SDRAM電路。存儲(chǔ)器電路14包括含有SDRAM存儲(chǔ)單元的SDRAM存儲(chǔ)器18；SDRAM數(shù)據(jù)輸入電路100，用來(lái)控制SDRAM存儲(chǔ)器單元的寫(xiě)數(shù)據(jù)操作；和另一個(gè)電路20，用于實(shí)現(xiàn)存儲(chǔ)器電路14的功能。
存儲(chǔ)控制器12和存儲(chǔ)器電路14之間的接口帶有地址(ADDR)和數(shù)據(jù)(DIN)信號(hào)。它也帶有各種控制和定時(shí)信號(hào)，該控制和定時(shí)信號(hào)可以包括數(shù)據(jù)選通信號(hào)DQS、外部時(shí)鐘信號(hào)EXTCLK和一些命令(CMD)，這些命令可以包括片選信號(hào)(CSB)、行地址選通信號(hào)(RASB)、列地址選通信號(hào)(CASB)和寫(xiě)使能信號(hào)(WEB)。
圖2是在圖1中所說(shuō)明的部分SDRAM數(shù)據(jù)輸入電路100的示意框圖。參照?qǐng)D2，SDRAM 100接收數(shù)據(jù)選通信號(hào)DQS和外部時(shí)鐘信號(hào)EXTCLK。因此，電路100同時(shí)運(yùn)行在DQS域和EXTCLK域兩個(gè)域中，并且包括了在該兩不同域中運(yùn)行的電路。
數(shù)據(jù)選通信號(hào)DQS域電路101包括一個(gè)數(shù)據(jù)輸入緩存器110，用于輸入數(shù)據(jù)DIN和輸出內(nèi)部數(shù)據(jù)輸入PDIN，一個(gè)數(shù)據(jù)選通信號(hào)DQS輸入緩存器120，用于輸入數(shù)據(jù)選通信號(hào)DQS和輸出內(nèi)部數(shù)據(jù)選通信號(hào)PDQS；一個(gè)倒相器130，用于生成倒相數(shù)據(jù)選通信號(hào)PDQSB和多個(gè)觸發(fā)器。
時(shí)鐘信號(hào)EXTCLK域電路103包括一個(gè)時(shí)鐘輸入緩存器170，用于輸入外部時(shí)鐘信號(hào)EXTCLK和輸出內(nèi)部時(shí)鐘信號(hào)PCLK；多個(gè)命令輸入緩存器180，用來(lái)輸入命令信號(hào)，諸如片選信號(hào)CSB、行地址選通信號(hào)RASB、列地址選通信號(hào)CASB和寫(xiě)使能信號(hào)WEB；一個(gè)命令解碼器190，用來(lái)輸入所緩存的命令信號(hào)并輸出內(nèi)部寫(xiě)信號(hào)WRITE，以及一個(gè)內(nèi)部電路塊192，用來(lái)輸入內(nèi)部時(shí)鐘信號(hào)PCLK。把內(nèi)部寫(xiě)信號(hào)WRITE輸入到時(shí)鐘輸入緩存器170，并把它用來(lái)生成內(nèi)部時(shí)鐘信號(hào)PCLK。因此，內(nèi)部時(shí)鐘信號(hào)和外部時(shí)鐘信號(hào)同步。結(jié)果，內(nèi)部時(shí)鐘信號(hào)PCLK帶有關(guān)于寫(xiě)命令的定時(shí)信息。
數(shù)據(jù)輸入電路100是按照通過(guò)4比特預(yù)取方法操作的串行輸入/并行輸出電路來(lái)顯示的。即，通過(guò)數(shù)據(jù)輸入緩存器110從DIN輸入4比特串行數(shù)據(jù)，并作為內(nèi)部數(shù)據(jù)PDIN(1-4)把它輸出到多個(gè)觸發(fā)器，其依次把4比特的串行數(shù)據(jù)轉(zhuǎn)換為和被倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的上升和下降沿同步的4比特并行數(shù)據(jù)。作為對(duì)從系統(tǒng)時(shí)鐘得到的時(shí)鐘信號(hào)的響應(yīng)，把4比特的并行數(shù)據(jù)寫(xiě)入到存儲(chǔ)器陣列。系統(tǒng)時(shí)鐘和外部時(shí)鐘在此說(shuō)明書(shū)中是同一信號(hào)。
把輸入數(shù)據(jù)DIN順序輸入并按預(yù)定內(nèi)部節(jié)點(diǎn)進(jìn)行并行排列，這些節(jié)點(diǎn)在此稱(chēng)作第一組數(shù)據(jù)線DF1，DS1，DF2和DS2，具有順序輸入的數(shù)據(jù)?？梢园压?jié)點(diǎn)的名稱(chēng)作為施加到它們的信號(hào)的名稱(chēng)。
圖3是如圖2所示的觸發(fā)器電路150的示意圖。觸發(fā)器電路150為了響應(yīng)PDQSB信號(hào)的低電位，而鎖存內(nèi)部數(shù)據(jù)輸入信號(hào)PDIN。圖4是圖2中的另一個(gè)觸發(fā)器電路160-163的示意圖。觸發(fā)器160-163為了響應(yīng)PDQSB信號(hào)的低電位而鎖存輸入信號(hào)，并且為了響應(yīng)PDQSB的高電位而輸出內(nèi)部鎖存的數(shù)據(jù)。按4比特并行結(jié)構(gòu)排列觸發(fā)器160-163的輸出數(shù)據(jù)。觸發(fā)器164-167與如圖4所示的對(duì)應(yīng)部分具有相同結(jié)構(gòu)。作為對(duì)內(nèi)部時(shí)鐘信號(hào)PCLK的響應(yīng)，通過(guò)觸發(fā)器164-167，把加載到第一組數(shù)據(jù)線DF1，DS1，DF2和DS2上的數(shù)據(jù)預(yù)取到第二組數(shù)據(jù)線DI1，DI2，DI3和DI4。即，在PCLK低電位時(shí)把第一組數(shù)據(jù)線DF1，DS1，DF2和DS2上的數(shù)據(jù)傳遞到第二組數(shù)據(jù)線DI1，DI2，DI3和DI4。按并行方式處理第二數(shù)據(jù)線DI1，DI2，DI3和DI4，并把它們寫(xiě)入存儲(chǔ)器單元陣列。
在SDRAM 100中，在第一數(shù)據(jù)線上用于排列4比特?cái)?shù)據(jù)的參考信號(hào)是數(shù)據(jù)選通信號(hào)DQS，而以并行方式在第二數(shù)據(jù)線上用于預(yù)取數(shù)據(jù)的參考信號(hào)是包含有寫(xiě)命令定時(shí)的內(nèi)部時(shí)鐘信號(hào)PCLK。即，在第一數(shù)據(jù)線上排列4比特?cái)?shù)據(jù)出現(xiàn)在數(shù)據(jù)選通信號(hào)DQS域，而并行預(yù)取4比特?cái)?shù)據(jù)出現(xiàn)在外部時(shí)鐘EXTCLK域。因此，定義輸入/輸出接口參數(shù)tDQSS以便描述所述域之間的不同特征。
圖5A和5B包含用來(lái)說(shuō)明圖2的寫(xiě)操作的時(shí)序圖。參考圖5A和5B，在C2時(shí)鐘周期和C4時(shí)鐘周期，分別輸入第一和第二寫(xiě)命令WRITE(寫(xiě))1和WRITE(寫(xiě))2。從C3時(shí)鐘周期輸入數(shù)據(jù)選通信號(hào)DQS。在數(shù)據(jù)選通信號(hào)DQS的上升和下降沿，同步輸入輸入數(shù)據(jù)DIN D1至D8。通過(guò)第一寫(xiě)命令WRITE1串行輸入數(shù)據(jù)D1至D4。通過(guò)第二寫(xiě)命令WRITE2串行輸入數(shù)據(jù)D5至D8。在每個(gè)被倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的上升沿，所加載的數(shù)據(jù)是未知數(shù)-未知數(shù)-D1-D2，D1-D2-D3-D4，D3-D4-D5-D6，D5-D6-D7-D8。為了響應(yīng)內(nèi)部時(shí)鐘信號(hào)PCLK，把第一數(shù)據(jù)線DF1，DS1，DF2，DS2加載到第二數(shù)據(jù)線DI1，DI2，DI3和DI4。
圖5A和圖5B分別說(shuō)明了關(guān)于出現(xiàn)數(shù)據(jù)選通信號(hào)DQS和出現(xiàn)外部時(shí)鐘信號(hào)EXTCLK之間的相對(duì)時(shí)序的兩種情況，即，情況1和情況2。圖5A和5B也說(shuō)明了用于比較目的的理想情況。在圖中把tDQSS圖解為在寫(xiě)命令有效時(shí)出現(xiàn)外部時(shí)鐘信號(hào)EXTCLK的上升沿和出現(xiàn)數(shù)據(jù)選通信號(hào)DQS的第一上升沿之間的時(shí)間。在理想情況中，DQS的上升沿和C3時(shí)鐘周期的開(kāi)始部分的EXTCLK的上升沿同時(shí)出現(xiàn)。情況1(圖5A)的參數(shù)tDQSSmin圖解了DQS出現(xiàn)在C3的EXTCLK上升沿之前的時(shí)間間隔或者被延遲的DQS。情況2(圖5B)的參數(shù)tDQSSmax圖解了DQS出現(xiàn)在C3的EXTCLK上升沿之后的時(shí)間間隔或者被延遲的DQS。
參考圖5B中的情況2，隨著tDQSSmin的降低，內(nèi)部tDQSSmin也跟著降低。內(nèi)部tDQSSmax和內(nèi)部tDQSSmin參數(shù)分別是在存儲(chǔ)器寫(xiě)獲取窗口中的PCLK信號(hào)的內(nèi)部定時(shí)余量的量度，即，內(nèi)部余量1(Im1)和內(nèi)部余量2(Im2)。如果降低內(nèi)部時(shí)鐘信號(hào)PCLK的這些定時(shí)余量之其一，則電路的高頻運(yùn)行狀況可能惡化。即，在情況2，如果大量減少定時(shí)余量IM1(內(nèi)部tDQSSmax)，則可能會(huì)違反電路例如觸發(fā)器164-167的建立時(shí)間所要求的必要條件，也會(huì)導(dǎo)致電路故障。因此，隨著電路工作頻率增加，這些問(wèn)題會(huì)更嚴(yán)重。
在此，為了預(yù)取在第一數(shù)據(jù)線DF1，DS1，DF2上的數(shù)據(jù)D1，D2，D3和D4，內(nèi)部時(shí)鐘信號(hào)PCLK必須在數(shù)據(jù)開(kāi)始時(shí)序(timing)位置和數(shù)據(jù)結(jié)束時(shí)序位置之間產(chǎn)生。tDQSSmax和tDQSSmin參數(shù)的定時(shí)余量越大，則存儲(chǔ)器件的頻率特性越好。然而，工作頻率越高，參數(shù)tDQSSmax和tDQSSmin的定時(shí)余量越差。如果數(shù)據(jù)量很大，則處理狀態(tài)、電壓和溫度的波動(dòng)越大，而且tDQSS的定時(shí)余量會(huì)減少。同時(shí)，因?yàn)檫@些波動(dòng)，工程師設(shè)計(jì)電路就會(huì)更困難。
因此，希望有一種沒(méi)有輸入/輸出接口參數(shù)tDQSS的半導(dǎo)體存儲(chǔ)器器件，以便能夠在高頻范圍內(nèi)可靠執(zhí)行寫(xiě)操作。

發(fā)明內(nèi)容
一方面，本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)系統(tǒng)和方法。所述存儲(chǔ)系統(tǒng)包括一存儲(chǔ)器控制電路，用于生成數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，以使得數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)同步。該系統(tǒng)同時(shí)包括一存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器電路。該存儲(chǔ)器電路接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)并為了響應(yīng)數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)而寫(xiě)數(shù)據(jù)。
在一個(gè)實(shí)施例中，存儲(chǔ)器電路包括一SDRAM存儲(chǔ)器電路。該存儲(chǔ)器電路可以包括一加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)而生成一并行加載信號(hào)。該存儲(chǔ)器電路可以包括一數(shù)據(jù)加載信號(hào)生成電路，用于生成數(shù)據(jù)加載信號(hào)。該數(shù)據(jù)加載信號(hào)生成電路生成與數(shù)據(jù)選通信號(hào)同步的數(shù)據(jù)加載信號(hào)。
另一方面，本發(fā)明涉及一存儲(chǔ)器控制電路和方法，用于控制半導(dǎo)體存儲(chǔ)器件。存儲(chǔ)器控制電路包括一數(shù)據(jù)選通信號(hào)發(fā)生器，用于生成一數(shù)據(jù)加載信號(hào)，以使得數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)同步和一接口，用于把數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)提供給半導(dǎo)體存儲(chǔ)器件，以便將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件。
另一方面，本發(fā)明涉及一半導(dǎo)體存儲(chǔ)器件。本發(fā)明的半導(dǎo)體存儲(chǔ)器件包括一接口，用于接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，該數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)彼此同步。本發(fā)明的存儲(chǔ)器件還包括一存儲(chǔ)器電路，用于將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件，以響應(yīng)數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)。
根據(jù)本發(fā)明，由于數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)彼此同步，就消除了現(xiàn)有技術(shù)中的tDQSS參數(shù)。因此，使加載信號(hào)中的內(nèi)部定時(shí)余量得到均衡。結(jié)果，電路的功能參數(shù)，諸如建立和保持時(shí)間，將不會(huì)沖突。因此，對(duì)電路和系統(tǒng)的高頻運(yùn)行狀況大大地改善。


本發(fā)明的上述及其它目的，特性和優(yōu)點(diǎn)，根據(jù)本發(fā)明按照附圖所解釋的優(yōu)選實(shí)施例的更具體描述，將變得更加清楚，在附圖中從不同角度闡述的類(lèi)似的參考特性涉及相同部分。附圖沒(méi)必要按比例，而重點(diǎn)放在說(shuō)明本發(fā)明的基本原理。
圖1是用來(lái)解釋傳統(tǒng)存儲(chǔ)器系統(tǒng)的示意框圖。
圖2是在圖1中說(shuō)明的SDRAM數(shù)據(jù)輸入電路部分的示意框圖。
圖3是如圖2所示的觸發(fā)器電路的示意圖。
圖4是如圖2所示的另一個(gè)觸發(fā)器電路的示意圖。
圖5A和5B包括用來(lái)顯示圖2的寫(xiě)操作的時(shí)序6是用來(lái)根據(jù)本發(fā)明的實(shí)施例解釋存儲(chǔ)器系統(tǒng)的示意框圖。
圖7是圖6的存儲(chǔ)器控制器的一個(gè)實(shí)施例的示意框圖。
圖8根據(jù)本發(fā)明包括SDRAM存儲(chǔ)器電路的實(shí)施例的示意框圖。
圖9包括圖8中數(shù)據(jù)鎖存電路和并行加載信號(hào)生成電路的示意框圖。
圖10A根據(jù)本發(fā)明包括寫(xiě)操作的時(shí)序圖。
圖10B用來(lái)說(shuō)明在圖10A中所解釋的寫(xiě)操作中并行加載信號(hào)PLOAD的激活時(shí)序(activation timing)變化的時(shí)序圖。
具體實(shí)施例方式
圖6是用來(lái)根據(jù)本發(fā)明的實(shí)施例解釋存儲(chǔ)器系統(tǒng)的示意框圖。該系統(tǒng)50包括一存儲(chǔ)控制器52，用于提供進(jìn)出存儲(chǔ)器電路的數(shù)據(jù)和控制信號(hào)，該電路可以是一SDRAM電路。存儲(chǔ)控制器500包括SDRAM存儲(chǔ)器560和控制電路60，該存儲(chǔ)器560包括SDRAM存儲(chǔ)器單元和SDRAM數(shù)據(jù)輸入端，該控制電路60對(duì)SDRAM存儲(chǔ)器單元的數(shù)據(jù)寫(xiě)操作和存儲(chǔ)器電路50的其他功能進(jìn)行控制。
存儲(chǔ)控制器52和存儲(chǔ)電路500之間的接口帶有地址(ADDR)和數(shù)據(jù)(DIN)信號(hào)。它也帶有各種控制和定時(shí)信號(hào)，該控制和定時(shí)信號(hào)可以包括一數(shù)據(jù)選通信號(hào)DQS、一外部時(shí)鐘信號(hào)EXTCLK和一些命令(CMD)，該命令可以包括片選信號(hào)(CSB)、行地址選通信號(hào)(RASB)、列地址選通信號(hào)(CASB)和寫(xiě)使能信號(hào)(WEB)。根據(jù)本發(fā)明，存儲(chǔ)控制器52和存儲(chǔ)電路500之間的接口也包括一外部數(shù)據(jù)加載信號(hào)DL，它和數(shù)據(jù)選通信號(hào)DQS同步。外部DL信號(hào)被用來(lái)使存儲(chǔ)器電路500中的數(shù)據(jù)鎖存和DQS信號(hào)同步，以使得清除參數(shù)tDQSS，并且，作為結(jié)果，讀取窗口(fetch window)內(nèi)部余量(internal margin)參數(shù)都相等。這導(dǎo)致系統(tǒng)的高頻性能大大改善。
圖7是圖6的存儲(chǔ)器控制器52的一個(gè)實(shí)施例示意框圖。存儲(chǔ)器控制器52包括一處理器71，該處理器可以和所示的剩余電路相連接。控制器52也包括一外部時(shí)鐘發(fā)生器73，用于生成并輸出EXTCLK信號(hào)；一DQS信號(hào)發(fā)生器75，用于生成并輸出DL信號(hào)；一數(shù)據(jù)發(fā)生器79，用于生成并輸出DIN信號(hào)；一地址發(fā)生器81，用于生成并輸出地址信號(hào)ADDR；以及一命令發(fā)生器83，用于生成和輸出系統(tǒng)使用的各種命令信號(hào)。注意，盡管為了每個(gè)信號(hào)或者一組信號(hào)而圖解了獨(dú)立的信號(hào)生成電路，但是信號(hào)發(fā)生電路也可以被組合起來(lái)和/或用處理器71可以實(shí)現(xiàn)一些或者全部信號(hào)生成功能。因?yàn)镈L信號(hào)和DQS信號(hào)同步產(chǎn)生，所以DQS信號(hào)發(fā)生器75和DL信號(hào)發(fā)生器77被顯示為彼此連接。把各種信號(hào)前傳到本發(fā)明如圖6所示的存儲(chǔ)器電路54。
圖8包括根據(jù)本發(fā)明的SDRAM存儲(chǔ)器電路的實(shí)施例的示意框圖。參照?qǐng)D8，SDRAM500包括一用于輸入數(shù)據(jù)選通信號(hào)DQS和輸出內(nèi)部數(shù)據(jù)選通信號(hào)PDQS的DQS輸入緩存器510；一數(shù)據(jù)輸入緩存器520、用來(lái)輸入數(shù)據(jù)DIN和輸出內(nèi)部輸入數(shù)據(jù)PDIN；一數(shù)據(jù)加載DL輸入緩存器530，用于輸入數(shù)據(jù)加載信號(hào)DL和輸出內(nèi)部數(shù)據(jù)加載信號(hào)PDL；一數(shù)據(jù)鎖存電路540，一并行加載數(shù)據(jù)生成電路550和存儲(chǔ)器單元陣列560。按傳統(tǒng)的輸入緩存器構(gòu)造數(shù)據(jù)選通信號(hào)DQS輸入緩存器510，數(shù)據(jù)輸入緩存器520和數(shù)據(jù)加載輸入緩存器530。DQS輸入緩存器510緩存數(shù)據(jù)選通信號(hào)DQS，數(shù)據(jù)輸入緩存器520緩存數(shù)據(jù)DIN，而數(shù)據(jù)加載輸入緩存器530緩存數(shù)據(jù)加載信號(hào)DL，以便分別生成內(nèi)部信號(hào)PDQS、PDIN和PDL。
數(shù)據(jù)鎖存電路540為響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQS，從數(shù)據(jù)輸入緩存器520連續(xù)加載內(nèi)部數(shù)據(jù)輸入PDIN，并為響應(yīng)來(lái)自并行加載信號(hào)生成電路550輸出的并行加載信號(hào)PLOAD，把該輸出轉(zhuǎn)發(fā)到存儲(chǔ)器單元陣列560。并行加載信號(hào)發(fā)生電路550接收來(lái)自數(shù)據(jù)加載輸入緩存器530輸出的內(nèi)部數(shù)據(jù)加載信號(hào)PDL，并為響應(yīng)來(lái)自DQS輸入緩沖器510輸出的內(nèi)部數(shù)據(jù)選通信號(hào)PDQS，生成一并行加載信號(hào)PLOAD。
圖9包括圖8中數(shù)據(jù)鎖存電路和并行加載信號(hào)生成電路的示意框圖。如圖9所示，數(shù)據(jù)鎖存電路540包括一倒相器130，該倒相器用于生成一倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB，一數(shù)據(jù)加載電路542，該電路用于為了響應(yīng)倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB而將內(nèi)部數(shù)據(jù)加載第一組數(shù)據(jù)線DF1，DS1，DF2和DS2上和一數(shù)據(jù)修補(bǔ)(patch)電路544，用于預(yù)取和鎖存第一組數(shù)據(jù)線上的數(shù)據(jù)，并且，為了響應(yīng)并行加載信號(hào)PLOAD，而將所鎖存的數(shù)據(jù)轉(zhuǎn)發(fā)到第二組數(shù)據(jù)線上。
數(shù)據(jù)加載電路542包括多個(gè)觸發(fā)器150和160-163。第一觸發(fā)器150具有如圖3所示的觸發(fā)器的相同結(jié)構(gòu)。它為了響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的高電位而鎖存內(nèi)部數(shù)據(jù)輸入PDIN。其他的觸發(fā)器具有與如圖4所示的觸發(fā)器的相同結(jié)構(gòu)。第二觸發(fā)器160為了響應(yīng)所倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的低電位而鎖存數(shù)據(jù)PDIN，并為了響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的連續(xù)高電位而將所鎖存數(shù)據(jù)加載到第一組的第四根數(shù)據(jù)線DS2。第三觸發(fā)器161為了響應(yīng)所倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的低電位而鎖存第一觸發(fā)器150的輸出，并為了響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的連續(xù)高電位而將所鎖存數(shù)據(jù)加載到第一組的第三根數(shù)據(jù)線DF2。第四觸發(fā)器162為了響應(yīng)所倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的低電位而鎖存第一觸發(fā)器150的輸出，并為了響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的連續(xù)高電位而將所鎖存數(shù)據(jù)加載到第一組的第二根數(shù)據(jù)線DS1。第五觸發(fā)器163為了響應(yīng)所倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的低電位而鎖存第一觸發(fā)器150的輸出，并為了響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB的連續(xù)高電位而將所鎖存數(shù)據(jù)加載到第一組的第一根數(shù)據(jù)線DF1。
數(shù)據(jù)修補(bǔ)電路544鎖存第一組數(shù)據(jù)線上的數(shù)據(jù)DF1，DS1，DF2和DS2，并把所鎖存的數(shù)據(jù)轉(zhuǎn)發(fā)到第二組數(shù)據(jù)線DI1，DI2，DI3和DI4上。第6至第9觸發(fā)器164-167具有與如圖4所示的觸發(fā)器相同的結(jié)構(gòu)。把第二組數(shù)據(jù)線DI1，DI2，DI3和DI4上的數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器單元陣列560。數(shù)據(jù)修補(bǔ)電路544包括一第6觸發(fā)器164，該觸發(fā)器為了響應(yīng)并行加載信號(hào)PLOAD，鎖存在第一組的第一根數(shù)據(jù)線上的數(shù)據(jù)。一第7觸發(fā)器165，該觸發(fā)器為了響應(yīng)并行加載信號(hào)PLOAD，鎖存在第一組的第二根數(shù)據(jù)線上的數(shù)據(jù)。一第8觸發(fā)器166，該觸發(fā)器為了響應(yīng)并行加載信號(hào)PLOAD，鎖存在第一組的第三根數(shù)據(jù)線上的數(shù)據(jù)。一第9觸發(fā)器167，該觸發(fā)器為了響應(yīng)并行加載信號(hào)PLOAD，鎖存在第一組的第四根數(shù)據(jù)線上的數(shù)據(jù)。
并行加載信號(hào)生成電路550為了響應(yīng)內(nèi)部數(shù)據(jù)選通信號(hào)PDQS而鎖存內(nèi)部數(shù)據(jù)加載信號(hào)PDL，并且生成并行加載信號(hào)PLOAD。并行加載信號(hào)PLOAD在內(nèi)部數(shù)據(jù)選通信號(hào)PDQS的第四上升沿被激活。該并行加載信號(hào)生成電路包括一第10觸發(fā)器551，該觸發(fā)器為了響應(yīng)數(shù)據(jù)選通信號(hào)DQS(內(nèi)部數(shù)據(jù)選通信號(hào)PDQS)而鎖存數(shù)據(jù)加載信號(hào)DL(內(nèi)部數(shù)據(jù)加載信號(hào)PDL)；一第11觸發(fā)器552，該觸發(fā)器為了響應(yīng)所述數(shù)據(jù)選通信號(hào)而鎖存第10觸發(fā)器的輸出；一第12觸發(fā)器553，該觸發(fā)器為了響應(yīng)所述數(shù)據(jù)選通信號(hào)而鎖存第11觸發(fā)器的輸出；以及一第13觸發(fā)器554，該觸發(fā)器為了響應(yīng)所述數(shù)據(jù)選通信號(hào)而鎖存第12觸發(fā)器的輸出。
用于激活并行加載信號(hào)PLOAD的觸發(fā)器的個(gè)數(shù)由寫(xiě)延遲量和脈沖串(burst)數(shù)據(jù)量決定。寫(xiě)延遲定義為在啟動(dòng)寫(xiě)命令和第一個(gè)數(shù)據(jù)輸入之間的時(shí)間間隔的時(shí)鐘周期的個(gè)數(shù)。本發(fā)明給出的一種情形是寫(xiě)延遲為1，脈沖串?dāng)?shù)據(jù)量為4。在數(shù)據(jù)選通信號(hào)的上升和下降沿兩者情況輸入數(shù)據(jù)，以使得并行加載信號(hào)PLOAD在傳遞了4個(gè)觸發(fā)器并且預(yù)取了并行數(shù)據(jù)之后被激活。觸發(fā)器數(shù)根據(jù)寫(xiě)延遲和脈沖串?dāng)?shù)據(jù)長(zhǎng)度而變化。在啟動(dòng)上電序列處理時(shí)定義寫(xiě)延遲和脈沖串長(zhǎng)度。通常，DRAM使用用于這些設(shè)置的模式寄存器設(shè)置(MRS)。
圖10A根據(jù)本發(fā)明包括寫(xiě)操作的時(shí)序圖。參照?qǐng)D10A，在時(shí)鐘周期C2，為了響應(yīng)數(shù)據(jù)選通信號(hào)DQS，將數(shù)據(jù)加載信號(hào)和第一寫(xiě)命令WRITE1一起輸入，并且在時(shí)鐘周期C4中，作為對(duì)數(shù)據(jù)選通信號(hào)DQS的響應(yīng)，將數(shù)據(jù)加載信號(hào)和第二寫(xiě)命令WRITE2一起輸入。在時(shí)鐘信號(hào)EXTCLK的兩個(gè)周期間隙輸入寫(xiě)命令WRITE1和WRITE2。在DDR SDRAM的情形，為了響應(yīng)數(shù)據(jù)選通信號(hào)DQS的每個(gè)邊沿(也就是上升沿和下降沿)而輸入輸入數(shù)據(jù)。D1至D4是通過(guò)第一寫(xiě)命令WRITE1輸入的脈沖串。D5至D8是通過(guò)第二寫(xiě)命令WRITE2輸入的脈沖串。與數(shù)據(jù)選通信號(hào)DQS同步地輸入輸入數(shù)據(jù)DIN和數(shù)據(jù)加載信號(hào)DL。
在時(shí)鐘周期C3，為了響應(yīng)倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB，將數(shù)據(jù)D1和D2加載到第一組數(shù)據(jù)線(DF2，DS2)。在時(shí)鐘周期C4，為了響應(yīng)倒相的內(nèi)部數(shù)據(jù)選通信號(hào)PDQSB，將數(shù)據(jù)D1，D2，D3和D4加載到第一組數(shù)據(jù)線(DF1，DS1，DF2，DS2)。在時(shí)鐘周期C5，為了響應(yīng)PDQSB，將數(shù)據(jù)D3，D4，D5和D6加載到第一組數(shù)據(jù)線上。通過(guò)連續(xù)寫(xiě)命令WRITE2輸入數(shù)據(jù)D4和D5。在時(shí)鐘周期C6，為了響應(yīng)PDQSB，將數(shù)據(jù)D5，D6，D7和D8加載到第一組數(shù)據(jù)線上。
在時(shí)鐘周期C2，為了響應(yīng)數(shù)據(jù)選通信號(hào)DQS的上升沿，將數(shù)據(jù)加載信號(hào)DL和第一寫(xiě)命令WRITE1一起輸入。在時(shí)鐘周期C5生成內(nèi)部并行加載信號(hào)PLOAD中，由并行加載信號(hào)生成電路550使用信號(hào)DL。因?yàn)椴⑿屑虞d信號(hào)生成電路包括4個(gè)觸發(fā)器，PLOAD在時(shí)鐘周期C5被激活。在一實(shí)施例中，由脈沖信號(hào)發(fā)生器(未示出)生成并行加載信號(hào)PLOAD。在時(shí)鐘周期C4，為了響應(yīng)數(shù)據(jù)選通信號(hào)DQS的上升沿，將數(shù)據(jù)加載信號(hào)DL和第二寫(xiě)命令WRITE2一起輸入，并且在時(shí)鐘周期C7生成內(nèi)部并行加載信號(hào)PLOAD中，由并行加載信號(hào)生成電路550使用信號(hào)DL。
在時(shí)鐘周期C5，并行加載信號(hào)PLOAD和第一組數(shù)據(jù)線DF1，DS1，DF2，DS2上的數(shù)據(jù)D1，D2，D3和D4有內(nèi)部定時(shí)余量1和2。因?yàn)楹蛿?shù)據(jù)選通信號(hào)DQS同步地輸入數(shù)據(jù)加載信號(hào)DL，所以?xún)?nèi)部定時(shí)余量1和2處于同一DQS域。該內(nèi)部余量具有相等的時(shí)間持續(xù)期。作為結(jié)果，在現(xiàn)有系統(tǒng)中的保持時(shí)間和建立時(shí)間的可能沖突就得到消除。由此，大大改善了高頻運(yùn)行狀況。為了響應(yīng)并行加載信號(hào)PLOAD，將第一組數(shù)據(jù)線上的數(shù)據(jù)D1，D2，D3和D4轉(zhuǎn)發(fā)到第二組數(shù)據(jù)線DI1，DI2，DI3和DI4。在時(shí)鐘周期C7的運(yùn)行的剩余部分和時(shí)鐘周期C5類(lèi)似，所以將不作描述。
結(jié)果，本發(fā)明的電路不存在DQS和EXTCLK之間的輸入/輸出參數(shù)tDQSSmin/max，而且數(shù)據(jù)選通信號(hào)DQS和數(shù)據(jù)加載信號(hào)DL總是同步輸入。結(jié)果，定時(shí)余量比現(xiàn)有技術(shù)更大。
圖10B是并行加載信號(hào)PLOAD的激活時(shí)序(activation timing)變化的時(shí)序圖。并行加載信號(hào)PLOAD激活時(shí)序隨著如圖10B所示的第一組數(shù)據(jù)線的時(shí)序變化而變化。
在圖10B所解釋的條件下的系統(tǒng)操作和圖10A類(lèi)似，因此省略其重復(fù)描述。
當(dāng)參照此文的優(yōu)選實(shí)施例已經(jīng)具體顯示和描述本發(fā)明時(shí)，本領(lǐng)域普通技術(shù)人員將會(huì)懂得，在不脫離如所附權(quán)利要求所定義的本發(fā)明的精神和范圍的情況下，可以作形式和細(xì)節(jié)上的各種變化。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器系統(tǒng)，包括一存儲(chǔ)器控制電路，用于生成一數(shù)據(jù)選通信號(hào)和一數(shù)據(jù)加載信號(hào)，該數(shù)據(jù)選通信號(hào)和該數(shù)據(jù)加載信號(hào)同步；以及一存儲(chǔ)器電路，用于存儲(chǔ)數(shù)據(jù)，該存儲(chǔ)器電路接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，并響應(yīng)數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)所寫(xiě)入數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器系統(tǒng)，其中，存儲(chǔ)器電路包括一SDRAM存儲(chǔ)器電路。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器系統(tǒng)，其中，存儲(chǔ)器電路包括一加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)生成并行加載信號(hào)。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器系統(tǒng)，其中，存儲(chǔ)器控制電路包括一數(shù)據(jù)加載信號(hào)生成電路，用于生成所述數(shù)據(jù)加載信號(hào)。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器系統(tǒng)，其中，數(shù)據(jù)加載信號(hào)生成和數(shù)據(jù)選通信號(hào)同步的數(shù)據(jù)加載信號(hào)。
6.一種把數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器的方法，包括生成數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，以使得數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)同步；和響應(yīng)數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器。
7.如權(quán)利要求6所述的方法，其中存儲(chǔ)器電路包括一SDRAM存儲(chǔ)器電路。
8.如權(quán)利要求6所述的方法，其中，所述存儲(chǔ)器電路包括一加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)生成并行加載信號(hào)。
9.如權(quán)利要求6所述的方法，還包括響應(yīng)數(shù)據(jù)加載信號(hào)生成并行加載信號(hào)。
10.一種半導(dǎo)體存儲(chǔ)器系統(tǒng)，包括一存儲(chǔ)器控制電路，包括一數(shù)據(jù)選通信號(hào)生成電路，用于生成數(shù)據(jù)選通信號(hào)和一數(shù)據(jù)加載信號(hào)生成電路，用于生成數(shù)據(jù)加載信號(hào)，該數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)同步；以及一存儲(chǔ)器電路，用于存儲(chǔ)數(shù)據(jù)，該存儲(chǔ)電路包括一SDRAM存儲(chǔ)器電路，一接口，用于接收來(lái)自存儲(chǔ)器控制電路的數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)，以及一寫(xiě)電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)、數(shù)據(jù)選通信號(hào)和并行加載信號(hào)而把數(shù)據(jù)寫(xiě)入SDRAM存儲(chǔ)器電路。
11.一種把數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器的方法，包括提供一存儲(chǔ)器控制電路，該存儲(chǔ)器控制電路含有一數(shù)據(jù)選通信號(hào)生成電路，用于生成數(shù)據(jù)選通信號(hào)和一數(shù)據(jù)加載信號(hào)生成電路，用于生成數(shù)據(jù)加載信號(hào)，該數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)同步；以及提供一存儲(chǔ)器電路，用于存儲(chǔ)數(shù)據(jù)，該存儲(chǔ)器電路含有一SDRAM存儲(chǔ)器電路，一接口，用于接收來(lái)自存儲(chǔ)器控制電路的數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)，以及一寫(xiě)電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)、數(shù)據(jù)選通信號(hào)和并行加載信號(hào)而把數(shù)據(jù)寫(xiě)入SDRAM存儲(chǔ)器電路。
12.一種用于控制半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)器控制電路，包括一數(shù)據(jù)選通信號(hào)發(fā)生器，用于生成一數(shù)據(jù)選通信號(hào)；一數(shù)據(jù)加載信號(hào)發(fā)生器，用于生成一數(shù)據(jù)加載信號(hào)，以使得該數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)同步；以及一接口，用于將數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)提供給半導(dǎo)體存儲(chǔ)器件，以便將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件。
13.如權(quán)利要求12所述的存儲(chǔ)器控制電路，其中，所述半導(dǎo)體存儲(chǔ)器件包括一SDRAM存儲(chǔ)器電路。
14.一種用于控制半導(dǎo)體存儲(chǔ)器件的方法，包括生成一數(shù)據(jù)選通信號(hào)；生成一數(shù)據(jù)加載信號(hào)以使得所述數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)同步；以及將數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)提供給半導(dǎo)體存儲(chǔ)器件，以便將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件。
15.如權(quán)利要求14所述的方法，其中，半導(dǎo)體存儲(chǔ)器件包括一SDRAM存儲(chǔ)器電路。
16.一種半導(dǎo)體存儲(chǔ)器件，包括一接口，用于接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，該數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)彼此同步；以及一存儲(chǔ)電路，用于響應(yīng)數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)而將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件。
17.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中，所述存儲(chǔ)器件包括一SDRAM存儲(chǔ)器電路。
18.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中，所述存儲(chǔ)器電路包括一加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)而生成一并行加載信號(hào)。
19.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中，由與所述半導(dǎo)體存儲(chǔ)器件連接的存儲(chǔ)器控制電路生成數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)。
20.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，還包括一數(shù)據(jù)鎖存電路，用于鎖存將被存儲(chǔ)在半導(dǎo)體存儲(chǔ)器件中的數(shù)據(jù)。
21.一種用于將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件的方法，包括接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，該數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)彼此同步；以及響應(yīng)數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)而將數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件。
22.如權(quán)利要求21所述的方法，其中，存儲(chǔ)器器件包括一SDRAM存儲(chǔ)器電路。
23.如權(quán)利要求21所述的方法，其中，存儲(chǔ)器電路包括一加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)而生成一并行加載信號(hào)。
24.如權(quán)利要求21所述的方法，其中，由與所述半導(dǎo)體存儲(chǔ)器件連接的存儲(chǔ)器控制電路生成數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)。
25.如權(quán)利要求21所述的方法，其中所述存儲(chǔ)器件包括一數(shù)據(jù)鎖存電路，用于鎖存將被存儲(chǔ)在半導(dǎo)體存儲(chǔ)器件中的數(shù)據(jù)。
26.一半導(dǎo)體存儲(chǔ)器器件，包括一接口，用于接收數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)，該數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)彼此同步；一SDRAM存儲(chǔ)器電路，用于存儲(chǔ)數(shù)據(jù)；一存儲(chǔ)電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)而把數(shù)據(jù)寫(xiě)入SDRAM存儲(chǔ)器電路。一并行加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)而生成一并行加載信號(hào)；以及一數(shù)據(jù)鎖存電路，用于鎖存將被存儲(chǔ)在半導(dǎo)體存儲(chǔ)器件中的數(shù)據(jù)。
27.一種用于把數(shù)據(jù)寫(xiě)入半導(dǎo)體存儲(chǔ)器件的方法，包括提供一接口，用來(lái)接收數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)，該數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)彼此同步；提供一SDRAM存儲(chǔ)器電路，用于存儲(chǔ)數(shù)據(jù)；提供一存儲(chǔ)電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)和數(shù)據(jù)選通信號(hào)而把數(shù)據(jù)寫(xiě)入SDRAM存儲(chǔ)器電路。提供一并行加載信號(hào)生成電路，用于響應(yīng)數(shù)據(jù)加載信號(hào)而生成一并行加載信號(hào)；以及提供一數(shù)據(jù)鎖存電路，用于鎖存將被存儲(chǔ)在半導(dǎo)體存儲(chǔ)器件中的數(shù)據(jù)。
全文摘要
披露了一種半導(dǎo)體存儲(chǔ)器系統(tǒng)，一種存儲(chǔ)器控制電路和一種半導(dǎo)體存儲(chǔ)器器件。所述系統(tǒng)包括用于生成彼此同步的數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)的存儲(chǔ)器控制電路。所述存儲(chǔ)器電路可以是一SDRAM存儲(chǔ)器電路，接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)加載信號(hào)，并且響應(yīng)這兩個(gè)同步的信號(hào)寫(xiě)入數(shù)據(jù)。由于信號(hào)同步而消除了因不同信號(hào)域造成的時(shí)序變化所引入的參數(shù)。結(jié)果，系統(tǒng)的高頻運(yùn)行狀況大大改善。
文檔編號(hào)G11C11/407GK1637935SQ0310543
公開(kāi)日2005年7月13日 申請(qǐng)日期2003年2月20日 優(yōu)先權(quán)日2002年5月17日
發(fā)明者張星珍, 郭鎮(zhèn)錫 申請(qǐng)人:三星電子株式會(huì)社