專利名稱：用于讀取數(shù)據(jù)的系統(tǒng)延遲均衡法的制作方法
背景技術(shù)：
本發(fā)明一般地涉及高速同步存儲(chǔ)系統(tǒng)，具體說，涉及設(shè)置存儲(chǔ)器件的讀延遲以便從任何存儲(chǔ)器件讀取的數(shù)據(jù)同時(shí)到達(dá)存儲(chǔ)控制器。
背景技術(shù)：


圖1給出一個(gè)示范性計(jì)算機(jī)系統(tǒng)。該計(jì)算機(jī)系統(tǒng)包括處理器500、存儲(chǔ)子系統(tǒng)100以及擴(kuò)展總線控制器510。存儲(chǔ)子系統(tǒng)100和擴(kuò)展總線控制器510經(jīng)由局部總線520連接到處理器500。擴(kuò)展總線控制器510還連接到至少一條擴(kuò)展總線530，擴(kuò)展總線530可以連接各種外設(shè)540-542，例如大容量存儲(chǔ)設(shè)備、鍵盤、鼠標(biāo)、圖形適配器以及多媒體適配器。
存儲(chǔ)子系統(tǒng)100包括存儲(chǔ)控制器400，它通過多條信號(hào)線401a-401d、402、403、404、405a-405d連接到多個(gè)存儲(chǔ)模塊301-302。多條數(shù)據(jù)信號(hào)線401a-401d由存儲(chǔ)控制器400和存儲(chǔ)模塊301-302用于交換數(shù)據(jù)DATA。地址ADDR以信號(hào)形式通過多條地址信號(hào)線403發(fā)送，而命令CMD以信號(hào)形式通過多條命令信號(hào)線402發(fā)送。存儲(chǔ)模塊301-302包括多個(gè)存儲(chǔ)器件101-108和寄存器201-202。各存儲(chǔ)器件101-108均是高速同步存儲(chǔ)器件。盡管圖1只顯示了兩個(gè)存儲(chǔ)模塊301-302和相關(guān)信號(hào)線401a-401d、402、403、404、405a-405d，應(yīng)注意，可以使用任何數(shù)量的存儲(chǔ)模塊。
將存儲(chǔ)模塊301、302連接到存儲(chǔ)控制器400的多條信號(hào)線401a-401d、402、403、404、405a-405d，稱為存儲(chǔ)總線150。存儲(chǔ)總線150可具有業(yè)內(nèi)周知的附加信號(hào)線，例如片選信號(hào)線(為簡單起見并未示出)。每排跨存儲(chǔ)總線150的存儲(chǔ)器件101-104、105-108被稱為存儲(chǔ)列。一般而言，單面存儲(chǔ)模塊(例如圖1所示的存儲(chǔ)模塊)包含一個(gè)存儲(chǔ)列。然而，也可以采用包含兩個(gè)存儲(chǔ)列的雙面存儲(chǔ)模塊。
多條數(shù)據(jù)信號(hào)線401a-401d將存儲(chǔ)器件101-108連接到存儲(chǔ)控制器400。讀數(shù)據(jù)同步于讀時(shí)鐘信號(hào)RCLK串行輸出，RCLK在多條讀時(shí)鐘信號(hào)線405a-405d上驅(qū)動(dòng)。讀時(shí)鐘信號(hào)RCLK由讀時(shí)鐘發(fā)生器401產(chǎn)生，經(jīng)過驅(qū)動(dòng)經(jīng)存儲(chǔ)模塊301、302的存儲(chǔ)器件101-108到達(dá)存儲(chǔ)控制器400。命令和地址用命令時(shí)鐘信號(hào)CCLK進(jìn)行時(shí)鐘控制，CCLK由存儲(chǔ)控制器驅(qū)動(dòng)，經(jīng)存儲(chǔ)模塊301、302的寄存器201、202到達(dá)端接器402。命令、地址和命令時(shí)鐘信號(hào)線402-404直接連接到存儲(chǔ)模塊301、302的寄存器201、202。在這些信號(hào)被分配到存儲(chǔ)模塊301、302的存儲(chǔ)器件101-108之前，由寄存器201、202對(duì)這些信號(hào)進(jìn)行緩沖。因此存儲(chǔ)子系統(tǒng)100至少在讀時(shí)鐘RCLK控制的讀時(shí)鐘域和命令時(shí)鐘CCLK控制的命令時(shí)鐘域工作。存儲(chǔ)子系統(tǒng)100還可具有附加的時(shí)鐘域，例如由寫時(shí)鐘(未示出)控制的時(shí)鐘域。
當(dāng)存儲(chǔ)器件101-108接受讀命令時(shí)，直到經(jīng)過一定量的時(shí)間之后，與該讀命令有關(guān)的數(shù)據(jù)才在存儲(chǔ)總線150上輸出。該時(shí)間稱為器件讀延遲。存儲(chǔ)器件101-108可經(jīng)程序控制以多個(gè)器件讀延遲中任意一個(gè)讀延遲來進(jìn)行操作，所述多個(gè)器件讀延遲范圍從最小器件讀延遲(其隨器件變化)到最大延遲期。
但是，器件讀延遲僅是存儲(chǔ)控制器400所看見的讀延遲的一部分。存儲(chǔ)控制器所見的這種讀延遲稱為系統(tǒng)讀延遲，它是器件讀延遲和存儲(chǔ)器件101-108和存儲(chǔ)控制器400之間信號(hào)傳播時(shí)間效應(yīng)引起的延遲之和。如果各存儲(chǔ)器件101-108和存儲(chǔ)控制器400之間的信號(hào)傳播相同，那么信號(hào)傳播時(shí)間引起的延遲將是恒定的，對(duì)各存儲(chǔ)器件101-108的影響相同。但是，如圖1所示，在命令CMD、地址ADDR和命令時(shí)鐘CCLK被分配到存儲(chǔ)器件101-108之前，它們先被送到寄存器201、202。存儲(chǔ)模塊301、302上的各存儲(chǔ)器件101-104、105-108與寄存器201、202的距離各不相同。因此，各存儲(chǔ)器件101-104將在不同時(shí)刻收到存儲(chǔ)控制器400發(fā)出的讀命令。另外，存儲(chǔ)控制器400與兩個(gè)存儲(chǔ)模塊301、302的寄存器201、202之間的距離亦存在差異。寄存器201(在存儲(chǔ)模塊301上)更接近存儲(chǔ)控制器400，因此將先于寄存器202(在存儲(chǔ)模塊302上)收到命令、地址和命令時(shí)鐘。因此，對(duì)存儲(chǔ)控制器的命令CMD、地址ADDR和命令時(shí)鐘CCLK信號(hào)而言，存儲(chǔ)子系統(tǒng)100的各存儲(chǔ)器件101-108具有到存儲(chǔ)控制器的不同的信號(hào)路徑長度，因此它們將分別在不同時(shí)刻收到存儲(chǔ)控制器發(fā)出的讀命令。在高頻時(shí)鐘(例如300兆赫茲至至少533兆赫茲)條件下，這些定時(shí)差異將變得很重要，因?yàn)樗鼈兛赡苁箷r(shí)鐘周期邊界重疊。
由于各存儲(chǔ)器件101-108的最小器件讀延遲差異及其命令CMD、地址ADDR和命令時(shí)鐘CCLK的信號(hào)傳播差異，各存儲(chǔ)器件101-108可能具有不同的系統(tǒng)讀延遲。因?yàn)椋總€(gè)存儲(chǔ)器件只存儲(chǔ)了一部分存儲(chǔ)字，存儲(chǔ)控制器通常并行讀取多個(gè)存儲(chǔ)器件。存儲(chǔ)子系統(tǒng)100的存儲(chǔ)器件101-108的系統(tǒng)讀延遲差異使這項(xiàng)任務(wù)變得困難。因此，需要一種裝置和方法來均衡各存儲(chǔ)器件的系統(tǒng)讀延遲，以便存儲(chǔ)控制器可以有效地處理跨多個(gè)存儲(chǔ)器件的讀事務(wù)。
發(fā)明概述本發(fā)明的目的是一種方法和裝置，用在高速存儲(chǔ)系統(tǒng)中均衡各存儲(chǔ)器件的系統(tǒng)讀延遲。均衡處理確保各存儲(chǔ)器件以相同的系統(tǒng)讀延遲對(duì)存儲(chǔ)控制器作出響應(yīng)，而不管各器件的最小器件讀延遲以及因存儲(chǔ)器件在存儲(chǔ)總線上所處物理位置不同而引起的信號(hào)傳播時(shí)間差異。每個(gè)存儲(chǔ)器件均具有多條配置線，這些配置線可由存儲(chǔ)控制器用于設(shè)置存儲(chǔ)器件，使其以比器件的最小器件讀延遲長的多個(gè)器件讀延遲中的任一讀延遲進(jìn)行操作。在這種均衡過程中，各存儲(chǔ)器件最初均以其最小器件讀延遲進(jìn)行操作。存儲(chǔ)控制器讀取校準(zhǔn)圖案(calibration pattern)以確定各存儲(chǔ)器件的系統(tǒng)讀延遲。存儲(chǔ)控制器計(jì)算偏移量，該偏移量可以加到各存儲(chǔ)器件的器件讀延遲中，使各存儲(chǔ)器件以以下這種系統(tǒng)讀延遲進(jìn)行操作這種系統(tǒng)讀延遲等于當(dāng)各存儲(chǔ)器件以其最小器件讀延遲工作時(shí)所觀測(cè)到的最長系統(tǒng)讀延遲。各存儲(chǔ)器件隨后以增加了的器件延遲進(jìn)行操作，增加量等于與該存儲(chǔ)器件有關(guān)的偏移量。這樣，對(duì)存儲(chǔ)系統(tǒng)中的所有存儲(chǔ)器件作了均衡，使其以相同系統(tǒng)讀延遲進(jìn)行操作附圖簡述通過以下給出的參照附圖對(duì)本發(fā)明最佳實(shí)施例所作的詳細(xì)說明，本發(fā)明的前述及其它優(yōu)點(diǎn)和特征將變得顯而易見，附圖中圖1是顯示含高速存儲(chǔ)系統(tǒng)的計(jì)算機(jī)系統(tǒng)的框圖；圖2是顯示在均衡之前包括圖1所示高速存儲(chǔ)系統(tǒng)的多個(gè)存儲(chǔ)器件的讀延遲的時(shí)序圖；圖3A是顯示根據(jù)本發(fā)明的存儲(chǔ)模塊301的更為詳細(xì)的圖；圖3B是顯示圖3A所示存儲(chǔ)模塊中存儲(chǔ)器件之一的更為詳細(xì)的圖；圖4是顯示存儲(chǔ)器件的器件讀延遲和配置線狀態(tài)之間關(guān)系的圖；圖5是說明存儲(chǔ)控制器如何均衡存儲(chǔ)系統(tǒng)中各存儲(chǔ)器件之間系統(tǒng)讀延遲的流程圖；以及圖6是說明經(jīng)過均衡之后包括所述高速存儲(chǔ)系統(tǒng)的多個(gè)存儲(chǔ)器件的讀延遲的時(shí)序圖。
最佳實(shí)施例的詳細(xì)說明現(xiàn)在參照附圖，其中相同的標(biāo)號(hào)表示類似的部件，圖2顯示存儲(chǔ)控制器400向各存儲(chǔ)器件101-108發(fā)出的讀操作的時(shí)序圖，其中，各存儲(chǔ)器件被設(shè)置成以其最小器件讀延遲操作。存儲(chǔ)器件的最小器件讀延遲基于其結(jié)構(gòu)，可隨器件變化。在圖2所示示例中，最接近存儲(chǔ)模塊400的存儲(chǔ)模塊301的存儲(chǔ)器件DRAM-1 101、DRAM-2102、DRAM-3 103、DRAM-4 104具有分別為7、8、5和6個(gè)時(shí)鐘周期的最小器件讀延遲。離存儲(chǔ)控制器400最遠(yuǎn)的存儲(chǔ)模塊302的存儲(chǔ)器件DRAM-5 105、DRAM-6 106、DRAM-7 107、DRAM-8 108具有分別為8、6、8和7個(gè)時(shí)鐘周期的最小器件讀延遲。最小器件讀延遲是在發(fā)起讀命令RD之后在存儲(chǔ)總線150上獲得讀數(shù)據(jù)之前測(cè)得的時(shí)鐘周期數(shù)。
由于命令CMD與命令時(shí)鐘CCLK信號(hào)的信號(hào)傳播路徑長度差異，存儲(chǔ)子系統(tǒng)100內(nèi)各存儲(chǔ)器件101-108在不同時(shí)刻接收存儲(chǔ)控制器400發(fā)出的讀命令RD。圖2顯示在時(shí)鐘周期T0的中間時(shí)刻發(fā)出讀命令的存儲(chǔ)控制器。距離存儲(chǔ)控制器400最近的存儲(chǔ)模塊301上的存儲(chǔ)器件101-104在時(shí)鐘周期T1和T2之間收到讀命令，而存儲(chǔ)模塊302上的存儲(chǔ)器件105-108在時(shí)鐘周期T1和T3之間收到讀命令。到各存儲(chǔ)器件101-108的系統(tǒng)讀延遲是器件讀延遲和存儲(chǔ)控制器400和存儲(chǔ)器件之間信號(hào)傳播時(shí)間的函數(shù)。例如，最靠近存儲(chǔ)控制器400的存儲(chǔ)模塊301中的存儲(chǔ)器件101-104具有分別為9、10、6和7個(gè)時(shí)鐘周期的系統(tǒng)讀延遲。離存儲(chǔ)控制器400最遠(yuǎn)的存儲(chǔ)模塊302中的存儲(chǔ)器件105-108具有分別為10、8、9和8個(gè)時(shí)鐘周期的系統(tǒng)讀延遲。注意，系統(tǒng)讀延遲差異如此之大，足夠存儲(chǔ)模塊103在存儲(chǔ)模塊102開始其數(shù)據(jù)輸出之前完成其數(shù)據(jù)輸出。
現(xiàn)在參照?qǐng)D3A，它顯示根據(jù)本發(fā)明的存儲(chǔ)模塊301之一的更為詳細(xì)的圖。除了連接到讀時(shí)鐘信號(hào)線405a-405d、數(shù)據(jù)信號(hào)線401a-401d、命令時(shí)鐘信號(hào)線404、多條命令信號(hào)線402以及多條地址信號(hào)線403，各存儲(chǔ)器件101-104還通過多條配置線410連接到寄存器201(這些配置線410未在圖1中示出以免使該圖混亂)。在例示實(shí)施例中，各多條配置線410分別包括至少3條分別傳送配置信號(hào)CFG0、CFG1和CFG2的配置信號(hào)線411-413。對(duì)各存儲(chǔ)器件而言，存儲(chǔ)控制器400可通過將命令CMD和地址ADDR發(fā)送到寄存器201中這樣來設(shè)置配置線411-413的狀態(tài)。
圖3B是圖3A所示存儲(chǔ)器件101之一的更為詳細(xì)的圖。合適的存儲(chǔ)器件包括任何類型的高速DRAM。因此，本發(fā)明的原理可以結(jié)合到任何類型的單或雙數(shù)據(jù)率同步存儲(chǔ)器件或高級(jí)DRAM技術(shù)(ADT)存儲(chǔ)器件中。存儲(chǔ)器件101包括控制電路(包括地址譯碼器)2000，控制電路2000連接到多條信號(hào)線，包括命令時(shí)鐘信號(hào)線404、多條命令信號(hào)線402、多條地址信號(hào)線403和多條配置線410。存儲(chǔ)器件101還包括寫數(shù)據(jù)通路2002和讀數(shù)據(jù)通路2003，它們都(通過I/O門控電路2006)連接到數(shù)據(jù)信號(hào)線401a和多個(gè)存儲(chǔ)陣列2001。讀數(shù)據(jù)通路通過讀時(shí)鐘延遲鎖定環(huán)(DLL)連接到讀時(shí)鐘信號(hào)線405a，該時(shí)鐘延遲鎖定環(huán)用于使讀數(shù)據(jù)輸出與讀時(shí)鐘同步。讀數(shù)據(jù)通路還包括串行化器2004，它將從多個(gè)存儲(chǔ)陣列2004中讀出的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并同步于讀時(shí)鐘信號(hào)RCLK將其輸出到數(shù)據(jù)信號(hào)線401a上。
線連的存儲(chǔ)器件DRAM-1 101-DRAM-4 104響應(yīng)配置線411-413的不同狀態(tài)，以便以不同的可選器件讀延遲進(jìn)行操作。圖4顯示如何能使存儲(chǔ)器件101-104在8個(gè)時(shí)鐘周期的器件讀延遲差異范圍上進(jìn)行操作，該范圍從最小器件讀延遲到最小器件讀延遲加上7個(gè)時(shí)鐘周期。在備選實(shí)施例中，存在或多或少的配置線，且允許的器件延遲量有相應(yīng)變化?；蛘撸嬖谂c器件讀延遲無關(guān)的針對(duì)存儲(chǔ)功能的附加配置線。例如，附加配置線可用于啟用或禁用讀時(shí)鐘DLL 2005。
多條配置線410中每一條的狀態(tài)可由存儲(chǔ)控制器400設(shè)定。例如，存儲(chǔ)控制器可包括這樣一個(gè)命令此命令讓存儲(chǔ)模塊301、302的寄存器201、202在多條地址信號(hào)線410上使與在多條地址信號(hào)線403上有效的地址相對(duì)應(yīng)的狀態(tài)有效。因此，存儲(chǔ)控制器400能夠改變存儲(chǔ)器件101-108的器件讀延遲，并因此能夠通過改變配置線411-413的狀態(tài)而改變存儲(chǔ)器件的系統(tǒng)讀延遲。
存儲(chǔ)控制器400用多條配置線410來均衡存儲(chǔ)子系統(tǒng)100的所有存儲(chǔ)器件101-108中的系統(tǒng)讀延遲。參照?qǐng)D5，處理從步驟1001開始，其中，存儲(chǔ)控制器400指示所有存儲(chǔ)器件101-108以其最小器件讀延遲進(jìn)行操作。通過使合適的命令CMD和地址ADDR信號(hào)分別在多條命令信號(hào)線420和多條地址信號(hào)線403上有效，從而設(shè)置配置線GFG0、GFG1、CFG2的特定狀態(tài)，這樣存儲(chǔ)控制器400就可以指示存儲(chǔ)器件以最小器件讀延遲進(jìn)行操作。如圖4所示，配置線GFG0、CFG1、CFG2的狀態(tài)使存儲(chǔ)器件101-108以特定的延遲進(jìn)行操作。因此，本發(fā)明的一個(gè)方面是用相對(duì)數(shù)字來指定各存儲(chǔ)器件的器件讀延遲。這與現(xiàn)有技術(shù)的存儲(chǔ)系統(tǒng)相反，現(xiàn)有技術(shù)的存儲(chǔ)系統(tǒng)將延遲指定為若干實(shí)際時(shí)鐘周期，從而要求存儲(chǔ)控制器知道各存儲(chǔ)器件的最小器件讀延遲。例如，如果器件具有2個(gè)時(shí)鐘周期的最小器件讀延遲，則為了對(duì)存儲(chǔ)器件編程使之以其最小器件讀延遲操作，現(xiàn)有技術(shù)存儲(chǔ)控制器需要知道最小器件讀延遲對(duì)應(yīng)于2個(gè)時(shí)鐘周期，這就需要存儲(chǔ)控制器將延遲值編程設(shè)定為實(shí)際時(shí)鐘周期數(shù)(這種情況下是兩個(gè)時(shí)鐘周期)。然而，在本發(fā)明中，存儲(chǔ)控制器400無需知道各存儲(chǔ)器件101-108的最小器件讀延遲，因?yàn)橐?guī)定讀延遲為距離最小讀延遲的偏移量。
在步驟102，存儲(chǔ)控制器從每個(gè)存儲(chǔ)器件101-108讀取校準(zhǔn)圖案，記下每個(gè)存儲(chǔ)器件101-108的最小操作系統(tǒng)讀延遲。校準(zhǔn)圖案經(jīng)過格式化，允許存儲(chǔ)控制器容易地識(shí)別數(shù)據(jù)何時(shí)第一次到達(dá)存儲(chǔ)控制器。在例示實(shí)施例中，每個(gè)存儲(chǔ)器件101-108每條命令返回8比特?cái)?shù)據(jù)，該數(shù)據(jù)經(jīng)數(shù)據(jù)信號(hào)線401a-401d串行驅(qū)動(dòng)到存儲(chǔ)控制器400。好的校準(zhǔn)圖案允許存儲(chǔ)控制器容易地辨認(rèn)出數(shù)據(jù)第一比特何時(shí)到達(dá)存儲(chǔ)控制器。在例示實(shí)施例中，最佳校準(zhǔn)圖案是這樣一個(gè)字節(jié)其中，到達(dá)存儲(chǔ)控制器的第一比特設(shè)為“1”狀態(tài)而剩余比特設(shè)為不同狀態(tài)。因此(二進(jìn)制)01111111或(二進(jìn)制)10000000將會(huì)是最佳校準(zhǔn)圖案。
在步驟1003，存儲(chǔ)控制器400確定最小操作系統(tǒng)讀延遲集合中的最大值。在步驟1004，對(duì)每個(gè)存儲(chǔ)器件101-108，存儲(chǔ)控制器400計(jì)算等于存儲(chǔ)器件的系統(tǒng)讀延遲與最小操作系統(tǒng)讀延遲集合中最大值之差的偏移量。在步驟1005，存儲(chǔ)控制器400指示存儲(chǔ)器件以增加的器件讀延遲進(jìn)行操作。增加的延遲量等于所述偏移量并且由在存儲(chǔ)器件的多條配置線410上有效的信號(hào)的狀態(tài)來控制。
例如，圖2顯示具有8個(gè)系統(tǒng)讀延遲分別為9、10、6、7、10、8、9和8個(gè)時(shí)鐘周期的存儲(chǔ)器件DRAM-1 101-DRAM-8 108的存儲(chǔ)系統(tǒng)。觀測(cè)到的最大系統(tǒng)讀延遲為10個(gè)時(shí)鐘周期。各存儲(chǔ)器件101-108的偏移量等于觀測(cè)到的最大系統(tǒng)讀延遲(此例中為10個(gè)時(shí)鐘周期)與各存儲(chǔ)器件的系統(tǒng)讀延遲之差。在本示例中，各器件101-108的偏移量分別等于1、0、4、3、0、2、1和2。因此存儲(chǔ)控制器400將以增加的器件讀延遲(一個(gè)時(shí)鐘周期)對(duì)存儲(chǔ)器件101進(jìn)行操作，而以增加的器件讀延遲(0個(gè)時(shí)鐘周期)(即等于最小器件讀延遲)對(duì)存儲(chǔ)器件102進(jìn)行操作。圖3顯示此過程的最終結(jié)果是得到這種存儲(chǔ)系統(tǒng)其中，各存儲(chǔ)器件101-108均具有相等的系統(tǒng)讀延遲。因此，當(dāng)把讀命令發(fā)給存儲(chǔ)器件DRAM-1 101-DRAM-8 108時(shí)，存儲(chǔ)控制器會(huì)在幾乎同一時(shí)刻看到從所有存儲(chǔ)模塊的所有存儲(chǔ)器件來的讀數(shù)據(jù)。
盡管上面已對(duì)本發(fā)明的一些實(shí)施例作了說明和圖示，但本發(fā)明不限于這些具體實(shí)施例，因?yàn)榭梢詫?duì)等效元件作許多修改、變化和替換而又不會(huì)背離本發(fā)明的精神和范圍。因此應(yīng)認(rèn)識(shí)到，本發(fā)明的范圍不受已作說明和圖解的具體結(jié)構(gòu)的細(xì)節(jié)所限制，而只受所附權(quán)利要求范圍限制。
權(quán)利要求
1.一種存儲(chǔ)器件，包括存儲(chǔ)陣列；連接到所述存儲(chǔ)陣列的控制電路；連接到所述控制電路的至少一條配置線；其中，所述控制電路根據(jù)在所述至少一條配置線上有效的信號(hào)的狀態(tài)以選定的器件讀延遲來操作所述存儲(chǔ)器件。
2.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述器件讀延遲集合包括所述存儲(chǔ)器件的最小器件讀延遲。
3.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述控制電路將所述第一多條配置線上有效的信號(hào)的狀態(tài)解釋成一定數(shù)量的時(shí)鐘周期，并以等于所述最小器件讀延遲加所述數(shù)目的時(shí)鐘周期的器件讀延遲來操作所述存儲(chǔ)器件。
4.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述控制電路響應(yīng)外部存儲(chǔ)控制器發(fā)出的命令，向所述存儲(chǔ)控制器輸出作為讀數(shù)據(jù)的校準(zhǔn)圖案。
5.如權(quán)利要求4所述的存儲(chǔ)器件，其特征在于，所述校準(zhǔn)圖案包括至少兩個(gè)具有不同邏輯狀態(tài)的連續(xù)比特。
6.如權(quán)利要求5所述的存儲(chǔ)器件，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制0，而其后所有比特設(shè)為二進(jìn)制1。
7.如權(quán)利要求5所述的存儲(chǔ)器件，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制1，而其后所有比特設(shè)為二進(jìn)制0。
8.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述至少一條配置線包括多條配置線。
9.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述器件讀延遲集合包括N個(gè)器件延遲，其范圍在所述器件最小讀延遲和等于所述器件最小讀延遲加N-1個(gè)時(shí)鐘周期的的時(shí)鐘周期數(shù)之間。
10.如權(quán)利要求9所述的存儲(chǔ)器件，其特征在于，N等于8。
11.如權(quán)利要求1所述的存儲(chǔ)器件，其特征在于還包括附加的配置線，其中，所述附加的配置線具有啟用或禁用所述存儲(chǔ)器件的讀時(shí)鐘延遲鎖定環(huán)的信號(hào)狀態(tài)。
12.一種存儲(chǔ)模塊，包括多個(gè)存儲(chǔ)器件；以及向所述多個(gè)存儲(chǔ)器件提供配置信息的寄存器；其中，每個(gè)所述存儲(chǔ)器件還包括存儲(chǔ)陣列；連接到所述存儲(chǔ)陣列的控制電路；連接到所述寄存器和所述控制電路的至少一條配置線，其中所述控制電路根據(jù)在所述至少一條配置線上有效的信號(hào)的狀態(tài)以選定的器件讀延遲來操作所述存儲(chǔ)器件。
13.如權(quán)利要求12所述的存儲(chǔ)模塊，其特征在于，所述器件讀延遲集合包括所述存儲(chǔ)器件的最小器件讀延遲。
14.如權(quán)利要求12所述的存儲(chǔ)模塊，其特征在于，所述控制電路將所述一條配置線上有效的信號(hào)的狀態(tài)解釋成一定數(shù)目的時(shí)鐘周期，并以等于所述最小器件讀延遲加所述數(shù)目的時(shí)鐘周期的器件讀延遲來操作所述存儲(chǔ)器件。
15.如權(quán)利要求12所述的存儲(chǔ)模塊，其特征在于，所述控制電路響應(yīng)外部存儲(chǔ)控制器發(fā)出的命令，向所述存儲(chǔ)控制器輸出作為讀數(shù)據(jù)的校準(zhǔn)圖案。
16.如權(quán)利要求15所述的存儲(chǔ)模塊，其特征在于，所述校準(zhǔn)圖案包括至少兩個(gè)具有不同邏輯狀態(tài)的連續(xù)比特。
17.如權(quán)利要求16所述的存儲(chǔ)模塊，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制0，而其后所有比特設(shè)為二進(jìn)制1。
18.如權(quán)利要求16所述的存儲(chǔ)模塊，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制1，而其后所有比特設(shè)為二進(jìn)制0。
19.如權(quán)利要求12所述的存儲(chǔ)模塊，其特征在于，所述至少一條配置線包括多條配置線。
20.如權(quán)利要求12所述的存儲(chǔ)模塊，其特征在于，所述器件讀延遲集合包括N個(gè)器件延遲，其范圍在所述器件最小讀延遲和等于所述器件最小讀延遲加N-1個(gè)時(shí)鐘周期的時(shí)鐘周期數(shù)之間。
21.如權(quán)利要求20所述的存儲(chǔ)模塊，其特征在于，N等于8。
22.如權(quán)利要求12所述的存儲(chǔ)模塊，其特征還包括附加的配置線，其中，所述附加的配置線具有啟用或禁用所述存儲(chǔ)器件的讀時(shí)鐘延遲鎖定環(huán)的信號(hào)狀態(tài)。
23.一種操作存儲(chǔ)器件的方法，所述存儲(chǔ)器件具有至少一條配置線，所述方法包括根據(jù)在所述至少一條配置線上有效的信號(hào)的狀態(tài)以選定的器件讀延遲來操作所述存儲(chǔ)器件。
24.如權(quán)利要求23所述的方法，其特征在于，所述器件讀延遲集合包括所述存儲(chǔ)器件的最小器件讀延遲。
25.如權(quán)利要求23所述的方法，其特征在于，所述控制電路將所述至少一條配置線上有效的信號(hào)的狀態(tài)解釋成一定數(shù)量的時(shí)鐘周期，并以等于所述最小器件讀延遲加所述數(shù)目的時(shí)鐘周期的器件讀延遲來操作所述存儲(chǔ)器件。
26.如權(quán)利要求23所述的方法，其特征在于還包括如下步驟響應(yīng)外部存儲(chǔ)控制器發(fā)出的命令，輸出校準(zhǔn)圖案。
27.如權(quán)利要求26所述的方法，其特征在于，所述校準(zhǔn)圖案包括至少兩個(gè)具有不同邏輯狀態(tài)的連續(xù)比特。
28.如權(quán)利要求27所述的方法，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制0，而其后所有比特設(shè)為二進(jìn)制1。
29.如權(quán)利要求27所述的方法，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制1，而其后所有比特設(shè)為二進(jìn)制0。
30.如權(quán)利要求23所述的方法，其特征在于，所述至少一條配置線包括多條配置線。
31.一種計(jì)算機(jī)系統(tǒng)，包括處理器；與所述處理器相連的存儲(chǔ)控制器；與所述存儲(chǔ)控制器相連的至少一個(gè)存儲(chǔ)模塊，每個(gè)所述存儲(chǔ)模塊包括多個(gè)存儲(chǔ)器件；其中，每個(gè)所述存儲(chǔ)器件還包括存儲(chǔ)陣列；與所述存儲(chǔ)陣列相連的控制電路；與所述控制電路相連的至少一條配置線；其中，所述控制電路根據(jù)在所述至少一條配置線上有效的信號(hào)的狀態(tài)以選定的器件讀延遲進(jìn)行操作所述存儲(chǔ)器件。
32.如權(quán)利要求31所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述器件讀延遲集合包括所述存儲(chǔ)器件的最小器件讀延遲。
33.如權(quán)利要求31所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述控制電路將所述至少一條配置線上有效的信號(hào)的狀態(tài)解釋成一定數(shù)目的時(shí)鐘周期，并以等于所述最小器件讀延遲加所述數(shù)目的時(shí)鐘周期的器件讀延遲來操作所述存儲(chǔ)器件。
34.如權(quán)利要求31所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述控制電路響應(yīng)外部存儲(chǔ)控制器發(fā)出的命令，輸出校準(zhǔn)圖案。
35.如權(quán)利要求34所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述校準(zhǔn)圖案包括至少兩個(gè)具有不同邏輯狀態(tài)的連續(xù)比特。
36.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制0，而其后所有比特設(shè)為二進(jìn)制1。
37.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制1，而其后所有比特設(shè)為二進(jìn)制0。
38.如權(quán)利要求31所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述至少一條配置線包括多條配置線。
39.如權(quán)利要求31所述的計(jì)算機(jī)系統(tǒng)，其特征在于，所述器件讀延遲集合包括N個(gè)器件延遲，其范圍在所述器件最小讀延遲和等于所述器件最小讀延遲加N-1個(gè)時(shí)鐘周期的時(shí)鐘周期數(shù)之間。
40.如權(quán)利要求39所述的計(jì)算機(jī)系統(tǒng)，其特征在于，N等于8。
41.一種操作存儲(chǔ)器系統(tǒng)的方法，所述存儲(chǔ)器系統(tǒng)具有多個(gè)存儲(chǔ)器件和一個(gè)存儲(chǔ)控制器，所述方法包括如下步驟響應(yīng)從所述存儲(chǔ)控制器發(fā)出的命令，設(shè)置所述多個(gè)存儲(chǔ)器件中每個(gè)存儲(chǔ)器件，使其以其最小器件讀延遲進(jìn)行操作；在所述存儲(chǔ)控制器處測(cè)量所述多個(gè)存儲(chǔ)器件中每個(gè)存儲(chǔ)器件的系統(tǒng)讀延遲；在所述存儲(chǔ)控制器處確定最大系統(tǒng)讀延遲，所述最大系統(tǒng)讀延遲等于所述多個(gè)系統(tǒng)讀延遲中的最大者；在所述存儲(chǔ)控制器處計(jì)算多個(gè)偏移量，所述多個(gè)偏移量中每個(gè)偏移量與所述多個(gè)存儲(chǔ)器件中相應(yīng)一個(gè)存儲(chǔ)器件相關(guān)，并且等于所述最大系統(tǒng)讀延遲與所述多個(gè)存儲(chǔ)器件中所述相應(yīng)一個(gè)存儲(chǔ)器件的系統(tǒng)讀延遲之差；以及所述存儲(chǔ)控制器設(shè)置所述多個(gè)存儲(chǔ)器件中每個(gè)存儲(chǔ)器件，使其以增加的器件讀延遲進(jìn)行操作，其中，所述增加的器件讀延遲量等于與所述多個(gè)存儲(chǔ)器件之一相關(guān)的偏移量。
42.如權(quán)利要求41所述的方法，其特征在于，所述測(cè)量步驟還包括響應(yīng)來自所述存儲(chǔ)控制器的命令從每個(gè)存儲(chǔ)器件發(fā)送校準(zhǔn)圖案。
43.如權(quán)利要求42所述的方法，其特征在于，所述校準(zhǔn)圖案包括至少兩個(gè)具有不同邏輯狀態(tài)的連續(xù)比特。
44.如權(quán)利要求43所述的方法，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制0，而其后所有比特設(shè)為二進(jìn)制1。
45.如權(quán)利要求44所述的方法，其特征在于，所述校準(zhǔn)圖案的第一比特設(shè)為二進(jìn)制1，而其后所有比特設(shè)為二進(jìn)制0。
全文摘要
在高速存儲(chǔ)子系統(tǒng)中，各存儲(chǔ)器件的最小器件讀延遲差以及各存儲(chǔ)器件和存儲(chǔ)控制器之間的信號(hào)傳播時(shí)間差可能導(dǎo)致范圍很寬的系統(tǒng)讀延遲。本發(fā)明通過比較各器件的系統(tǒng)讀延遲差，然后以使每個(gè)器件表現(xiàn)出相同系統(tǒng)讀延遲的器件系統(tǒng)讀延遲來操作各存儲(chǔ)器件，從而使高速存儲(chǔ)系統(tǒng)中每個(gè)存儲(chǔ)器件的系統(tǒng)讀延遲得到均衡。
文檔編號(hào)G11C11/407GK1507629SQ02809648
公開日2004年6月23日 申請(qǐng)日期2002年3月12日 優(yōu)先權(quán)日2001年3月13日
發(fā)明者J·W·楊岑, B·基施, K·J·賴安, T·A·曼寧, B·約翰遜, J W 楊岑, 慚, 曼寧, 賴安 申請(qǐng)人:微米技術(shù)有限公司