專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置、特別是涉及信號的延遲對策。
具體的說，這些公報公布了如

圖11(b)所示那樣的在N阱101的兩側配置P阱102a及102b將N阱101夾持在中間的設計。在該設計中，6個晶體管(MN0、MN1、MN2、MN3、MP0、MP1)配置的對存儲單元的中心點P100略成點對稱。
在圖11(a)及(b)所示的存儲單元1000的設計中，位線BL及/BL分別配置在P阱102a及P阱102b上。由NMOS形成的驅動晶體管MNO及MN1如上述那樣設計的對存儲單元的中心點P100略成點對稱、分別配置在P阱102a及102b上。由NMOS形成的存取晶體管MN2及MN3也一樣設計的如所述那樣對中心點P100略成點對稱、分別配置在P阱102a及102b上。還有，由PMOS形成的負載晶體管MP0及MP1也設計的對存儲單元的中心點P100略成點對稱、共同配置在N阱101上。負載晶體管MP0及MP1沿位線延長方向平行的2列并列，與這相當?shù)腜MOS區(qū)域寬度(N阱101的寬度)變寬。
圖12(a)是模式性示出將圖11所示的存儲單元1000矩陣狀配置的SRAM裝置的結構的俯視圖，圖12(b)是沿圖12(a)所示的X-X線設置的位線的剖面圖。
圖13(a)是模式性示出的將高長寬比的存儲單元(縱向單元)矩陣狀配置的SRAM裝置的結構的俯視圖，圖13(b)是沿圖13(a)所示的Y-Y線設置的位線的剖面圖。
假定所述圖12(a)及13(a)所示的各自的存儲單元是在完全相同的設計標準下制作的，與用圖13(a)所示的縱向單元的SRAM裝置相比由存儲單元1000組成的SRAM裝置的位線延長方向(列方向)的寬度減少。就是說，像從圖12(a)和圖13(a)的比較中明白的那樣，與用圖13(a)所示的縱向單元的SRAM裝置相比，在由圖12(a)所示的存儲單元1000組成的SRAM裝置中位線的長度能夠變短。實際上，在由圖12(a)所示的存儲單元1000組成的SRAM裝置中、位線的長度成為用圖13(a)所示的縱向單元的SRAM裝置的位線長度的約1/3。
但是，在上述現(xiàn)有的方法中，不能改變直到連接晶體管和位線的延伸部的接點插頭的長度。因此，對于減少位線全體的布線電容不太有效。就是說，對于減少位線的延遲不太有效。以下，具體說明這件事。
一般，貫通一個布線層的接點插頭的長度是1300nm，貫通三個布線層的接點插頭的長度合計為3900nm。在采用圖13(a)所示的縱向型單元的SRAM裝置中，每2個存儲單元的位線延長部的長度(存儲單元的列方向寬度)約為1700nm。在一條位線中，每2個存儲單元具備一個接點插頭的情況下，每2個存儲單元的位線延長部的長度和接點插頭的長度合計為5600nm(＝1700nm+3900nm)。
采用圖12(a)所示的存儲單元1000將位線的長度縮短為1/3的話，位線長度和接點插頭長度合計為4460nm。就是說，因為接點插頭的長度沒有變化，位線延長部的長度和接點插頭的長度合計僅縮短了20％。就是說，位線全體的布線電容僅變小20％程度。
本發(fā)明就是為解決所示課題而提出的，其目的是為了減少在半導體存儲裝置中信號的延遲。
本發(fā)明的半導體存儲裝置具備襯底、在所述襯底的主面上呈矩陣狀配置的多個存儲單元、配置在各列上為檢測配置在列方向上的多個存儲單元數(shù)據(jù)的讀出放大器、形成在所述襯底上的多個布線層、在一列上與配置在一列上的多個存儲單元連接的多個數(shù)據(jù)線，所述多個數(shù)據(jù)線經相互不同的路徑與共通的所述讀出放大器連接，從所述讀出放大器一側的端部到所述讀出放大器的路徑長度越長的數(shù)據(jù)線被用更上層的布線層設置。
如采用本發(fā)明，連接在一個數(shù)據(jù)線上的存儲單元數(shù)減少。因此，連接各存儲單元和一個數(shù)據(jù)線的接點插頭的數(shù)目減少。因此，包含接點插頭的一個數(shù)據(jù)線的總布線電容減少。因為布線電容與在該布線中的信號延遲成正比，因此減少包含接點插頭的一個數(shù)據(jù)線的總布線電容、能夠減少在一個數(shù)據(jù)線上的信號延遲。
所述多個數(shù)據(jù)線具有各自的與配置在一列上的多個存儲單元連接的接點插頭，包含所述接點插頭的各數(shù)據(jù)線的總布線電容的構成最好是相互幾乎相等。
由此，能夠抑制在各數(shù)據(jù)線的信號延遲時間的偏差。
在用所述多個數(shù)據(jù)線中的上下鄰接的布線層設置的2個數(shù)據(jù)線中，設置在上側布線層上的部分最好從設置在下側布線層部分的正上方偏離設置。
由此，在用上下鄰接的布線層設置的2個數(shù)據(jù)線中，能夠加大設置在上側布線層的部分和設置在下側布線層的部分間的距離，能夠減少產生在設置在上側布線層上的部分和設置在下側布線層上的部分間的耦合電容。
所述多個存儲單元具備存儲單元晶體管，存儲單元的結構最好是越是與從所述讀出放大器側的端部到所述讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元越是有大的單元電流流經所述存儲單元晶體管。
從讀出放大器一側的端部到讀出放大器的路徑長度越長的數(shù)據(jù)線信號的延遲越大。因此，越是與從讀出放大器側的端部到讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元越是有更大的單元電流流經存儲單元晶體管、使存儲單元具備高的驅動力，這樣能夠補償信號的延遲。由此，能夠使在各數(shù)據(jù)線的信號的延遲均一化。
在所述的存儲單元晶體管中，其結構也可以是越是與從所述讀出放大器一側的端部到讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元具備的存儲單元晶體管，其溝道寬度越大。
在所述的存儲單元晶體管中，其結構也可以是越是與從所述讀出放大器一側的端部到讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元具備的存儲單元晶體管，其溝道長度越短在所述的存儲單元晶體管中，其構成也可以是越是與從所述讀出放大器一側的端部到讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元具備的存儲單元晶體管，其閾值電壓越低。
在所述多個數(shù)據(jù)線中的至少一個路徑上也可以設置放大器。
所述多個數(shù)據(jù)線也可以通過各自的列開關與所述的讀出放大器連接。
本發(fā)明的別的半導體存儲裝置具備襯底、在所述襯底的主面上矩陣狀配置的多個存儲單元、各列配置為檢測在列方向上配置的多個存儲單元數(shù)據(jù)的讀出放大器、在一列中與配置在一列上的多個存儲單元連接的數(shù)據(jù)線；所述多個存儲單元具有存儲單元晶體管，所述多個存儲單元中，與到所述讀出放大器的路徑長度越長的存儲單元越是有更大的單元電流流過所述存儲單元晶體管。
在數(shù)據(jù)線中，從讀出放大器一側的端部到讀出放大器的路徑長度越長，信號的延遲越大。因此，連接數(shù)據(jù)線的存儲單元中，與從讀出放大器側的端部到讀出放大器的路徑長度越遠的存儲單元越是有更大的單元電流流經存儲單元晶體管、使存儲單元具備高的驅動力，這樣能夠補償信號的延遲。由此，能夠使連接1根位線的從各存儲單元到讀出放大器的信號的延遲均一化。
在所述存儲單元晶體管中，到所述讀出放大器的路徑長度越長的存儲單元具備的晶體管的溝道寬度越大。
在所述存儲單元晶體管中，到所述讀出放大器的路徑長度越長的存儲單元具備的晶體管的溝道長度越短。
在所述存儲單元晶體管中，到所述讀出放大器的路徑長度越長的存儲單元具備的晶體管的閾值電壓越低。
圖2示出設在實施方式1的SRAM裝置上的位線結構的模式圖。
圖3(a)示出在現(xiàn)有的SRAM裝置中的位線的結構，圖3(b)示出在實施方式1的SRAM裝置中的位線的結構。
圖4是實施方式1的位線的布線電容說明圖。
圖5示出實施方式1的SRAM裝置的結構的模式圖。
圖6示出實施方式1的SRAM裝置具備的存儲單元的俯視圖。
圖7示出設在實施方式1的SRAM裝置上的位線結構的模式圖。
圖8示出設在實施方式2的SRAM裝置上的位線結構的剖面圖。
圖9是實施方式2的位線布線電容的說明圖。
圖10示出因實施方式1及2減少位線延遲及電力消耗的減低效果圖。
圖11(a)示出現(xiàn)有的SRAM裝置具備的存儲單元的電路圖，圖11(b)示出該存儲單元設計的模式性的俯視圖。
圖12(a)是模式性示出將圖11所示的存儲單元矩陣狀配置的SRAM裝置的結構的俯視圖，圖12(b)是沿圖12(a)所示的X-X線設置的位線的剖面圖。
圖13(a)是模式性示出將高長寬比的存儲單元(縱向單元)矩陣狀配置的SRAM裝置的結構的俯視圖，圖13(b)是沿圖13(a)所示的Y-Y線設置的位線的剖面圖。
符號說明10-存儲單元群，10A、10B-區(qū)域，11-列開關，12-讀出放大器，13-I/O電路，14、14d-接點插頭，15-硅襯底，16、16A、16B、16D、16E、17、17D、17E、18D、18E、19-延伸部，50a、50b-存儲單元，70-放大器，100、1000-存儲單元。
(實施方式1)圖1(a)示出本實施方式SRAM裝置100的結構模式圖，圖1(b)示出在SRAM裝置100中多個存儲單元一列配置的存儲單元群10的位線結構的俯視圖及剖面圖。
如圖1(a)所示，本實施方式的SRAM裝置100具備呈矩陣狀配置的多個存儲單元，與字線(未圖示)相互連接、通過字線進行行尋址的字線驅動器，與各位線對(未圖示)相互交接信號的讀出放大器及I/O電路和控制字線驅動器及I/O電路的控制電路。
如圖1(b)的俯視圖所示，在多個存儲單元一列配置的存儲單元群10上設有位線對(BLUn、/BLUn)及位線對(BLDn、/BLDn)兩個位線對。在各自的位線對中，位線相互間各自以一定的間隔相互平行配置，都與列開關11連接。列開關11與讀出放大器12連接，進一步讀出放大器12與I/O電路13連接。
其次，參照圖1(b)的剖面圖說明位線BLUn及BLDn的結構。如圖1(b)的剖面圖所示，位線BLUn具有沿存儲單元群10列方向延伸的延伸部16A及16B和與形成在硅襯底15上的與各存儲單元的存取晶體管(未圖示)連接的接點插頭14。位線BLDn具有沿存儲單元群10列方向延伸的延伸部17和與形成在硅襯底15上的各存儲單元的存取晶體管(未圖示)連接的接點插頭14。還有，位線/BLUn及/BLDn也具有分別與位線BLUn及BLDn完全相同的結構。
位線對(BLUn、/BLUn)與包含在存儲單元群10內的區(qū)域10A的各存儲單元連接，位線對(BLDn、/BLDn)與包含在存儲單元群10內的區(qū)域10B內的各存儲單元連接。就是說，將位置在同一列的存儲單元群10分割成2個區(qū)域10A及10B，成為在各自的區(qū)域內設置位線對的結構。
位線對(BLUn、/BLUn)的延伸部16A設置在區(qū)域10A區(qū)域中、與區(qū)域10B的各存儲單元連接的位線對(BLDn、/BLDn)的延伸部17在同一布線層上。另一方面，在區(qū)域10B中，位線對(BLUn、/BLUn)的延伸部16B設置在與區(qū)域10B的各存儲單元連接的位線對(BLDn、/BLDn)的上層的布線層上，通過接點插頭14d與位線對(BLUn、/BLUn)的延伸部16A連接。
此外，如圖1(b)的俯視圖所示，在本實施方式中位線BLUn的延伸部16B與位線BLDn的延伸部17相互平行，而且，設置在延伸部17的正上方偏離的位置上。就是說，延伸部16B是從延伸部17的正上方偏移設置的。位線/BLUn的延伸部16B也同樣的設置。由此，延伸部16B和延伸部17間的距離能夠變大，能夠減少產生在延伸部16B和延伸部17間的耦合電容。特別是象本實施方式那樣，在延伸部16B從延伸部17的正上方偏移位線對間的一半距離的情況下，因為延伸部16B和延伸部17間的距離成為了最大，這種情況最好。
如圖2所示，位線對(BLUn、/BLUn)和位線對(BLDn、/BLDn)分別與列開關11連接。列開關11具備開關G0、開關G1、開關G2、開關G3。位線BLDn連接在開關G0上，位線/BLDn連接在開關G1上，位線BLUn連接在開關G2上，位線/BLUn連接在開關G3上。這樣，由控制列開關11(就是說，使設置在列開關上的開關G0～G3開/關)，能夠選擇與被選擇的存儲單元連接的位線對是位線對(BLUn、/BLUn)及位線對(BLDn、/BLDn)中的任何一個。
此外，在一列配置的存儲單元群10中，不是同時將2個存儲單元的字線尋址。因此，位線對(BLUn、/BLUn)及位線對(BLDn、/BLDn)不是同時被尋址。就是說，任何一方的布線電容(布線電容大的一方)影響位線延遲。
圖3(a)示出現(xiàn)有的SRAM裝置中的位線結構、圖3(b)示出本實施方式的SRAM裝置中的位線結構。
將圖3(a)圖3(b)進行比較時，可以看到在本實施方式中一個位線具備的接點插頭數(shù)減少到現(xiàn)有的一半。就是說，采用本實施方式一個位線具備的接點插頭數(shù)能夠減少一半。由此，能夠減少一個位線的布線電容。此外，在本實施方式中，一個位線具備的接點插頭數(shù)是現(xiàn)有的一半，但是并不必須是一半。就是說，也可以將現(xiàn)在一個位線具備的接點插頭分開成為2個位線具備的結構。由此，也能夠減少一個位線的布線電容。
特別是，在使用低長寬比的橫向單元的SRAM裝置情況下，由于與用縱向單元的SRAM裝置相比接點插頭的密度變成了3倍，像本實施方式那樣，由減少一個位線的布線電容來減少位線的延遲是極有效的。用圖4所示的模型能夠定量的表示本實施方式中每一個位線的布線電容對現(xiàn)有的每一個位線的布線電容的減少效果。
以下，參照圖4說明本實施方式的位線BLUn的布線電容。圖4是位線布線電容的說明圖。
如圖4所示，在存儲單元群10中，在區(qū)域10A上設有N/2個接點插頭14，各接點插頭14與位線BLUn的延伸部16A連接。還有，在存儲單元群10中、在區(qū)域10B上設有N/2個接點插頭14，各接點插頭14與位線BLDn的延伸部17連接。還有，每2個存儲單元設置一個接點插頭14。
在這里，以每一個接點插頭(每2個存儲單元)的延伸部16A及17的布線電容為基準(布線電容1)，將每2個存儲單元的延伸部16B的布線電容設為K、將接點插頭14的布線電容設為M時，位線BLUn的布線電容CBLUn以下式1表示。此外，因為接點插頭14d的布線電容小到可以忽視的程度，將其省略。
CBLUn＝(1+K+M)×N/2(式1)另一方面，設在現(xiàn)有的SRAM裝置上的位線的布線電容CBL用以下的式2表示。
CBL＝(1+M)×N (式2)由此，本實施方式的每一個位線的布線電容對現(xiàn)有的每一個位線的布線電容的電容減少比CBLUn/CBL，能夠用以下的式3表示。
CBLn/CBL＝(1+K+M)×N/(1+M)×2N (式3)此外，位線BLDn的布線電容成為(1+M)×N/2，比位線BLUn的布線電容還小。因此，本實施方式的每個位線的布線電容的減少效果依存于位線BLUn。
其次，圖10(a)示出本實施方式的布線電容減少效果。但是，這時，是假定K＝0.7、以M為參數(shù)計算電容減少比的。此外，在圖中假定電容減少比和位線延遲比完全相同。
如圖10(a)所示，在近于設計標準為0.15μm情況的值M＝1.5～2的范圍內，電容減少比是64％～62％。因此，在現(xiàn)在的位線延遲是lnsec的情況下，能夠期待各自縮短到0.64～0.62nsec。還有，如圖10(b)所示，與位線布線電容的減少成正比，電力消耗也能夠削減。
此外，在本實施方式中，如圖1(b)所示，因為是顯示SRAM裝置的情況數(shù)據(jù)線是用位線對構成的，但并不僅限于此。例如，在ROM裝置的情況下，基本的數(shù)據(jù)線由單線的位線構成。特別是，由于ROM裝置的集成度大，在單位位線長上的接點插頭數(shù)是SRAM裝置的數(shù)倍。因此，將本實施方式適用于ROM裝置時，能夠得到非常大的位線布線電容的減少效果。
特別是，在高速工作環(huán)境下使用的半導體存儲裝置最好盡量減少在各位線上的位線延遲的偏差。因此，以下舉例說明均一化位線延遲的方法。
(方法1)將本實施方式的位線BLUn和BLDn比較時，可以看到位線BLUn的布線電容僅僅比位線BLDn的布線電容大出延伸部16B的布線電容那一部分。因此，在本方法中，由調節(jié)位線BLUn及位線BLDn具備的接點插頭的數(shù)目、能夠使布線電容完全相等。
設位線BLUn具備的接點插頭數(shù)為N1、位線BLDn具備的接點插頭數(shù)為N2。使位線BLUn的布線電容CBLUn和位線BLDn的布線電容CBLDn相等的接點插頭數(shù)的比，能由下式求出。
CBLUn＝CBLDn(1+M)×N1+K×N2＝(1+M)×N2N2/N1＝(1+M)/(1+M-K)(式4)因此構成位線時最好使N1和N2滿足所述式4所示的比。例如，在所述式4中，設K＝0.7、M＝1.5時，N2/N1＝1.39。這時，如果N1和N2按所述比那樣構成位線，位線延遲能夠減少到58％。
(方法2)在本實施方式中，位線BLUn的布線電容也是比位線BLDn的布線電容僅僅大延伸部16B的布線電容那一部分。這里，在本方法中，在本實施方式的結構中，流經與位線BLUn連接的存儲單元的單元電流大。
具體的說，如圖5及圖6所示，可以舉出在與位線BLUn連接的存儲單元50a(就是說，包含在存儲單元群10中的區(qū)域10A內的各存儲單元)中，使晶體管MN0及MN1的溝道寬度W變大的方法及使晶體管MN0及MN1的溝道長度L變短的方法。
使與位線BLUn連接的存儲單元50a的晶體管MN0及MN1的溝道寬度W變大的方法，具體的如圖5及圖6所示那樣，將與位線BLUn連接的存儲單元50a的溝道寬度W設為Wa、將與位線BLDn連接的存儲單元50b的溝道寬度W設為Wb時，使它的結構成為Wa＞Wb。
在這種情況下，有必要增大存儲單元的面積。在需要增大存儲單元面積的情況下，SRAM裝置全體變大，就產生存儲單元的漏電流總和變大的不良情況。
但是，在本方法中，因為僅僅是使存儲單元50a的晶體管MN0和MN1的溝道寬度增大，能夠在最大限度的緩和所述不良情況的同時實現(xiàn)位線延遲的均一化。
還有，使與位線BLUn連接的存儲單元50a的晶體管MN0及MN1的溝道長度L縮短的方法，具體的如圖5及圖6所示，設與位線BLUn連接的存儲單元50a的溝道長度L為La、設與位線BLDn連接的存儲單元50b的溝道長度L為Lb，它的結構是使La＜Lb。
此外，不僅僅局限于縮短存儲單元50a的晶體管MN0及MN1的溝道長度L的方法，如果是使晶體管MN0、MN1、MN2及MN3的閾值電壓減小的結構(例如、使柵絕緣膜的膜厚變薄、增大溝道區(qū)域的摻雜量等)，因為有大的單元電流流過，同樣的能夠實現(xiàn)位線延遲的均一化。
還有，本方法也適用于位線不與位線BLUn和位線BLDn的分割的結構。具體就是，連接了1根位線的存儲單元中，在距離讀出放大器遠的存儲單元晶體管和距離讀出放大器近的存儲單元晶體管之間，進行距離讀出放大器越遠的存儲單元流經的單元電流越大的溝道寬度W、溝道長度L及閾值電壓的調節(jié)，由此，能夠使連接1根位線的從各存儲單元到讀出放大器的信號的延遲均一化。
(方法3)如圖7(a)所示，位線BLUn的延伸部16A也可以采用通過放大器70與位線BLUn的延伸部16B連接的結構，同樣能夠實現(xiàn)位線延遲的均一化。例如，放大器70可以舉出像圖7(b)所示那樣、由2個MOS晶體管組成的放大器。
(實施方式2)本實施方式的SRAM裝置在圖1(a)所示的存儲單元群10上設置位線對(BL1、/BL1)、(BL2、/BL2)、(BL3、/BL3)、(BL4、/BL4)4個位線對這一點上與所述實施方式1的SRAM裝置100不同。各自的位線對，位線相互間各自相互以一定的間隔平行配置，都與列開關11連接。
圖8示出設在本實施方式的存儲單元群10上的位線結構的剖面圖。
如圖8所示，在本實施方式的SRAM裝置中，在存儲單元群10上位線被分割為4、設有位線BL1、BL2、BL3及BL4。位線BL1具有沿存儲單元群10的列方向延伸的延伸部16D及16E和與形成在Si襯底15上的各存儲單元的存取晶體管(未圖示)連接的接點插頭14。同樣的，位線BL2具有延伸部17D及17E和接點插頭14，位線BL3具有延伸部18D及18E和接點插頭14。還有，位線BL4具有延伸部19及接點插頭14。
如圖8所示，這些位線中，越是具有遠離列開關11配置的接點插頭的位線，越是用上層的布線層與列開關11連接。此外，位線/BL1、/BL2、/BL3及/BL4 4個位線也分別具有與位線BL1、BL2、BL3及BL4完全相同的剖面結構。
此外，在本實施方式中，延伸部18E設置在從延伸部19的正上方向行方向偏離的位置上。就是說，延伸部18E的設置從延伸部19的正上方偏移。同樣的延伸部17E的設置也從延伸部18E的正上方偏移，延伸部16E的設置也從延伸部17E的正上方偏移。就是說，從存儲單元的上面看時，延伸部16E、17E、18E及19相互以一定的間隔平行配置。
這樣，使延伸部16E和延伸部17E間的間隔、延伸部17E和延伸部18E間的間隔、延伸部18E和延伸部19間的間隔變大。因此，能夠減少在延伸部16E和延伸部17E之間、延伸部17E和延伸部18E之間、延伸部18E和延伸部19之間產生的耦合電容。
在本實施方式中，一個位線具備的接點插頭數(shù)比在圖3(a)的現(xiàn)有的SRAM裝置中的位線減少1/4。就是說，采用本實施方式一個位線具備的接點插頭的數(shù)目能夠減少1/4。由此，能夠減少一個位線的布線電容。此外，在本實施方式中，雖然一個位線具備的接點插頭數(shù)是現(xiàn)有的1/4，但并不是必須是1/4。就是說，也可以將設在現(xiàn)有的一個位線上的接點插頭分成4個位線設置的結構。由此，能夠減少一個位線的布線電容。
以下，參照圖9說明本實施方式的位線的布線電容。
如圖9所示，位線BL1～BL4各自具有N/4個接點插頭14。還有，每2個存儲單元設置一個接點插頭14。
這里，將每一個接點插頭(每2個存儲單元)的延伸部16D、17D、18D及19的布線電容作為基準(布線電容1)，將每2個存儲單元延伸部16E、17E及18E的布線電容設為K、將接點插頭14的布線電容設為M，位線BL1的布線電容用以下的式5表示。此外，由于接點插頭14d的布線電容小到可以忽視的程度，將其省略。
CBL1＝(1+M)×N/4+K×3N/4 (式5)另一方面，設在現(xiàn)有的SRAM裝置上的布線電容用以下的式2表示。
CBL＝(1+M)×N (式2)由此，本實施方式的每一個位線布線電容對現(xiàn)有的每一個位線的布線電容的電容減少比CBL1/CBL能夠用以下的式6表示。
CBL1/CBL＝(1+M)×N+3KN/(1+M)×4N (式6)此外，位線BL2～BL4的布線電容必然變的比位線BL1的布線電容小。因此，本實施方式的每一位線的布線電容的減少效果依賴于位線BL1。
其次，圖10(a)示出本實施方式布線電容的減少效果。但是，這時，是假定K＝0.7，以M作參數(shù)計算電容減少比的變化。此外，在圖中假定電容減少比和位線延遲比完全相同。
如圖10(a)所示，在與設計標準0.15μm情況的值相近的M＝1.5～2的范圍內，電容減少比是46％～43％。因此，在現(xiàn)在的位線延遲是lnsec的情況下，能夠期待縮短0.46～0.43nsec。還有，如圖10(b)所示，減少位線布線電容也能得到與它成比例的削減電力消耗的顯著效果。
在本實施方式中，為了進一步減少位線延遲，也能適用所述實施方式1的方法1～3。
具體的說，在本實施方式中，位線BL1～BL4中，就位線BL1～BL3和BL4的布線電容進行比較時，位線BL1～BL3的布線電容比位線BL4僅僅大延伸部16E、17E及18E的布線電容那一部分。這樣，與所述實施方式1的方法1相同，由調節(jié)各位線的接點插頭數(shù)、使得位線BL1～BL4的布線電容幾乎相等，就能夠更正各位線布線電容的偏差。由此，能夠進一步減少位線的布線電容，能夠實現(xiàn)位線延遲的均一化。
還有，如所述實施方式1的方法2所示，位線BL1～BL3的布線電容比位線BL4僅僅大延伸部16E、17E及18E的布線電容那一部分。因此，在本實施方式的結構中，也可以采用使與位線BL1～BL3連接的存儲單元流入大的單元電流的結構。特別是，在本實施方式的結構中，從位線BL3向BL1的布線電容變大。因此，單元電流最好是從與位線BL3連接的存儲單元向與位線BL1連接的存儲單元階梯性增大那樣的結構。
進一步，如所述實施方式1的方法3所示，采用將位線BL1～BL3的延伸部16D、17D及18D通過放大器與位線BL1～BL3的延伸部16E、17E及18E連接的結構也能夠實現(xiàn)位線延遲的均一化。
通過所述實施方式1及2說明了SRAM裝置的位線結構，本發(fā)明不僅僅限定于此，也能夠適用于SRAM裝置以外的半導體存儲裝置(例如，高集成屏蔽ROM等)。此外，通過所述的實施方式1及2，因為是顯示SRAM裝置的情況，數(shù)據(jù)線是用位線對構成的，但不是僅限定于此。例如，在ROM裝置的情況下，基本的數(shù)據(jù)線用單線的位線構成。
(發(fā)明的效果)采用本發(fā)明能夠減少位線延遲。
權利要求
1.一種半導體存儲裝置，其特征在于它具備襯底、在所述襯底的主面上矩陣狀配置的多個存儲單元、各列配置、為檢測在列方向上配置的多個存儲單元數(shù)據(jù)的讀出放大器、形成在所述襯底上的多個布線層、在一列中與配置在一列上的多個存儲單元連接的多個數(shù)據(jù)線；所述多個數(shù)據(jù)線用相互不同的路徑與共通的所述讀出放大器連接，從所述讀出放大器側的端部到所述讀出放大器的路徑長越長的數(shù)據(jù)線，采用設置更上層的布線層。
2.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于所述多個數(shù)據(jù)線分別具有與配置在一列上的多個存儲單元連接的接點插頭，數(shù)據(jù)線的結構是使包含所述接點插頭的各數(shù)據(jù)線的總布線電容相互間幾乎相等。
3.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于在所述多個數(shù)據(jù)線中，使用上下鄰接的布線層設置的2個數(shù)據(jù)線中，設置在上側布線層的部分從設置在下側布線層部分的正上方位置偏移設置。
4.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于所述多個存儲單元具備存儲單元晶體管，其結構的特征是越是與從所述讀出放大器側的端部到所述讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元越是有更大的單元電流流過所述存儲單元晶體管。
5.根據(jù)權利要求4所述的半導體存儲裝置，其特征在于在所述存儲單元晶體管中，越是與從所述讀出放大器側的端部到所述讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元具備的晶體管的溝道寬度越大。
6.根據(jù)權利要求4所述的半導體存儲裝置，其特征在于在所述存儲單元晶體管中，越是與從所述讀出放大器側的端部到所述讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元具備的晶體管的溝道長度越短。
7.根據(jù)權利要求4所述的半導體存儲裝置，其特征在于在所述存儲單元晶體管中，越是與從所述讀出放大器側的端部到所述讀出放大器的路徑長度長的數(shù)據(jù)線連接的存儲單元具備的晶體管的閾值電壓越低。
8.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于在所述多個數(shù)據(jù)線中的至少一個路徑上設置有放大器。
9.根據(jù)權利要求1至8中任一權利要求所述的半導體存儲裝置，其特征在于所述多個數(shù)據(jù)線通過各自的列開關與所述讀出放大器連接。
10.一種半導體存儲裝置，其特征在于它具備襯底、在所述襯底的主面上矩陣狀配置的多個存儲單元、各列配置、為檢測在列方向上配置的多個存儲單元數(shù)據(jù)的讀出放大器、在一列中與配置在一列上的多個存儲單元連接的數(shù)據(jù)線；所述多個存儲單元具有存儲單元晶體管，所述多個存儲單元中，與到所述讀出放大器的路徑長度越長的存儲單元越是有更大的單元電流流過所述存儲單元晶體管。
11.根據(jù)權利要求10所述的半導體存儲裝置，其特征在于在所述存儲單元晶體管中，到所述讀出放大器的路徑長度越長的存儲單元具備的晶體管的溝道寬度越大。
12.根據(jù)權利要求10所述的半導體存儲裝置，其特征在于在所述存儲單元晶體管中，到所述讀出放大器的路徑長度越長的存儲單元具備的晶體管的溝道長度越短。
13.根據(jù)權利要求10所述的半導體存儲裝置，其特征在于在所述存儲單元晶體管中，到所述讀出放大器的路徑長度越長的存儲單元具備的晶體管的閾值電壓越低。
全文摘要
本發(fā)明提供一種能夠減少半導體存儲裝置中信號延遲的半導體存儲裝置。該半導體存儲裝置的結構如圖1(b)的剖面圖所示，位線BLUn具有沿存儲單元群10向列方向延伸的延伸部16A及16B和與形成在Si襯底15上的各存儲單元的存取晶體管(未圖示)連接的接點插頭14。位線BLDn具有沿存儲單元群10向列方向延伸的延伸部17和與形成在Si襯底15上的各存儲單元的存取晶體管(未圖示)連接的接點插頭14。還有，位線/BLUn及/BLDn也分別具有與位線BLUn及BLDn完全相同的結構。
文檔編號G11C7/00GK1395251SQ0214026
公開日2003年2月5日 申請日期2002年7月2日 優(yōu)先權日2001年7月2日
發(fā)明者山內寬行 申請人:松下電器產業(yè)株式會社