專利名稱：半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法以及半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置，特別涉及即使相鄰存儲(chǔ)單元間隔窄小也可以降低由于電容耦合而產(chǎn)生的數(shù)據(jù)紊亂的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，以及非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
能夠?qū)⑼ㄟ^(guò)隧道型絕緣膜，利用隧道電流由溝道注入至電荷蓄積層處的電荷作為數(shù)字比特(二進(jìn)位數(shù))型信息實(shí)施存儲(chǔ)，測(cè)定與該電荷量相對(duì)應(yīng)的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的電導(dǎo)變化，進(jìn)而對(duì)信息實(shí)施讀出的非易失性半導(dǎo)體存儲(chǔ)裝置已經(jīng)問(wèn)世。然而隨著存儲(chǔ)單元的高度集成化，在先技術(shù)中非易失性半導(dǎo)體存儲(chǔ)裝置的構(gòu)成和寫(xiě)入方式，會(huì)使得存儲(chǔ)單元電荷蓄積層間的電容耦合增大，進(jìn)而存在有按寫(xiě)入順序相鄰的存儲(chǔ)單元中的數(shù)據(jù)可能會(huì)出現(xiàn)紊亂的問(wèn)題。下面首先參考圖37至圖43，對(duì)在先技術(shù)例存在的問(wèn)題進(jìn)行說(shuō)明。
圖38A、圖38B表示在先技術(shù)中的一種與非型(NAND型)或與型(AND型)電可擦可編程只讀存儲(chǔ)器(EEPROM)的單元塊的電路圖。
在圖38A、圖38B中，參考標(biāo)號(hào)M0～M15和M0’～M15’表示存儲(chǔ)單元，參考標(biāo)號(hào)49和49’表示由例如與非型(NAND型)塊和與型(AND型)塊形成的一個(gè)存儲(chǔ)單元塊。一個(gè)存儲(chǔ)單元塊49、49’與若干條數(shù)據(jù)選擇線(WL0-WL15)相連接。而且，存儲(chǔ)單元塊49還與存儲(chǔ)單元塊選擇線SSL、GSL相連接，參考標(biāo)號(hào)BL1、BL2表示的是數(shù)據(jù)傳送線，它們按照與圖中未示出的與數(shù)據(jù)選擇線相互正交的方向配置。存儲(chǔ)單元塊49之內(nèi)的各存儲(chǔ)單元，形成在數(shù)據(jù)傳送線和數(shù)據(jù)選擇線的交叉點(diǎn)處，并且可以獨(dú)立地對(duì)數(shù)據(jù)實(shí)施保持和取出。在這兒，存儲(chǔ)單元例如為作為具有電荷蓄積層的、并且用該電荷蓄積層中的電荷量表示數(shù)據(jù)的晶體管。這些存儲(chǔ)單元塊49可以形成多個(gè)沿?cái)?shù)據(jù)傳送線方向和數(shù)據(jù)選擇線方向形成的存儲(chǔ)單元陣列1。
圖39示出了包含有讀出放大電路的、在先技術(shù)實(shí)例的一個(gè)存儲(chǔ)單元陣列1，以及讀出放大器46的平面布置實(shí)例。在圖39中為了容易理解圖，省略了數(shù)據(jù)選擇線WL0-WL15和塊選擇線SSL、GSL。
在圖39中，參考標(biāo)號(hào)BL1x、BL2x(x＝a、b、c……k)表示的是數(shù)據(jù)傳送線，它們分別與如圖38所示的存儲(chǔ)單元塊49、49’相連接，并且通過(guò)晶體管Q1x、Q2x與一個(gè)讀出放大器x相連接。附注的字母a、b、c……k是為了簡(jiǎn)單表示若干列存儲(chǔ)單元平面布置所使用的下標(biāo)(index)，下標(biāo)的總數(shù)也可以為多個(gè)。換句話說(shuō)就是，對(duì)于讀出放大器而言，由于需要設(shè)置有比存儲(chǔ)單元1大的晶體管，所以一個(gè)讀出放大器46將由若干條數(shù)據(jù)傳送線共享，以使縮小讀出放大器所占有的面積。而且，這種讀出放大器46可以是一種用于對(duì)存儲(chǔ)單元實(shí)施數(shù)據(jù)讀出的器件，并可以兼用作對(duì)寫(xiě)入存儲(chǔ)單元的數(shù)據(jù)實(shí)施暫時(shí)保存用的寄存器。這種讀出放大器46還可以分別將寫(xiě)入、讀出的數(shù)據(jù)輸入和與輸出緩沖器45相連接的數(shù)據(jù)線I/O、I/OB連接。下面按照常規(guī)方式，將沿著數(shù)據(jù)選擇線的方向稱為行方向，將沿著數(shù)據(jù)傳送線的方向稱為列方向。
如圖38所示的在先技術(shù)電路中對(duì)于向存儲(chǔ)單元塊49’中的存儲(chǔ)單元M1’實(shí)施數(shù)據(jù)寫(xiě)入的場(chǎng)合，可以通過(guò)將數(shù)據(jù)寄存器輸出電壓作為與寫(xiě)入數(shù)據(jù)相對(duì)應(yīng)的電壓值的方式，對(duì)這些連接的數(shù)據(jù)傳送線BL2實(shí)施調(diào)整。與此同時(shí)，為了向存儲(chǔ)單元中非易失性存儲(chǔ)單元的隧道型絕緣膜施加非常高的電壓以便電流流動(dòng)，將與實(shí)施寫(xiě)入的數(shù)據(jù)傳送線電位相比具有相當(dāng)大電位差的程序控制電壓Vpgm，以載流子注入足夠時(shí)間的脈沖狀施加在數(shù)據(jù)選擇線WL1處。對(duì)于這種場(chǎng)合，一定不能將存儲(chǔ)單元M1’的數(shù)據(jù)誤寫(xiě)入至與存儲(chǔ)單元塊49’相鄰的存儲(chǔ)單元塊49中。而且，一定不能將存儲(chǔ)單元M1’的數(shù)據(jù)誤寫(xiě)入至與存儲(chǔ)單元M1’相鄰的存儲(chǔ)單元M0’中。在這種在先技術(shù)實(shí)例中，由于這些存儲(chǔ)單元M0’、M1’、M1與一個(gè)讀出放大器46相連接，所以不可能對(duì)與一個(gè)讀出放大器相連接的多個(gè)存儲(chǔ)單元同時(shí)實(shí)施任一數(shù)據(jù)的寫(xiě)入。
圖40示出了在先技術(shù)實(shí)例中會(huì)出現(xiàn)問(wèn)題的寫(xiě)入順序。
圖40表示對(duì)屬于兩個(gè)相鄰列的存儲(chǔ)單元M1和M1’分別實(shí)施數(shù)據(jù)寫(xiě)入操作時(shí)的流程圖。本實(shí)例設(shè)想是形成在相同阱上，并且可以對(duì)數(shù)據(jù)實(shí)施一并擦除的快速存儲(chǔ)器，存儲(chǔ)單元的初始狀態(tài)均處于狀態(tài)“11”，即設(shè)成電荷蓄積層的負(fù)蓄積電荷為減小至最小的狀態(tài)。對(duì)于在先技術(shù)實(shí)例的這種構(gòu)成，在與數(shù)據(jù)傳送線BL1相連接的第一列存儲(chǔ)單元寫(xiě)入數(shù)據(jù)的順序，首先通過(guò)I/O、I/OB，將寫(xiě)入數(shù)據(jù)鎖存在讀出放大電路46的數(shù)據(jù)寄存器處之后，對(duì)第一列的寫(xiě)入數(shù)據(jù)實(shí)施寫(xiě)入，并且將對(duì)第一列數(shù)據(jù)實(shí)施讀出、寫(xiě)入的存儲(chǔ)單元的閾值判斷結(jié)果存儲(chǔ)在讀出放大器46中的數(shù)據(jù)寄存器處，隨后進(jìn)行辨別第一列的全部存儲(chǔ)單元是否已經(jīng)結(jié)束寫(xiě)入操作的辨別工序(SE120)。采用這種方式，便可以形成如圖41中的虛線所示的、例如存儲(chǔ)單元M1’的閾值分布。圖41中與四值閾值分布的場(chǎng)合相對(duì)應(yīng)，而且按照在先技術(shù)中的慣例，設(shè)定由閾值比較低的一側(cè)起依次與“11”、“10”、“00”、“01”的值對(duì)應(yīng)。
隨后，向沿行方向相鄰的存儲(chǔ)單元M1實(shí)施例如“11”、“10”、“00”、“01”的任一數(shù)據(jù)寫(xiě)入(SE121)。采用這種方式，便可以使存儲(chǔ)單元M1中電荷蓄積層的負(fù)電荷，隨著各數(shù)據(jù)的值增加。這兒，如存儲(chǔ)單元M1中電荷蓄積層的負(fù)電荷增加，其電壓也將上升。在這兒，電荷蓄積層處于電浮置狀態(tài)，所以通過(guò)存儲(chǔ)單元M1’中電荷蓄積層與存儲(chǔ)單元M1中電荷蓄積層之間的電容耦合，將使得存儲(chǔ)單元M1’中電荷蓄積層的電壓隨著存儲(chǔ)單元M1中負(fù)電荷量的增加而增加。這種閾值的增大量在與存儲(chǔ)單元M1’相鄰的存儲(chǔ)單元M1中的數(shù)據(jù)為“01”時(shí)將迅速增大，而在為“11”時(shí)將保持不變。由于存儲(chǔ)單元M1中的數(shù)據(jù)可能為任一值，所以將產(chǎn)生如圖41中的實(shí)線所示的“閾值幅度增大”，而且在先技術(shù)例在SE120的寫(xiě)入操作，不能對(duì)這一增大量實(shí)施控制。
因此，當(dāng)隨后運(yùn)列對(duì)存儲(chǔ)單元M1’中的數(shù)據(jù)實(shí)施讀出的工序(SE122)時(shí)，由于所述“閾值幅度的增大”，會(huì)使得實(shí)施讀出判斷用的閾值與實(shí)施寫(xiě)入時(shí)的閾值間的差異變小，從而會(huì)使得將“10”的數(shù)據(jù)錯(cuò)誤讀出為“00”的概率，以及將“00”的數(shù)據(jù)錯(cuò)誤讀出為“01”的概率增大。
在另一方面，即使屬于相鄰行的存儲(chǔ)單元也存在與在先技術(shù)實(shí)例同樣的問(wèn)題。圖42表示對(duì)屬于兩個(gè)相鄰行的存儲(chǔ)單元分別實(shí)施數(shù)據(jù)寫(xiě)入的流程圖。存儲(chǔ)單元的初始狀態(tài)均為狀態(tài)“11”，設(shè)成電荷蓄積層的負(fù)蓄積電荷為減小至最小的狀態(tài)。
首先向與WL1相連接的存儲(chǔ)單元M1’，實(shí)施例如“11”、“10”、“00”、“01”的某一數(shù)據(jù)寫(xiě)入操作(SE123)。采用這種方式，便可以形成如圖43中的虛線所示的、例如存儲(chǔ)單元M1’的閾值分布。隨后，向沿列方向相鄰的存儲(chǔ)單元M0’實(shí)施例如“11”、“10”、“00”、“01”的某一數(shù)據(jù)寫(xiě)入操作。采用這種方式，存儲(chǔ)單元M0’中電荷蓄積層的負(fù)電荷隨各數(shù)值的值增加。而且，如存儲(chǔ)單元M0’中電荷蓄積層的負(fù)電荷增加，其電壓也將上升。在這兒，電荷蓄積層處于電浮置狀態(tài)，所以存儲(chǔ)單元M1’中電荷蓄積層與存儲(chǔ)單元M0’中電荷蓄積層之間的電容耦合，將使得存儲(chǔ)單元M1’中電荷蓄積層的電壓隨著存儲(chǔ)單元M0’中負(fù)電荷量的增加而增加。這種閾值的增大量在與存儲(chǔ)單元M1’相鄰的存儲(chǔ)單元M0’中的數(shù)據(jù)為“01”時(shí)將迅速增大，而在為“11”時(shí)將保持不變。存儲(chǔ)單元M0’中的數(shù)據(jù)可以為任一值。因此，將產(chǎn)生如圖43中的實(shí)線所示的“閾值幅度增大”，而且由于存儲(chǔ)單元M0’和M1’與一個(gè)讀出放大器46連接，所以在先技術(shù)實(shí)例在SE123實(shí)施寫(xiě)入操作，不能對(duì)這一閾值的增大量實(shí)施控制。
因此，當(dāng)隨后對(duì)存儲(chǔ)單元M1’中的數(shù)據(jù)實(shí)施讀出的程序(SE125)時(shí)，由于所述“閾值幅度的增大”，會(huì)使得讀出判斷用的閾值與實(shí)施寫(xiě)入時(shí)的閾值間的差異變小，從而會(huì)使得將“10”的數(shù)據(jù)錯(cuò)誤讀出為“00”的概率，以及將“00”的數(shù)據(jù)錯(cuò)誤讀出為“01”的概率增大，進(jìn)而會(huì)產(chǎn)生將數(shù)據(jù)“00”取為數(shù)據(jù)“01”的數(shù)據(jù)破壞，以及將數(shù)據(jù)“10”取為數(shù)據(jù)“00”的數(shù)據(jù)破壞。
不言而喻，屬于相鄰行的存儲(chǔ)單元中的問(wèn)題，是由于通過(guò)一條數(shù)據(jù)傳送線與一個(gè)讀出放大電路相連接的構(gòu)成造成的。
而且，為了不出現(xiàn)誤讀出，就需要將存儲(chǔ)單元的閾值分布，一直擴(kuò)展至更高的閾值處。然而在這兒，蓄積電荷的自身電場(chǎng)將使得閾值比較高時(shí)的數(shù)據(jù)保持特性，低于閾值比較低時(shí)的數(shù)據(jù)保持特性，所以難以獲得良好的數(shù)據(jù)保持特性。
而且正如圖38A所示，在存儲(chǔ)單元呈串聯(lián)連接形成的與非型(NAND型)存儲(chǔ)單元塊中，對(duì)于與實(shí)施數(shù)據(jù)讀出的存儲(chǔ)單元串聯(lián)連接的存儲(chǔ)單元，必需向柵施加比閾值分布最大值更高的電壓。因此，重復(fù)讀出動(dòng)作而使負(fù)電荷注入至電荷蓄積層，進(jìn)而使其閾值上升，使“11”的閾值增大，進(jìn)而成為數(shù)據(jù)破壞和錯(cuò)誤讀出等等問(wèn)題的原因。
如上所述，在先技術(shù)中的這種非易失性半導(dǎo)體存儲(chǔ)裝置，在對(duì)相鄰存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入，存在由于電容耦合而使數(shù)據(jù)產(chǎn)生變化的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明就是解決上述問(wèn)題用的發(fā)明，本發(fā)明提供的一種半導(dǎo)體存儲(chǔ)裝置用的數(shù)據(jù)寫(xiě)入方法，其所述半導(dǎo)體存儲(chǔ)裝置可以具有至少包含有一個(gè)第一存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第一存儲(chǔ)單元塊，以及至少包含有一個(gè)與第一存儲(chǔ)單元相鄰的第二存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第二存儲(chǔ)單元塊，而且這種數(shù)據(jù)寫(xiě)入方法的步驟可以包括對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作的步驟；在對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作之后，對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作的步驟；在對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作之后，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)判斷的步驟；以及當(dāng)所述數(shù)據(jù)判斷結(jié)果為所述第一存儲(chǔ)單元的數(shù)據(jù)未到達(dá)時(shí)，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)再次寫(xiě)入操作的步驟。
而且，本發(fā)明提供的一種半導(dǎo)體存儲(chǔ)裝置用的數(shù)據(jù)寫(xiě)入方法，其所述半導(dǎo)體存儲(chǔ)裝置可以具有至少包含有兩個(gè)彼此相鄰的、呈串聯(lián)連接或并聯(lián)連接形式的第一存儲(chǔ)單元和第二存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的存儲(chǔ)單元塊，這種數(shù)據(jù)寫(xiě)入方法的步驟可以包括對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作的步驟；在對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作之后，對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作的步驟；在對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入操作之后，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)判斷的步驟；以及當(dāng)所述數(shù)據(jù)判斷結(jié)果為所述第一存儲(chǔ)單元的數(shù)據(jù)未到達(dá)時(shí)，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)再次寫(xiě)入操作的步驟。
而且，本發(fā)明提供的一種半導(dǎo)體集成電路裝置，其特征在于可以具有可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第一存儲(chǔ)單元塊，所述第一存儲(chǔ)單元塊至少具有一個(gè)第一存儲(chǔ)單元；可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第二存儲(chǔ)單元塊，所述第二存儲(chǔ)單元塊至少具有一個(gè)與所述第一存儲(chǔ)單元相鄰接的第二存儲(chǔ)單元；第一數(shù)據(jù)傳送線，所述第一數(shù)據(jù)傳送線與所述第一存儲(chǔ)單元塊直接相連接，或是通過(guò)對(duì)所述第一存儲(chǔ)單元塊實(shí)施選擇用的選擇部件與所述第一存儲(chǔ)單元塊電連接；第二數(shù)據(jù)傳送線，所述第二數(shù)據(jù)傳送線與所述第二存儲(chǔ)單元塊直接相連接，或是通過(guò)對(duì)所述第二存儲(chǔ)單元塊實(shí)施選擇用的選擇部件與所述第二存儲(chǔ)單元塊電連接；充電電路，所述充電電路用于對(duì)所述第一數(shù)據(jù)傳送線和所述第二數(shù)據(jù)傳送線中的一個(gè)實(shí)施充電；第一數(shù)據(jù)保持電路，所述第一數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；第二數(shù)據(jù)保持電路，所述第二數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；第三數(shù)據(jù)保持電路，所述第三數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；充電和放電電路，所述充電和放電電路用于依據(jù)保持在所述第三數(shù)據(jù)保持電路中的數(shù)據(jù)對(duì)第一電壓節(jié)點(diǎn)實(shí)施充電或放電；第一連接電路，所述第一連接電路使所述第一電壓節(jié)點(diǎn)與所述第一、第二數(shù)據(jù)傳送線中的一條電連接；第四數(shù)據(jù)保持電路，所述第四數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；以及第二連接電路，所述第二連接電路使所述第四數(shù)據(jù)保持電路與所述第一電壓節(jié)點(diǎn)電連接。
而且，本發(fā)明提供的一種半導(dǎo)體集成電路裝置，其特征在于可以具有可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的存儲(chǔ)單元塊，所述存儲(chǔ)單元塊具有至少包含有兩個(gè)彼此相鄰的、串聯(lián)連接或并聯(lián)連接的第一存儲(chǔ)單元和第二存儲(chǔ)單元；數(shù)據(jù)傳送線，所述數(shù)據(jù)傳送線與所述存儲(chǔ)單元塊直接相連接，或是通過(guò)對(duì)所述存儲(chǔ)單元塊實(shí)施選擇用的選擇部件與所述存儲(chǔ)單元塊電連接；充電電路，所述充電電路對(duì)所述數(shù)據(jù)傳送線實(shí)施充電；第一數(shù)據(jù)保持電路，所述第一數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；第二數(shù)據(jù)保持電路，所述第二數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；第三數(shù)據(jù)保持電路，所述第三數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；充電和放電電路，所述充電和放電電路依據(jù)保持在所述第三數(shù)據(jù)保持電路處的數(shù)據(jù)對(duì)第一電壓節(jié)點(diǎn)實(shí)施充電或放電；第一連接電路，所述第一連接電路使所述第一電壓節(jié)點(diǎn)與所述數(shù)據(jù)傳送線電連接；
第四數(shù)據(jù)保持電路，所述第四數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；以及第二連接電路，所述第二連接電路使所述第四數(shù)據(jù)保持電路與所述第一電壓節(jié)點(diǎn)電氣連接。
而且，本發(fā)明提供的一種半導(dǎo)體集成電路裝置，其特征在于可以具有第一存儲(chǔ)單元陣列，所述第一存儲(chǔ)單元陣列包含有具有相互沿與數(shù)據(jù)傳送線相正交的方向配置且串聯(lián)連接或并聯(lián)連接的多個(gè)存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第一、第二存儲(chǔ)單元塊，以及沿與所述數(shù)據(jù)傳送線相正交的方向形成的、使所述第一、第二存儲(chǔ)單元塊并聯(lián)連接的數(shù)據(jù)選擇線，而且所述第一存儲(chǔ)單元陣列中的存儲(chǔ)單元將三值以上的數(shù)據(jù)作為邏輯值實(shí)施存儲(chǔ)；以及第二存儲(chǔ)單元陣列，所述第二存儲(chǔ)單元陣列包含有具有對(duì)于所述第一存儲(chǔ)單元陣列沿與所述數(shù)據(jù)傳送線相正交的方向配置且串聯(lián)連接或并聯(lián)連接的多個(gè)存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第三、第四存儲(chǔ)單元塊，與所述第一存儲(chǔ)單元陣列的數(shù)據(jù)選擇線共享數(shù)據(jù)選擇線，所述第二存儲(chǔ)單元中的存儲(chǔ)單元將二值的數(shù)據(jù)作為邏輯值實(shí)施存儲(chǔ)。
而且，本發(fā)明提供的一種半導(dǎo)體集成電路裝置，可以具有可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的多個(gè)第一存儲(chǔ)單元塊；以及可實(shí)施數(shù)據(jù)再次寫(xiě)入的多個(gè)第二存儲(chǔ)單元塊；其特征在于從所述多個(gè)第一存儲(chǔ)單元塊和所述多個(gè)第二存儲(chǔ)單元塊擦除數(shù)據(jù)，對(duì)所述多個(gè)第一存儲(chǔ)單元塊實(shí)施寫(xiě)入操作，并且在所述多個(gè)第二存儲(chǔ)單元塊保持在擦除狀態(tài)實(shí)施數(shù)據(jù)讀出時(shí)，以使所述多個(gè)第二存儲(chǔ)單元塊的數(shù)據(jù)與所述多個(gè)第一存儲(chǔ)單元塊中的數(shù)據(jù)相一致。


圖1為表示作為本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置用的示意性方框圖。
圖2為表示作為本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的存儲(chǔ)單元陣列和讀出放大電路的一個(gè)平面布置實(shí)例用的示意性平面布置圖。
圖3為表示作為本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入動(dòng)作實(shí)例用的流程圖。
圖4為說(shuō)明有關(guān)圖3中的閾值設(shè)定用的閾值分布示意圖。
圖5為表示作為本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)讀出動(dòng)作實(shí)例用的流程圖。
圖6為說(shuō)明有關(guān)圖5中的閾值設(shè)定用的閾值分布示意圖。
圖7為表示作為本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置用的示意性方框圖。
圖8為表示作為本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入動(dòng)作實(shí)例用的流程圖。
圖9為說(shuō)明有關(guān)圖8中的閾值設(shè)定用的閾值分布示意圖。
圖10為表示作為本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置用的示意性方框圖。
圖11為表示讀出放大器46的一個(gè)塊例用的圖。
圖12A、圖12B、圖12C、圖12D、圖12E為表示數(shù)據(jù)寄存器R1、R2的電路實(shí)例的圖。
圖13A、圖13B、圖13C、圖13D、圖13E、圖13F、圖13G、圖13H、圖13I、圖13J、圖13K為表示數(shù)據(jù)寄存器TR3用的電路實(shí)例的圖。
圖14A、圖14B、圖14C、圖14D、圖14E、圖14F為表示電路10的電路實(shí)例的圖。
圖15A、圖15B為表示電路10的運(yùn)列邏輯的圖。
圖16為表示作為本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)反轉(zhuǎn)動(dòng)作實(shí)例用的流程圖。
圖17為表示在能夠數(shù)據(jù)再生的數(shù)據(jù)寄存器R1與能夠數(shù)據(jù)再生的數(shù)據(jù)寄存器R2間實(shí)施數(shù)據(jù)交換的一個(gè)實(shí)例用的流程圖。
圖18為表示作為本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)讀出動(dòng)作實(shí)例用的流程圖。
圖19為說(shuō)明對(duì)圖18中的閾值設(shè)定的圖。
圖20為作為本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入動(dòng)作實(shí)例用的流程圖。
圖21為圖20中的SE36用的流程圖。
圖22為圖20中的SE37用的流程圖。
圖23為圖20中的SE38用的流程圖。
圖24為圖20中的SE39用的流程圖。
圖25為圖20中的SE40用的流程圖。
圖26為圖20中的SE41用的流程圖。
圖27為圖20中的SE42用的流程圖。
圖28為表示讀出放大器46用的一個(gè)電路例的電路圖。
圖29為表示讀出放大器46’用的一個(gè)電路例的電路圖。
圖30A、圖30B為說(shuō)明一個(gè)閾值設(shè)定變形例用的示意圖。
圖31A為表示使用在本發(fā)明第一、第二、第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的等效電路圖。
圖31B為表示使用在本發(fā)明第一、第二、第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的平面圖。
圖32A為沿圖31B中的線32A-32A的剖面圖。
圖32B為沿圖31B中的線32B-32B的剖面圖。
圖33A、圖33B為表示使用在本發(fā)明第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的剖面圖。
圖34A為表示使用在本發(fā)明第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的等效電路圖。
圖34B為表示使用在本發(fā)明第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的平面圖。
圖34C為沿圖34B中的線34C-34C的剖面圖。
圖34D為沿圖34B中的線34D-34D的剖面圖。
圖35A為表示使用在本發(fā)明第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的等效電路圖。
圖35B為表示使用在本發(fā)明第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的平面圖。
圖35C為沿圖35B中的線35C-35C的剖面圖。
圖35D為沿圖35B中的線35D-35D的剖面圖。
圖36A為表示使用在本發(fā)明第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的等效電路圖。
圖36B為表示使用在本發(fā)明第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的一個(gè)存儲(chǔ)單元實(shí)例的平面圖。
圖36C為沿圖36B中的線36C-36C的剖面圖。
圖36D為沿圖36B中的線36D-36D的剖面圖。
圖37為在先技術(shù)中的一種半導(dǎo)體存儲(chǔ)裝置用的示意性方框圖。
圖38A為表示與非型(NAND型)單元的等效電路圖。
圖38B為表示與型(AND型)單元的等效電路圖。
圖39為在先技術(shù)中的存儲(chǔ)單元陣列和讀出放大電路用的示意性平面布置圖。
圖40為說(shuō)明在先技術(shù)中出現(xiàn)問(wèn)題的程序用的示意性圖。
圖41為說(shuō)明在先技術(shù)中出現(xiàn)閾值分布問(wèn)題用的示意性圖。
圖42為說(shuō)明在先技術(shù)中出現(xiàn)問(wèn)題的程序用的示意性圖。
圖43為說(shuō)明在先技術(shù)中出現(xiàn)閾值分布問(wèn)題用的示意性圖。
具體實(shí)施例方式
下面參考

本發(fā)明的實(shí)施例。
(第一實(shí)施例)圖1和圖2表示作為本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置用的示意性方框圖，以及其存儲(chǔ)單元陣列和讀出放大電路用的示意性平面配置圖。在下面的說(shuō)明中，與圖37和圖43中相同的部分給予相同的參考標(biāo)號(hào)，并且省略了重復(fù)性的詳細(xì)說(shuō)明。而且在圖2中，為了容易理解圖，還省略了沿紙面左右方向設(shè)置著的存儲(chǔ)單元陣列1及寫(xiě)入順序存儲(chǔ)用存儲(chǔ)單元陣列7中的存儲(chǔ)單元塊49、49’所共有的存儲(chǔ)單元控制柵WL0～WL15、SSL、GSL。
存儲(chǔ)單元陣列1可以如圖2所示，由對(duì)非易失性存儲(chǔ)單元實(shí)施串聯(lián)連接或并聯(lián)連接的存儲(chǔ)單元塊49、49’排行構(gòu)成。而且，還設(shè)置有對(duì)存儲(chǔ)單元陣列1的數(shù)據(jù)傳送線中的數(shù)據(jù)實(shí)施讀出，或是對(duì)寫(xiě)入數(shù)據(jù)實(shí)施保持用的讀出放大電路46。這種讀出放大電路46可以兼用作數(shù)據(jù)寄存器，并且可以將例如以觸發(fā)器電路作為主體構(gòu)成。讀出放大電路46還與數(shù)據(jù)輸入輸出緩沖器45相連接。這種連接可以通過(guò)從尋址緩沖器47接收地址信號(hào)的列譯碼器48的輸出信號(hào)實(shí)施控制，進(jìn)而將施加在數(shù)據(jù)輸入輸出接口I/O處的數(shù)據(jù)寫(xiě)入至存儲(chǔ)單元陣列1處，和從輸入輸出接口I/O處能讀出數(shù)據(jù)。為了能夠?qū)Υ鎯?chǔ)單元陣列1進(jìn)行存儲(chǔ)單元的選擇，即為了對(duì)數(shù)據(jù)控制柵WL0～WL15及塊選擇柵SSL、GSL實(shí)施控制，還設(shè)置有行譯碼器3。
正如圖1所示，襯底電位控制電路42是為了對(duì)形成存儲(chǔ)單元陣列1的p型阱23(參見(jiàn)圖32等)的電位實(shí)施控制而設(shè)置的，最好在實(shí)施擦除處理時(shí)形成能夠升壓10V以上的擦除電壓。而且還形成電路41a，以便當(dāng)對(duì)由存儲(chǔ)單元陣列1中選擇出的存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入時(shí)，能夠產(chǎn)生比電源電壓更高的寫(xiě)入電壓Vpgm。除了該Vpgm產(chǎn)生電路41a之外，還另設(shè)置有在數(shù)據(jù)寫(xiě)入時(shí)能夠產(chǎn)生施加至非選擇的存儲(chǔ)單元處的寫(xiě)入用中間電壓Vpass的電路41b、在數(shù)據(jù)讀出時(shí)施加至非選擇的存儲(chǔ)單元處的讀出用電壓Vread發(fā)生電路41c，向選擇的存儲(chǔ)單元施加閾值判定電壓用的第一電壓Vref產(chǎn)生電路(41d)、以及第二電壓Vref產(chǎn)生電路(41e)。在這兒對(duì)于寫(xiě)入、擦除及讀出各種狀態(tài)，均可以通過(guò)控制電路40實(shí)施控制，以便向數(shù)據(jù)控制線驅(qū)動(dòng)器2施加所需要的電壓輸出。電壓Vpgm可以為6V以上至30V以下的電壓，電壓Vpass可以為3V以上至15V以下的電壓。而且，電壓Vread可以為1V以上至9V以下的電壓，對(duì)于呈與非型(NAND型)陣列形式的場(chǎng)合，最好采用比寫(xiě)入閾值上限高1V左右的電壓，以便能夠確保足夠的讀出電流并降低讀出干擾。作為第一電壓Vref產(chǎn)生電路(41d)和第二電壓Vref產(chǎn)生電路(41e)，可以設(shè)定在相鄰存儲(chǔ)單元的各個(gè)閾值例如“10”和“00”的閾值分布的分離閾值的中間處。數(shù)據(jù)控制線驅(qū)動(dòng)器2是一種能夠依據(jù)行譯碼器3的輸出，將所述電壓輸出施加至寫(xiě)入或讀出所需要的存儲(chǔ)單元上控制柵WL0～WL15、SSL、GSL處的開(kāi)關(guān)電路。
在本實(shí)施例中設(shè)置有兩個(gè)電壓Vref產(chǎn)生電路41d和41e，所以對(duì)于向各個(gè)相鄰存儲(chǔ)單元實(shí)施先列寫(xiě)入的場(chǎng)合，可以設(shè)定成電壓Vref產(chǎn)生電路41e的輸出比電壓Vref產(chǎn)生電路41d的輸出高ΔV。該ΔV最好能夠在對(duì)相鄰存儲(chǔ)單元實(shí)施寫(xiě)入的場(chǎng)合，設(shè)成與該存儲(chǔ)單元的閾值上升量相等的程度。
而且在本實(shí)施例中，還形成寫(xiě)入順序存儲(chǔ)用存儲(chǔ)單元陣列7，使數(shù)據(jù)控制線驅(qū)動(dòng)器2的輸出與存儲(chǔ)單元陣列1共用。采用這種構(gòu)成形式，每一數(shù)據(jù)傳送線均可以存儲(chǔ)相鄰的存儲(chǔ)單元的寫(xiě)入順序。
而且這種寫(xiě)入順序存儲(chǔ)用存儲(chǔ)單元陣列7，對(duì)于數(shù)據(jù)傳送線方向?qū)Ω鞔鎯?chǔ)單元塊49形成一個(gè)，并且分別與數(shù)據(jù)傳送線并聯(lián)連接。這種數(shù)據(jù)傳送線與寫(xiě)入順序評(píng)估及存儲(chǔ)用讀出放大器46’，以及其數(shù)據(jù)寄存器相連接，并且進(jìn)行寫(xiě)入順序存儲(chǔ)用存儲(chǔ)單元陣列7的寫(xiě)入、擦除、讀出電壓及其信號(hào)的輸入和輸出。
寫(xiě)入順序評(píng)估及存儲(chǔ)用讀出放大器46’的數(shù)目，可以為最低分割寫(xiě)入所需要的塊數(shù)。對(duì)于分割塊，圖1表示用虛線將存儲(chǔ)單元陣列1分割成的四個(gè)。在這兒是假定四個(gè)分割塊，然而這種分割塊數(shù)目可以為自然數(shù)，從地址編碼的角度上看最好為2m(m＝0，1，2……)個(gè)。如果分割塊為2m個(gè)，則準(zhǔn)備(2m+m+1)以上個(gè)讀出放大器46’，還可以利用例如漢明碼符號(hào)，將寫(xiě)入順序存儲(chǔ)的單元陣列7的比特誤差修正至1比特。在下面是說(shuō)明中，包含在寫(xiě)入順序存儲(chǔ)的單元陣列7中的讀出放大器數(shù)目為j。
讀出放大器46’的輸入輸出，可以與依據(jù)存儲(chǔ)單元寫(xiě)入順序信息對(duì)讀出和寫(xiě)入實(shí)施控制用的控制邏輯40相連接。而且，可以將依據(jù)存儲(chǔ)單元寫(xiě)入順序信息對(duì)存儲(chǔ)單元的物理地址和邏輯地址實(shí)施變換的地址作為adda，并且將其作為控制邏輯40的輸入?？刂七壿?0的輸出與依據(jù)分割頁(yè)記錄的位置信息控制擦除校驗(yàn)處理的位置的擦除校驗(yàn)用控制電路4相連接。這種擦除校驗(yàn)用控制電路4的輸出，可以作為分割頁(yè)讀出放大器信號(hào)，與對(duì)各分割頁(yè)實(shí)施分割用的列譯碼器48連接。在圖中為了簡(jiǎn)單而未表示，用控制電路40使控制讀出放大器動(dòng)作的控制信號(hào)和控制信號(hào)sel1、sel2相連接。
下面對(duì)使用在第一實(shí)施例中的存儲(chǔ)單元構(gòu)造進(jìn)行說(shuō)明。如下所述的存儲(chǔ)單元構(gòu)造，也可以使用在如后所述的第二、第三實(shí)施例中。
圖31A和圖31B為分別表示與非型(NAND型)存儲(chǔ)單元塊49用的示意性等效電路圖，以及示意性平面圖。在下面的說(shuō)明中，與非型(NAND型)存儲(chǔ)單元塊49’的構(gòu)造由于和與非型(NAND型)存儲(chǔ)單元塊49相同，所以也用參考標(biāo)號(hào)49表示。
在圖31B中，表示如圖31A所示的存儲(chǔ)單元塊呈三列并聯(lián)連接的構(gòu)造。而且在圖31B中，為了容易理解存儲(chǔ)單元的構(gòu)造，僅表示控制柵電極27以下的構(gòu)造。
正如圖31A所示，由具有電荷蓄積電極26的金屬氧化物半導(dǎo)體型(MOS型)晶體管構(gòu)成的非易失性存儲(chǔ)單元M0～M15呈串聯(lián)連接形式，其一端部通過(guò)選擇用晶體管S1與標(biāo)記為BL的數(shù)據(jù)傳送線相連接。其另一端部通過(guò)選擇用晶體管S2與標(biāo)記為SL的共用源線相連接。這些晶體管均是形成在同一p型阱23上。各個(gè)存儲(chǔ)單元M0～M15的控制電極，分別與標(biāo)記為WL0～WL15的數(shù)據(jù)傳送線相連接。為了從沿著數(shù)據(jù)傳送線的多個(gè)存儲(chǔ)單元塊中選擇出一個(gè)存儲(chǔ)單元塊并與數(shù)據(jù)傳送線相連接，這種選擇用晶體管S1的控制電極與塊選擇用連接線SSL相連接。選擇用晶體管S2的控制電極與塊選擇連接線GSL相連接，以形成所謂的與非型(NAND型)存儲(chǔ)單元塊49(虛線所示的區(qū)域)。在本實(shí)施例中，通過(guò)選擇柵的控制布線SSL和GSL與存儲(chǔ)單元數(shù)據(jù)控制用布線WL0～WL15的電荷蓄積電極26同層的導(dǎo)電體，對(duì)沿紙面左右方向相鄰的存儲(chǔ)單元實(shí)施連接并形成的。在這兒在存儲(chǔ)單元塊49處，SSL、GSL的塊選擇線可以是至少一條塊以上并沿著與數(shù)據(jù)選擇線WL0～WL15相同的方向形成，以便能夠?qū)崿F(xiàn)高密度化。在本實(shí)施例中，在存儲(chǔ)單元塊49表示連接有16＝24個(gè)存儲(chǔ)單元的實(shí)例，與數(shù)據(jù)傳送線和數(shù)據(jù)選擇線相連接的存儲(chǔ)單元可以為多個(gè)，然而從實(shí)施實(shí)施地址編碼的角度上看最好為2n個(gè)(n為正整數(shù))。
圖32A為沿圖31B中的線A—A的剖面圖，該圖與存儲(chǔ)單元的剖面圖相當(dāng)。圖32B為沿圖31B中的線B—B的剖面圖。
正如圖31B、圖32A和圖32B所示，可以在硼雜質(zhì)濃度為1014厘米-3(cm-3)～1019厘米-3(cm-3)之間的p型硅區(qū)域(半導(dǎo)體區(qū)域)23中，通過(guò)由例如說(shuō)厚度為3毫微米(nm)～15毫微米(nm)形成的硅氧化膜，或是氮氧化物膜25、25SSL、25GSL形成的隧道柵絕緣膜，形成厚度為10毫微米(nm)～500毫微米(nm)的、由添加有1018厘米-3(cm-3)～1021厘米-3(cm-3)的磷或砷的多晶硅形成的電荷蓄積層26、26SSL、26GSL。這些可以在未形成由硅氧化膜構(gòu)成的元件分離用絕緣膜24的區(qū)域處，與p型硅區(qū)域23可自對(duì)準(zhǔn)形成。而且，這可以在p型硅區(qū)域23處全面淀積有氮氧化物膜25和電荷蓄積層26之后，通過(guò)圖案化方式，對(duì)p型硅區(qū)域23實(shí)施比如說(shuō)深度為0.05微米(μm)～0.5微米(μm)的腐蝕，通過(guò)嵌埋入絕緣膜24形成。這樣由于氮氧化物膜25和電荷蓄積層26可以形成在沒(méi)有臺(tái)階部分的整個(gè)平面上，所以可以進(jìn)行均勻性更高、特性一致的成膜。
在其上，還可以通過(guò)由厚度為5毫微米(nm)～30毫微米(nm)的硅氧化膜、或氮氧化物膜、或是由硅氧化膜/硅氮化膜/硅氧化膜構(gòu)成的塊絕緣膜50、50SSL、50GSL，形成厚度為10毫微米(nm)～500毫微米(nm)的、由添加有濃度1017厘米-3(cm-3)～1021厘米-3(cm-3)的、例如磷、砷或硼等等雜質(zhì)的多晶硅，或鎢硅化物(WSi)和多晶硅的層疊構(gòu)造，或是鎳硅化物(NiSi)、鉬硅化物(MoSi)、鈦硅化物(TiSi)、鈷硅化物(CoSi)和多晶硅的層疊構(gòu)造形成的控制柵27。這種控制柵27可以通過(guò)與圖3 1B中的相鄰存儲(chǔ)單元塊49相連接的方式，沿紙面左右方向一直延伸至塊邊緣處，形成為數(shù)據(jù)選擇線WL0～WL15。而且，p型硅區(qū)域23最好能夠通過(guò)n型硅區(qū)域22，與p型硅襯底21分別獨(dú)立地施加電壓，以便能夠減小擦除處理時(shí)升壓電路的負(fù)載，抑制消耗的電力。而且，在寫(xiě)入時(shí)可以使用FN隧道電流，與利用熱電子電流實(shí)施寫(xiě)入時(shí)相比，能更高效率地抑制電力消耗。在本實(shí)施例中的柵形狀中，由于絕緣膜24蓋覆著p型硅區(qū)域23的側(cè)壁，所以該側(cè)壁在形成浮置柵電極26之前，不會(huì)由于腐蝕操作而呈曝露狀態(tài)，從而可以防止柵電極26位于比p型硅區(qū)域23更下側(cè)的位置處。因此，在p型硅區(qū)域23和絕緣膜24間的邊界處，將難以形成使柵電場(chǎng)集中、閾值低下的寄生晶體管。由于不會(huì)產(chǎn)生由于電場(chǎng)集中而出現(xiàn)的寫(xiě)入閾值下降現(xiàn)象、及所謂的旁路(sidewalk)現(xiàn)象，所以可以制作出具有更高可靠性的晶體管。
正如圖32B所示，在這些柵電極的兩側(cè)，還形成有夾持著由厚度為5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜構(gòu)成的側(cè)壁絕緣膜43的、形成源極或漏極的n型擴(kuò)散層28。利用這些擴(kuò)散層28、電荷蓄積層26和控制柵27，可以形成以存儲(chǔ)在電荷蓄積層26處的電荷量作為信息量的浮置柵型電可擦可編程只讀存儲(chǔ)器(EEPROM)，這種柵的長(zhǎng)度為0.5微米(μm)以下至0.01微米(μm)以上。形成源極或漏極的n型擴(kuò)散層28，可以按照其磷、砷、銻的表面濃度為1017厘米-3(cm-3)～1021厘米-3(cm-3)、深度為10毫微米(nm)～500毫微米(nm)之間的方式形成。這些n型擴(kuò)散層28由相鄰存儲(chǔ)單元所共有，實(shí)現(xiàn)與非型(NAND型)連接。
在圖中，參考標(biāo)號(hào)26SSL、26GSL是分別與相當(dāng)于SSL、GSL的塊選擇線相連接的柵電極，并且與所述浮置柵型電可擦可編程只讀存儲(chǔ)器(EEPROM)中的浮置柵電極形成在同一層中。通過(guò)使柵電極26SSL、26GSL的柵長(zhǎng)度比存儲(chǔ)單元的柵電極的柵長(zhǎng)度更長(zhǎng)，比如說(shuō)可以為1微米(μm)以下至0.02微米(μm)以上的方式，可以確保實(shí)施塊選擇與非選擇時(shí)具有比較大的導(dǎo)通/斷開(kāi)比率，進(jìn)而可以防止出現(xiàn)錯(cuò)誤讀出和誤寫(xiě)入現(xiàn)象。
由形成在27SSL單側(cè)的構(gòu)成源極或漏極的n型擴(kuò)散層28d，可以通過(guò)接點(diǎn)31d和由鎢和鎢硅化物、鈦、鈦氮化物、或是鋁等等構(gòu)成的數(shù)據(jù)傳送線36(BL)連接。在這兒，數(shù)據(jù)傳送線36(BL)通過(guò)由相鄰的存儲(chǔ)單元塊相連接的方式，在圖31B中，沿紙面上下方向一直形成至塊邊界部分處。在另一方面，形成在27SSL單側(cè)的構(gòu)成源極或漏極的n型擴(kuò)散層28S，可通過(guò)接點(diǎn)31s與標(biāo)記為SL的源極線相連接。這種源極線SL可以通過(guò)由相鄰的存儲(chǔ)單元塊相連接的方式，在圖31B中，沿紙面左右方向一直形成至塊邊界部分處。當(dāng)然，通過(guò)使n型擴(kuò)散層28S沿紙面左右方向一直形成至塊邊界部分處的方式，還可以形成源極線。這些標(biāo)記為BL的接點(diǎn)、標(biāo)記為SL的接點(diǎn)，可以用在n型或p型材料中涂布過(guò)的多晶硅和鎢、鎢硅化物、鋁(Al)、氮化鈦(TiN)、鈦(Ti)等等的導(dǎo)電性物質(zhì)，并且將這些導(dǎo)電性物質(zhì)填充入接點(diǎn)孔而構(gòu)成的導(dǎo)電體區(qū)域。而且，在這些接點(diǎn)BL、接點(diǎn)SL與所述晶體管之間，也可以用例如由二氧化硅(SIO2)和氮化硅(SiN)構(gòu)成的層間絕緣膜28實(shí)施填充。而且，在接點(diǎn)BL的上部處，還形成有由例如二氧化硅(SIO2)、氮化硅(SiN)或多晶硅等等構(gòu)成的絕緣膜保護(hù)層37，以及圖中未示出的、由例如鎢(W)、鋁(Al)和銅(Cu)等等構(gòu)成的上部布線。
圖2表示包含有讀出放大電路的存儲(chǔ)單元陣列1和讀出放大器46，以及存儲(chǔ)單元陣列7和讀出放大器46’的一個(gè)平面布置實(shí)例。在圖2中為了容易看見(jiàn)圖，省略了數(shù)據(jù)選擇線WL0～WL15和塊選擇線SSL、GSL，而這些選擇線是紙面左右方向的存儲(chǔ)單元塊49、49’所共有的。
在圖2中，參考標(biāo)號(hào)BL1x、BL2x(x＝a、b、c……k)表示數(shù)據(jù)傳送線，它們分別與同圖所示的存儲(chǔ)單元塊49、49’相連接，并且通過(guò)晶體管Q1x、Q2x與一個(gè)讀出放大器x相連接。附注的字母a、b、c……k是為了表示多個(gè)存儲(chǔ)單元平面布置形式而簡(jiǎn)單附加使用的下標(biāo)(index)，下標(biāo)的總數(shù)也可以為多個(gè)。在圖2中表示沿?cái)?shù)據(jù)傳送線方向和數(shù)據(jù)選擇線方向各配置兩個(gè)的構(gòu)造，但為了防止沿?cái)?shù)據(jù)選擇線方向相鄰的存儲(chǔ)單元電容耦合的影響也可以配置有多個(gè)，從地址編碼的角度考慮最好為2i(i為正整數(shù))個(gè)。在讀出放大器處需要設(shè)置有比存儲(chǔ)單元陣列1大的晶體管時(shí)，一個(gè)讀出放大器46可以由若干條數(shù)據(jù)傳送線所共有，以便能夠減少讀出放大器所占用的面積。圖2表示與讀出放大器相連接的數(shù)據(jù)傳送線BL分別為兩個(gè)的場(chǎng)合，然而也可以為一個(gè)或四個(gè)，從簡(jiǎn)化地址編碼電路的角度考慮最好為2n(n為正整數(shù))個(gè)。
特別是對(duì)于為兩個(gè)的場(chǎng)合，與任意數(shù)據(jù)存儲(chǔ)單元中在沿行方向兩側(cè)相鄰的兩個(gè)存儲(chǔ)單元，為可以同時(shí)實(shí)施數(shù)據(jù)讀出的存儲(chǔ)單元。因此，為減少在沿行方向相鄰存儲(chǔ)單元閾值的影響而對(duì)相鄰數(shù)據(jù)實(shí)施一次讀出，所以可以縮短數(shù)據(jù)讀出時(shí)間，減少相鄰數(shù)據(jù)緩沖器數(shù)目，從而可以簡(jiǎn)化電路。
為了防止沿?cái)?shù)據(jù)傳送線方向相鄰的存儲(chǔ)單元電容耦合的影響，還可以采用在一條數(shù)據(jù)傳送線上僅連接一個(gè)讀出放大器46的構(gòu)成。讀出放大器46是一種用于對(duì)存儲(chǔ)單元實(shí)施數(shù)據(jù)讀出的放大器，并可以兼用作對(duì)寫(xiě)入存儲(chǔ)單元的數(shù)據(jù)實(shí)施暫時(shí)保存用的數(shù)據(jù)寄存器。這種讀出放大電路46還可以通過(guò)晶體管Qxa、Qxb(x＝a、b、c……k)，分別與實(shí)施數(shù)據(jù)讀出、寫(xiě)入用的數(shù)據(jù)輸入輸出緩沖器45連接的數(shù)據(jù)線I/O、I/OB共同連接。在這兒，為了能夠減少由于連接線I/O、I/OB的電壓波動(dòng)而產(chǎn)生的數(shù)據(jù)傳送線電容耦合噪音，最好使連接線I/O、I/OB沿存儲(chǔ)單元的行方向形成，以減小布線面積。
而且在圖2中，參考標(biāo)號(hào)BL1xd、BL2xd(x＝a、b、c……j)表示與存儲(chǔ)單元讀出順序的存儲(chǔ)單元相連接的數(shù)據(jù)傳送線。在這兒，屬于存儲(chǔ)單元讀出順序的存儲(chǔ)單元陣列7的存儲(chǔ)單元塊49、49’，與屬于存儲(chǔ)單元陣列1的存儲(chǔ)單元塊49、49’的構(gòu)成形式相同。包含在存儲(chǔ)單元陣列7中的存儲(chǔ)單元塊49、49’，可以形成在與存儲(chǔ)單元陣列1中的存儲(chǔ)單元塊49、49’相同的p型硅區(qū)域(p型阱)23上，而且最好使擦除電壓和寫(xiě)入電壓，相對(duì)于包含在存儲(chǔ)單元陣列1中的存儲(chǔ)單元和包含在存儲(chǔ)單元陣列7中的存儲(chǔ)單元是相同的，以便能夠降低特性的偏差。
讀出放大器46’是一種對(duì)寫(xiě)入順序存儲(chǔ)用存儲(chǔ)單元陣列中的數(shù)據(jù)實(shí)施讀出用的放大器，并且可以兼用作對(duì)寫(xiě)入至存儲(chǔ)單元的數(shù)據(jù)實(shí)施暫時(shí)保存用的寄存器。這種讀出放大器46’還可以通過(guò)晶體管Qxda、Qxdb(x＝a、b、c……j)，分別與實(shí)施數(shù)據(jù)寫(xiě)入、讀出用的控制電路40連接的數(shù)據(jù)線I/O’、I/OB’共同連接。而且，晶體管Q1xd和Q1x的柵電極與沿圖2的紙面左右方向延伸的共同控制線sel1相連接，晶體管Q2xd和Q2x的柵電極與沿圖2的紙面左右方向延伸的共同控制線sel2相連接。由此可以用控制線sel1、sel2以小的布線面積進(jìn)行數(shù)據(jù)選擇線的控制。
本發(fā)明與未設(shè)置有對(duì)存儲(chǔ)單元寫(xiě)入順序?qū)嵤┐鎯?chǔ)的存儲(chǔ)單元陣列7的在先技術(shù)例相比，在圖2的存儲(chǔ)單元陣列部分1，數(shù)據(jù)傳送線方向不增大，并且可以較小地保持電路面積。而且在圖2中，讀出放大控制信號(hào)是由讀出放大器46和46’共享的，所以對(duì)于與同一數(shù)據(jù)選擇線相連接的存儲(chǔ)單元，能同時(shí)將寫(xiě)入順序存儲(chǔ)的單元7和數(shù)據(jù)存儲(chǔ)的單元1作為進(jìn)行程序編制、擦除和讀出的構(gòu)造。通過(guò)采用這種構(gòu)造，即使形成寫(xiě)入順序存儲(chǔ)的單元區(qū)域7，也可以在讀出放大器和存儲(chǔ)單元陣列的雙方，大幅度地減少設(shè)置寫(xiě)入順序存儲(chǔ)的單元所導(dǎo)致的信號(hào)線數(shù)目的增加。在如圖2所示的電路中，和在先技術(shù)例相比所增加的一直延伸至外部的布線，最低分割塊數(shù)所需要的晶體管Qxda驅(qū)動(dòng)線，以及連接線I/O’、I/OB’，最多為(分割塊數(shù)+2)條，所以如果在布線中使用與在先技術(shù)的連接線BL相同的布線層，可以在不比在先技術(shù)增加布線層的條件下，容易地實(shí)施平面配置。而且，在寫(xiě)入順序存儲(chǔ)的單元區(qū)域7與存儲(chǔ)單元陣列1之間不需要實(shí)施阱分離，所以可以使它們之間也保持為比較小的間隔。
在這兒對(duì)讀出放大器和數(shù)據(jù)寄存器46、46’，對(duì)本實(shí)施例由于可使用例如日本特開(kāi)平7-182886號(hào)(美國(guó)專利US5452249)所公開(kāi)的、每比特都能校驗(yàn)用的讀出放大電路，以及如后所述的第三實(shí)施例中敘述的讀出放大電路，所以省略。美國(guó)專利US5452249中的全部?jī)?nèi)容均以參考文獻(xiàn)的形式被引入在本申請(qǐng)中。
下面參考圖3和圖4，對(duì)本實(shí)施例的數(shù)據(jù)寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。在下面的說(shuō)明中對(duì)于二值狀態(tài)，狀態(tài)“0”表示在電荷蓄積層26有例如電子等等載流子注入、使閾值上升的狀態(tài)，狀態(tài)“1”表示在電荷蓄積層26中的浮置柵電極處沒(méi)有載流子注入、使閾值下降的原來(lái)狀態(tài)。在下面的說(shuō)明中對(duì)于四值狀態(tài)，擦除狀態(tài)取為“11”，在寫(xiě)入狀態(tài)使閾值從比較低的一側(cè)開(kāi)始依次為“10”、“00”、“01”。因此，利用所謂的格雷碼，即使由于相鄰的閾值分布而產(chǎn)生錯(cuò)誤讀出，也不會(huì)產(chǎn)生二比特的錯(cuò)誤，從而可以降低數(shù)據(jù)錯(cuò)誤的概率。
在這兒，實(shí)施數(shù)據(jù)寫(xiě)入的存儲(chǔ)單元塊，可以通過(guò)例如擦除電荷蓄積層26的電子等等公知的方式對(duì)數(shù)據(jù)實(shí)施擦除，而變?yōu)闋顟B(tài)“1”，或狀態(tài)“11”。讀出放大器46、46’中的數(shù)據(jù)寄存器的初始值，設(shè)為處于數(shù)據(jù)擦除狀態(tài)。不言而喻，通過(guò)適當(dāng)?shù)碾妷悍崔D(zhuǎn)等等方式，可以方便地使?fàn)顟B(tài)“1”和“0”的條件反轉(zhuǎn)。
下面參考圖38中的參考標(biāo)號(hào)，對(duì)存儲(chǔ)單元進(jìn)行說(shuō)明。在這兒為了容易理解說(shuō)明，考慮對(duì)與數(shù)據(jù)線BL2a相連接的存儲(chǔ)單元M1’實(shí)施四值數(shù)據(jù)寫(xiě)入的場(chǎng)合。與圖3和圖4相應(yīng)的先列寫(xiě)入標(biāo)記用二值足夠，與存儲(chǔ)單元M1’相同頁(yè)的先列寫(xiě)入標(biāo)記的“00”或“01”狀態(tài)，表示比鄰接的存儲(chǔ)單元M1更早地對(duì)存儲(chǔ)單元M1’實(shí)施數(shù)據(jù)寫(xiě)入的狀態(tài)，狀態(tài)“11”表示的是除此之外的各種狀態(tài)。在另一方面，與存儲(chǔ)單元M1相同頁(yè)的先列寫(xiě)入標(biāo)記的狀態(tài)“00”或“01”，表示比相鄰接的存儲(chǔ)單元M1’更早地對(duì)存儲(chǔ)單元M1實(shí)施數(shù)據(jù)寫(xiě)入的狀態(tài)，狀態(tài)“11”表示除此之外的各種狀態(tài)。
首先，在讀出放大電路46中的數(shù)據(jù)寄存器處讀出與數(shù)據(jù)傳送線BL2a相鄰接的數(shù)據(jù)傳送線BL1a的存儲(chǔ)單元M1中的數(shù)據(jù)。在這兒存儲(chǔ)單元M1形成在與存儲(chǔ)單元M1’相鄰的位置處，為屬于同一分割塊的存儲(chǔ)單元，所以通過(guò)其動(dòng)作，可以同時(shí)通過(guò)數(shù)據(jù)傳送線BL1x(x＝a、b、c……k)對(duì)存儲(chǔ)單元的數(shù)據(jù)實(shí)施讀出。與此同時(shí)，在讀出放大器46’中的數(shù)據(jù)寄存器處讀出與數(shù)據(jù)傳送線BL1xd(x＝a、b、c……j)相連接的寫(xiě)入順序存儲(chǔ)的單元中的數(shù)據(jù)(SE6)。在這時(shí)讀出數(shù)據(jù)判定用的閾值，可以為比狀態(tài)“11”閾值上限高且比狀態(tài)“01”閾值下限低的值，而且最好取為狀態(tài)“01”閾值下限和狀態(tài)“11”閾值上限的大約一半處的值，以便能夠方便地確保最大的安全系數(shù)。通過(guò)這種讀出動(dòng)作，可以將寫(xiě)入順序存儲(chǔ)的單元是否是讀出狀態(tài)、即是否是狀態(tài)“00”或狀態(tài)“01”，存儲(chǔ)在位于讀出放大電路46’中的數(shù)據(jù)寄存器處。
隨后，通過(guò)由控制電路40對(duì)讀出放大電路46’處的數(shù)據(jù)實(shí)施判定，判斷寫(xiě)入順序存儲(chǔ)的單元是否處于狀態(tài)“00”或狀態(tài)“01”(SE7)。對(duì)于寫(xiě)入順序存儲(chǔ)的單元處于狀態(tài)“11”的場(chǎng)合，由于是不對(duì)相鄰存儲(chǔ)單元M1實(shí)施寫(xiě)入的狀態(tài)，所以將繼續(xù)對(duì)存儲(chǔ)單元M1’實(shí)施寫(xiě)入的動(dòng)作。換句話說(shuō)就是，在讀出放大電路46中的頁(yè)寄存器處于擦除狀態(tài)的初始值之后，寫(xiě)入數(shù)據(jù)通過(guò)外部連接線I/O，傳送至目的分割頁(yè)寄存器46處(SE11’)，當(dāng)先列寫(xiě)入標(biāo)記為狀態(tài)“01”或狀態(tài)“00”、即處于寫(xiě)入狀態(tài)時(shí)，通過(guò)控制電路40將其傳送至位于讀出放大電路46’之內(nèi)的數(shù)據(jù)寄存器處。
隨后，對(duì)包含著存儲(chǔ)單元M1’的存儲(chǔ)單元實(shí)施校驗(yàn)讀出(SE8)，并且對(duì)與存儲(chǔ)單元M1’屬于相同頁(yè)的先列寫(xiě)入標(biāo)記，在僅擦除比特的同時(shí)實(shí)施追加寫(xiě)入(SE12’、SE13)。SE8是一個(gè)按照對(duì)已寫(xiě)入的先列寫(xiě)入標(biāo)記實(shí)施再次寫(xiě)入且不使多余寫(xiě)入的閾值上升，減少相對(duì)于隧道型絕緣膜25寫(xiě)入應(yīng)力施加的程序。
在SE7，在寫(xiě)入順序存儲(chǔ)的單元處于狀態(tài)“0”的場(chǎng)合，使相鄰存儲(chǔ)單元M1變?yōu)橄攘袑?xiě)入的狀態(tài)。對(duì)于這種場(chǎng)合，由SE6讀出的一個(gè)頁(yè)的數(shù)據(jù)，通過(guò)例如數(shù)據(jù)輸入輸出緩沖器45在暫時(shí)存儲(chǔ)裝置處暫時(shí)存儲(chǔ)后(SE10)，將46的頁(yè)寄存器處于擦除狀態(tài)的初始值之后，再將寫(xiě)入數(shù)據(jù)從外部連接線I/O傳送至目的分割頁(yè)寄存器46(SE11)，而且，當(dāng)先列寫(xiě)入標(biāo)記為“11”、即處于非寫(xiě)入狀態(tài)時(shí)，可從控制電路40將其傳送到46’中的數(shù)據(jù)寄存器處。對(duì)于與存儲(chǔ)單元M1’屬于同一頁(yè)記錄的先列寫(xiě)入標(biāo)記，同時(shí)實(shí)施追加寫(xiě)入(SE12)。在這兒，表示在圖4寫(xiě)入數(shù)據(jù)是四值閾值時(shí)的存儲(chǔ)單元M1的閾值分布狀況。在SE12的程序之前，呈如圖4中的虛線所示的閾值分布，但正如在先技術(shù)實(shí)例中說(shuō)明過(guò)的那樣，在SE12之后，由于電容耦合而會(huì)使閾值部分上升，如圖4中的實(shí)線所示、分布范圍為廣闊的閾值分布。在本實(shí)施例中，隨后可通過(guò)數(shù)據(jù)輸入輸出緩沖器45，在SE10對(duì)暫時(shí)存儲(chǔ)在暫時(shí)存儲(chǔ)裝置中的、包含一頁(yè)的存儲(chǔ)單元M1的數(shù)據(jù)實(shí)施傳送(SE14)，設(shè)在先列寫(xiě)入標(biāo)記為狀態(tài)“11”、即為非寫(xiě)入狀態(tài)時(shí)，通過(guò)控制電路40將其傳送至46’內(nèi)的數(shù)據(jù)寄存器處。而且，通過(guò)對(duì)存儲(chǔ)單元M1的數(shù)據(jù)實(shí)施追加校驗(yàn)寫(xiě)入的方式，如圖4中的一點(diǎn)劃線所示，使閾值分布范圍的最大值大體保持一定且使最低值上升，從而減小其分布寬度(SE15)。采用這種方式，可以增加寫(xiě)入狀態(tài)閾值分布的分離寬度，而且如讀出判定閾值根據(jù)先列寫(xiě)入標(biāo)記產(chǎn)生變化，也可以保持閾值的電壓安全系數(shù)。在這兒，可以通過(guò)SE12程序使存儲(chǔ)單元閾值的變化量，由狀態(tài)“11”一直變化至狀態(tài)“01”。特別需要指出的是，對(duì)于表示擦除狀態(tài)的狀態(tài)“11”，用測(cè)定正閾值用的讀出放大器對(duì)處于負(fù)側(cè)的閾值的判定，由于對(duì)動(dòng)作點(diǎn)的變化難以測(cè)定，故需要將其擴(kuò)大至2V以上。因此，由狀態(tài)“11”至狀態(tài)“01”時(shí)閾值的變化量為4V，這是相當(dāng)大的，與此相比，本發(fā)明可以通過(guò)SE15程序使存儲(chǔ)單元的閾值變化量小于寫(xiě)入閾值分布寬度左右(<0.5V>，所以SE15對(duì)將存儲(chǔ)單元M1’閾值上升的影響減小至在先技術(shù)例的0.5V/4V～0.125倍以下，即可以將其抑制為非常小的值。
然而在這兒所示的暫時(shí)存儲(chǔ)裝置，也可以采用形成在讀出放大器46之內(nèi)的數(shù)據(jù)寄存器，這能夠減少數(shù)據(jù)傳送所需要的時(shí)間，以及驅(qū)動(dòng)數(shù)據(jù)線I/O所需要消耗的電力。
下面參考圖5和圖6，對(duì)作為本實(shí)施例的數(shù)據(jù)讀出動(dòng)作進(jìn)行說(shuō)明。
在這兒為了容易理解說(shuō)明，考慮由與數(shù)據(jù)線BL2a相連接的存儲(chǔ)單元M1’實(shí)施數(shù)據(jù)讀出的場(chǎng)合。首先，在讀出放大器46中的數(shù)據(jù)寄存器中讀出與數(shù)據(jù)線BL2a相連接的數(shù)據(jù)傳送線BL1a上的存儲(chǔ)單元M1的數(shù)據(jù)。在這兒，存儲(chǔ)單元M1形成在與存儲(chǔ)單元M1’沿行方向相鄰的位置處，并且為屬于同一分割塊的存儲(chǔ)單元。這時(shí)，同時(shí)在讀出放大器46’中的數(shù)據(jù)寄存器處，讀出與數(shù)據(jù)傳送線BL1ad相連接的寫(xiě)入順序存儲(chǔ)的單元中的數(shù)據(jù)(SE1)。在這時(shí)，讀出數(shù)據(jù)判定用的閾值，可以為比狀態(tài)“11”的閾值上限高且比狀態(tài)“10”的閾值下限低的值。通過(guò)這種讀出動(dòng)作，可以調(diào)查或先列寫(xiě)入存儲(chǔ)單元M1，或存儲(chǔ)在讀出放大器46’內(nèi)的數(shù)據(jù)寄存器的，分割塊內(nèi)的存儲(chǔ)單元M1的數(shù)據(jù)處于擦除的狀態(tài)。
隨后，通過(guò)利用控制電路40對(duì)46’和46中的數(shù)據(jù)實(shí)施判斷，判斷存儲(chǔ)單元M1是否比存儲(chǔ)單元M1’先列實(shí)施寫(xiě)入(SE2)。對(duì)于寫(xiě)入順序存儲(chǔ)的單元處于為狀態(tài)“00”或狀態(tài)“01”的寫(xiě)入狀態(tài)的場(chǎng)合，或是分割塊之內(nèi)的存儲(chǔ)單元M1的數(shù)據(jù)全部為位“11”、即擦除狀態(tài)的場(chǎng)合，由于存儲(chǔ)單元M1’寫(xiě)入之后不對(duì)存儲(chǔ)單元M1實(shí)施寫(xiě)入操作，所以當(dāng)讀出判斷閾值為第一設(shè)定值(SE4)時(shí)，對(duì)存儲(chǔ)單元M1’實(shí)施讀出(SE5)。第一讀出閾值如圖6所示，按照相鄰存儲(chǔ)單元為擦除狀態(tài)“11”的存儲(chǔ)單元的閾值分布，最好使其位于閾值分離寬度的大體中間位置處以便在閾值分離寬度中放入判定閥值。在另一方面，對(duì)于寫(xiě)入順序存儲(chǔ)的單元處于狀態(tài)“11”的場(chǎng)合，而且分割塊之內(nèi)的存儲(chǔ)單元M1處的數(shù)據(jù)中某一個(gè)位不處于擦除狀態(tài)“11”的場(chǎng)合，在存儲(chǔ)單元M1’寫(xiě)入之后是對(duì)存儲(chǔ)單元M1實(shí)施寫(xiě)入的狀態(tài)，所以當(dāng)讀出判斷閾值為第二設(shè)定值(SE3)時(shí)，對(duì)存儲(chǔ)單元M1’實(shí)施讀出(SE5)。第二讀出閾值可以如圖6所示，假定依據(jù)SE10～SE15，向相鄰存儲(chǔ)單元M1’實(shí)施追加寫(xiě)入之后的該存儲(chǔ)單元M1的閾值分布，最好使其位于閾值分離寬度的大體中間位置處以便在閾值分離寬度中放入判定閥值。由圖6中可以明確獲知，第二閾值比第一閾值上升ΔV。這一ΔV大約為(相鄰存儲(chǔ)單元在狀態(tài)為“01”時(shí)的閾值)-(相鄰存儲(chǔ)單元在狀態(tài)為“11”時(shí)的閾值)。
如上所述的讀出、寫(xiě)入，不僅可以應(yīng)用于對(duì)于相鄰存儲(chǔ)單元沿行方向、即存儲(chǔ)單元M1’的存儲(chǔ)單元M1，也可以應(yīng)用于對(duì)于相鄰存儲(chǔ)單元沿列方向、即存儲(chǔ)單元M1’的存儲(chǔ)單元M0’和M2’，只要將所述寫(xiě)入順序中有關(guān)存儲(chǔ)單元M1部分改寫(xiě)為存儲(chǔ)單元M0’或存儲(chǔ)單元M2’，將數(shù)據(jù)線BL2x替換為數(shù)據(jù)線WL1、數(shù)據(jù)線BL1x替換為數(shù)據(jù)線WL0或WL2即可。
J.H.Chern在論文IEEE Electron Device Letters，13.No.1.pp32～34(1992)中指出，沿源極、漏極共享方向相鄰的電荷蓄積層間的容量C，當(dāng)電荷蓄積層的厚度為T、電荷蓄積層間的間隔為S、電荷蓄積層沿源極/漏極方向上的長(zhǎng)度為W時(shí)，如果隧道絕緣膜的厚度為電荷蓄積層間的間隔的1/10以下，與下式成比例，這是公知的。C∝1.064(TS)(TT+0.5S)0.695+(WW+0.8S)(TT+0.5S)0.804]]>對(duì)于上述公式中T＜0.5S的場(chǎng)合，電荷蓄積層的電場(chǎng)以源極/漏極層為終端，所以電荷蓄積層間的電容量表示僅小于{T/(T+0.5S)}項(xiàng)。與此相反，對(duì)于T＞0.5S的場(chǎng)合，源極/漏極對(duì)電荷蓄積層電場(chǎng)的屏蔽效果比較弱，所以和T＜0.5S的場(chǎng)合相比電荷蓄積層間的電容量將急劇上升，從而可能使相鄰存儲(chǔ)單元間的閾值變動(dòng)增大。換句話說(shuō)就是，在本發(fā)明中由于相鄰的存儲(chǔ)單元共享源極和漏極，所以在電荷蓄積層間的間隔S為電荷蓄積層厚度T的兩倍以下時(shí)可以充分發(fā)揮其效果。
采用本實(shí)施例時(shí)可以獲得的優(yōu)點(diǎn)如下所示。
①在本實(shí)施例中對(duì)相鄰存儲(chǔ)單元的寫(xiě)入數(shù)據(jù)全部實(shí)施校驗(yàn)寫(xiě)入。因此，即使相鄰存儲(chǔ)單元實(shí)施寫(xiě)入之后，也可以將閾值分布保持在比較小的范圍之內(nèi)。
②在塊初始擦除之后不需要對(duì)存儲(chǔ)單元實(shí)施擦除處理，僅實(shí)施寫(xiě)入操作，所以可以將閾值分布保持在比較小的范圍之內(nèi)。因此，在將快速存儲(chǔ)器中的阱電位回復(fù)至0V時(shí)，不再需要比較長(zhǎng)的擦除時(shí)間之后的回復(fù)時(shí)間，所以可以實(shí)施高速寫(xiě)入操作。而且，不再需要使用在柵處施加負(fù)電壓用的電路，所以可以使數(shù)據(jù)控制線驅(qū)動(dòng)器2的電路和阱構(gòu)造簡(jiǎn)單化。特別是當(dāng)數(shù)據(jù)讀出所需要的時(shí)間(period)為tR，包含校驗(yàn)的數(shù)據(jù)寫(xiě)入時(shí)間為tW，對(duì)暫時(shí)存儲(chǔ)裝置實(shí)施數(shù)據(jù)傳送的傳送時(shí)間為tt時(shí)，寫(xiě)入狀態(tài)判斷僅僅需要與tW相當(dāng)?shù)臅r(shí)間，所以可以在最大達(dá)(tR+2×tW+2×tt)的時(shí)間中實(shí)施寫(xiě)入操作。
③與如后所述的第二實(shí)施例中兩頁(yè)部分相比較，暫時(shí)存儲(chǔ)裝置可以為一頁(yè)部分，所以可以進(jìn)一步減小暫時(shí)存儲(chǔ)裝置的占有面積，并且可以減少電力消耗。
④與如后所述的第二實(shí)施例中的擦除場(chǎng)合相比較，在不實(shí)施寫(xiě)入的分割頁(yè)，不施加擦除應(yīng)力和再寫(xiě)入應(yīng)力，所以可以獲得具有更高可靠性的存儲(chǔ)單元。
⑤與如后所述的第三實(shí)施例相比較，它還可以應(yīng)用在一個(gè)存儲(chǔ)單元中存儲(chǔ)兩值數(shù)據(jù)的場(chǎng)合。
⑥由于相對(duì)于分割部件分別設(shè)置有寫(xiě)入順序存儲(chǔ)的單元，所以可以在每個(gè)分割塊中任意設(shè)定寫(xiě)入順序，從而可以對(duì)閾值實(shí)施修正。
而且，寫(xiě)入順序存儲(chǔ)用的存儲(chǔ)單元陣列7即使存儲(chǔ)單元陣列1中的數(shù)據(jù)為兩值以上的多值數(shù)據(jù)的場(chǎng)合，也可以對(duì)兩值數(shù)據(jù)實(shí)施存儲(chǔ)，從而可以獲得足夠的閾值安全系數(shù)，并且可以減少寫(xiě)入順序存儲(chǔ)用的存儲(chǔ)單元陣列7的錯(cuò)誤讀出概率和數(shù)據(jù)破壞概率。
(第二實(shí)施例)
圖7為表示作為本發(fā)明第二實(shí)施例的示意性方框圖。
本實(shí)施例與第一實(shí)施例大體相同，僅僅是寫(xiě)入順序存儲(chǔ)的存儲(chǔ)單元陣列7、讀出放大器46、第二電壓Vref產(chǎn)生電路(41e)的構(gòu)成形式，以及相應(yīng)的寫(xiě)入順序與第一實(shí)施例有所不同。而且，在本實(shí)施例中與第一實(shí)施例中相同的部分，以及相同的電壓關(guān)系均用相同的參考標(biāo)號(hào)表示，所以在這兒省略了對(duì)它們的詳細(xì)說(shuō)明。
在圖7中，數(shù)據(jù)輸入輸出連接線I/O或I/OB是與控制電路40相連接著的。而且連接著由控制電路40向控制襯底電壓的電路的輸出信號(hào)，并通過(guò)如后所述的SE126，控制實(shí)施弱擦除操作用的定時(shí)。
在下面的說(shuō)明中，晶體管的導(dǎo)通狀態(tài)(ON)，表示柵電極處施加有比晶體管閾值高的電壓，從而使金屬絕緣半導(dǎo)體場(chǎng)效應(yīng)晶體管(MISFET)的源極和漏極處于導(dǎo)通的狀態(tài)，晶體管的阻斷狀態(tài)(OFF)，表示在柵電極處施加有比晶體管閾值小的電壓，從而使金屬絕緣半導(dǎo)體場(chǎng)效應(yīng)晶體管(MISFET)的源極和漏極處于阻斷的狀態(tài)。晶體管的閾值為流經(jīng)源極和漏極間的電流為40毫微安(nA)×(溝道寬度)/(柵長(zhǎng))時(shí)的柵電壓。而且在本實(shí)施例中，由于常規(guī)的互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)的邏輯電路構(gòu)成簡(jiǎn)單，所以取閾值為正值的晶體管為例進(jìn)行說(shuō)明，對(duì)于沒(méi)有特別說(shuō)明的場(chǎng)合，例如設(shè)位于0.5V～15V范圍之內(nèi)的Vcc正向電壓為控制電壓提供時(shí)，則邏輯為電位“H”，電路處于導(dǎo)通狀態(tài)，例如設(shè)0V接地電壓(GND)為控制電壓提供時(shí)，則邏輯為電位“L”，電路處于阻斷狀態(tài)。不言而喻，即使采用閾值為負(fù)值的晶體管的場(chǎng)合，也可以使閾值包含在柵電壓的變化范圍之內(nèi)。
在本實(shí)施例中，還可以使相鄰存儲(chǔ)單元實(shí)施寫(xiě)入之后的閾值，以及相鄰存儲(chǔ)單元處于擦除狀態(tài)時(shí)的閾值一致，例如說(shuō)統(tǒng)一為讀出判斷閾值。
下面參考圖8和圖9，對(duì)作為本實(shí)施例的數(shù)據(jù)寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。在這兒，實(shí)施數(shù)據(jù)寫(xiě)入的存儲(chǔ)單元塊，為可以通過(guò)例如擦除電荷蓄積層26上的電子等等公知的方式，對(duì)數(shù)據(jù)實(shí)施擦除的存儲(chǔ)單元塊。讀出放大器46、46’中的數(shù)據(jù)寄存器的初始值，設(shè)定成數(shù)據(jù)擦除狀態(tài)。而且不難理解，通過(guò)使電壓適當(dāng)反轉(zhuǎn)等等方式，可以方便地對(duì)狀態(tài)“1”和“0”的條件實(shí)施反轉(zhuǎn)。
下面參考圖38中的參考標(biāo)號(hào)，對(duì)存儲(chǔ)單元進(jìn)行說(shuō)明。在這兒為了容易理解說(shuō)明，僅考慮與數(shù)據(jù)線BL2a相連接的存儲(chǔ)單元M1’實(shí)施四值數(shù)據(jù)寫(xiě)入的場(chǎng)合。
首先，在讀出放大器46中的數(shù)據(jù)寄存器讀出與數(shù)據(jù)傳送線BL2a相鄰接的數(shù)據(jù)傳送線BL1a的存儲(chǔ)單元M1中的數(shù)據(jù)。在這兒，存儲(chǔ)單元M1形成在與存儲(chǔ)單元M1’相鄰的位置處，為屬于同一分割塊的存儲(chǔ)單元，通過(guò)這種動(dòng)作，同時(shí)也讀出數(shù)據(jù)傳送線BL1x(x＝a、b、c……k)的存儲(chǔ)單元中的數(shù)據(jù)(SE120)。在這時(shí)，讀出數(shù)據(jù)判定的閾值，可以為比狀態(tài)“11”的閾值上限高且比狀態(tài)“10”的閾值下限低的閥值，而且最好取為狀態(tài)“11”的閾值上限和狀態(tài)“10”的閾值下限之間大約一半處的閥值，最易于確保安全系數(shù)。通過(guò)這種讀出動(dòng)作，可以將存儲(chǔ)單元的讀出狀態(tài)、即是否是狀態(tài)“10”、“00”或狀態(tài)“01”，存儲(chǔ)在位于讀出放大器46’中的數(shù)據(jù)寄存器處。
然后將連接線I/O預(yù)通電至電壓Vcc之后，使屬于分割頁(yè)的讀出放大器46中的晶體管Qxa處于導(dǎo)通狀態(tài)(ON)，判斷連接線I/O的電壓例如設(shè)Vcc/2為閾值電壓(SE121)。這時(shí)，對(duì)存儲(chǔ)單元陣列1中屬于分割頁(yè)的全部比特為擦除狀態(tài)“11”時(shí)的場(chǎng)合，則連接線I/O的輸出為電位“H”、即為Vcc，即使一個(gè)存儲(chǔ)單元已寫(xiě)入完?duì)顟B(tài)時(shí)，則連接線I/O的輸出為電位“L”，所以即使不一個(gè)一個(gè)調(diào)查讀出放大器的狀態(tài)，也可以快速地實(shí)施判斷。
隨后，在屬于分割頁(yè)的全部比特處于擦除狀態(tài)的場(chǎng)合，由于相鄰存儲(chǔ)單元M1是不寫(xiě)入狀態(tài)，而繼續(xù)對(duì)存儲(chǔ)單元M1’實(shí)施寫(xiě)入操作。換句話說(shuō)就是，在讀出放大器46的頁(yè)寄存器處于擦除狀態(tài)的初始值之后，將寫(xiě)入數(shù)據(jù)通過(guò)外部連接線I/O傳送至目的分割頁(yè)寄存器46處(SE132)，并且實(shí)施寫(xiě)入操作(SE133)。
在另一方面，在有用屬于分割頁(yè)記錄的比特寫(xiě)入狀態(tài)時(shí)，變?yōu)閷?duì)相鄰存儲(chǔ)單元M1實(shí)施先列寫(xiě)入的狀態(tài)。對(duì)于這種場(chǎng)合，對(duì)屬于存儲(chǔ)單元M1的一頁(yè)數(shù)據(jù)實(shí)施讀出(SE122)，并且在通過(guò)例如數(shù)據(jù)輸入輸出緩沖器45暫時(shí)傳遞并存儲(chǔ)至?xí)簳r(shí)存儲(chǔ)裝置1之后(SE123)，對(duì)屬于存儲(chǔ)單元M1’的一頁(yè)數(shù)據(jù)實(shí)施讀出(SE124)，并且通過(guò)例如數(shù)據(jù)輸入輸出緩沖器45暫時(shí)傳遞并存儲(chǔ)至?xí)簳r(shí)存儲(chǔ)裝置2處。
隨后，對(duì)與存儲(chǔ)單元M1和存儲(chǔ)單元M1’相連接的數(shù)據(jù)選擇線上的存儲(chǔ)單元都實(shí)施弱擦除，降低其閾值(SE126)，存儲(chǔ)單元M1由如圖9中的一點(diǎn)劃線所示的分布，變化為如實(shí)線所示的分布。這一閾值的下降量，為比相鄰存儲(chǔ)單元的閾值增大量最大值還要大的值。如果舉例來(lái)說(shuō)，作為SE126中的弱擦除方式，可以使與存儲(chǔ)單元M1和存儲(chǔ)單元M1’相連接的數(shù)據(jù)選擇線保持為0V，使另一數(shù)據(jù)選擇線處于浮置(floating)狀態(tài)，并且可以通過(guò)在10微秒(μs)至1秒(s)之間使電壓上升至5V到20V的方式，制作形成存儲(chǔ)單元陣列1用的阱。
對(duì)于相應(yīng)的分割頁(yè)，對(duì)暫時(shí)存儲(chǔ)裝置2中的數(shù)據(jù)與寫(xiě)入數(shù)據(jù)取邏輯積，并存儲(chǔ)在暫時(shí)存儲(chǔ)裝置2中(SE127)。在這時(shí)，對(duì)于非相應(yīng)的分割頁(yè)，則仍采用暫時(shí)存儲(chǔ)裝置1中的數(shù)據(jù)。
隨后，通過(guò)數(shù)據(jù)輸入輸出緩沖器45將暫時(shí)存儲(chǔ)裝置2中的數(shù)據(jù)，傳送至讀出放大器46中的寄存器處后(SE128)，對(duì)于屬于存儲(chǔ)單元M1’的頁(yè)，實(shí)施追加寫(xiě)入操作(SE129)。在這兒，圖9表示是寫(xiě)入數(shù)據(jù)為四值數(shù)據(jù)時(shí)，存儲(chǔ)單元M1的閾值分布。在SE129的程序之前，呈如圖中實(shí)線所示的閾值分布，在SE129之后，由于電容耦合而使閾值部分上升，呈如圖49中的虛線的、分布寬度更寬的閾值分布。在本實(shí)施例中，隨后可通過(guò)數(shù)據(jù)輸入輸出緩沖器45，對(duì)在SE123由暫時(shí)存儲(chǔ)在暫時(shí)存儲(chǔ)裝置1中的、包含一頁(yè)的存儲(chǔ)單元M1的數(shù)據(jù)實(shí)施傳送(SE130)，并且可以通過(guò)對(duì)存儲(chǔ)單元M1中的數(shù)據(jù)實(shí)施追加校驗(yàn)寫(xiě)入的方式，如圖9中的一點(diǎn)劃線所示、使閾值分布寬度的最大值大體保持一定且最低值上升，從而可以減小分布寬度(SE131)。采用如上所述的這種方式，可以使閾值分布大致等于相鄰存儲(chǔ)單元處于擦除狀態(tài)時(shí)的閾值，寫(xiě)入相鄰存儲(chǔ)單元之后的閾值分布大體等于寫(xiě)入的閥值。
采用這種方式，可以增加寫(xiě)入狀態(tài)時(shí)閾值分布的分布寬度，而且如使讀出判定閾值根據(jù)先列寫(xiě)入標(biāo)記變化，也可以確保閾值的電壓安全系數(shù)。在這兒，SE129程序使存儲(chǔ)單元的閾值變化量，由狀態(tài)“11”一直變化至狀態(tài)“01”。特別是對(duì)于擦除狀態(tài)“11”，由于在測(cè)定正閾值用的讀出放大器負(fù)側(cè)閾值判定因動(dòng)作點(diǎn)的變化而難以測(cè)定，所以需要擴(kuò)大至2V以上。因此，由狀態(tài)“11”至狀態(tài)“01”時(shí)的閾值變化量相當(dāng)大，為4V，與此相比，可以通過(guò)SE131程序使存儲(chǔ)單元的閾值變化量減小至寫(xiě)入閾值分布寬度左右(<0.5V>，所以SE131對(duì)存儲(chǔ)單元M1’閾值上升的影響減小至在先技術(shù)例的0.5V/4V～0.125倍以下，即可以將其抑制至非常小的值。
當(dāng)然，在這兒表示的暫時(shí)存儲(chǔ)裝置1、2，也可以設(shè)置在半導(dǎo)體存儲(chǔ)裝置的外部，也可以是形成在數(shù)據(jù)線(I/O)的讀出放大電路46之內(nèi)的數(shù)據(jù)寄存器。但形成在數(shù)據(jù)線(I/O)的讀出放大電路46之內(nèi)的數(shù)據(jù)寄存器，能夠減少數(shù)據(jù)傳送所需要的時(shí)間和驅(qū)動(dòng)數(shù)據(jù)線I/O所需要消耗的電力。
本實(shí)施例的讀出動(dòng)作與在先技術(shù)實(shí)例相同，所以在這兒省略了對(duì)它們的詳細(xì)說(shuō)明。
如上所述的讀出、寫(xiě)入操作，不僅可以應(yīng)用于相鄰存儲(chǔ)單元為行方向、即對(duì)存儲(chǔ)單元M1，為存儲(chǔ)單元M1的場(chǎng)合，也可以應(yīng)用于相鄰存儲(chǔ)單元為列方向、即對(duì)存儲(chǔ)單元M1’為存儲(chǔ)單元M0和M2的場(chǎng)合，可以將所述寫(xiě)入順序中的存儲(chǔ)單元M1部分，改寫(xiě)為存儲(chǔ)單元M0’或存儲(chǔ)單元M2’，將數(shù)據(jù)線BL2x替換為數(shù)據(jù)線WL1、數(shù)據(jù)線BL1x替換為數(shù)據(jù)線WL0或WL2。
而且在本實(shí)施例中，由于對(duì)于分割塊檢測(cè)各相鄰存儲(chǔ)單元的寫(xiě)入狀態(tài)，所以對(duì)每一個(gè)分割塊的寫(xiě)入順序?qū)嵤┤我庠O(shè)定，并且可以對(duì)閾值實(shí)施修正。
第二實(shí)施例除了具有與第一實(shí)施例相同的優(yōu)點(diǎn)之外，還具有如下所示的優(yōu)點(diǎn)。
①在本實(shí)施例中可以對(duì)相鄰存儲(chǔ)單元中的寫(xiě)入數(shù)據(jù)全部實(shí)施校驗(yàn)寫(xiě)入。因此即使在相鄰存儲(chǔ)單元實(shí)施寫(xiě)入后，也可以使閾值分布寬度保持為比較小的值。
②在本實(shí)施例中可以不根據(jù)相鄰存儲(chǔ)單元有無(wú)數(shù)據(jù)寫(xiě)入，使讀出判斷閾值保持為一定值。因此，能與在先技術(shù)例同樣的高速實(shí)施讀出操作。
③在本實(shí)施例中不需要設(shè)置有如第一實(shí)施例和如后所述的第三實(shí)施例中使用的寫(xiě)入順序存儲(chǔ)的存儲(chǔ)單元陣列，所以可以進(jìn)一步縮小電路面積。
④與如后所述的第三實(shí)施例相比較，本實(shí)施例還可以應(yīng)用于一個(gè)存儲(chǔ)單元中存儲(chǔ)兩值數(shù)據(jù)的場(chǎng)合。
當(dāng)然，用本實(shí)施例的電路構(gòu)成，用SE10～SE15對(duì)SE122～SE131實(shí)施替換，從而可以獲得能夠使用如圖5所示的讀出流程圖的構(gòu)成。
而且用第一實(shí)施例的電路構(gòu)成，對(duì)SE10和SE122～SE131實(shí)施替換，也獲得與在先技術(shù)實(shí)例相同的構(gòu)成，對(duì)于這種場(chǎng)合，構(gòu)成方面的優(yōu)點(diǎn)分別與電路構(gòu)成方面的優(yōu)點(diǎn)相同，而對(duì)于讀出、寫(xiě)入方面的優(yōu)點(diǎn)，分別與利用程序說(shuō)明過(guò)的優(yōu)點(diǎn)相同。
(第三實(shí)施例)圖10表示作為本發(fā)明第三實(shí)施例用的示意性方框圖。
本實(shí)施例與第一實(shí)施例大體相同，僅僅是第二電壓Vref產(chǎn)生電路(41e)的構(gòu)成形式，以及寫(xiě)入和讀出程序與第一實(shí)施例有所不同。而且在本實(shí)施例中，不再需要將分割后的讀出放大選擇信號(hào)由校驗(yàn)控制電路4施加至列譯碼器48處，從而可以一并對(duì)讀出放大選擇信號(hào)實(shí)施施加。而且，本實(shí)施例中與第一實(shí)施例、第二實(shí)施例中相同的部分，以及相同的電壓關(guān)系均已用相同的參考標(biāo)號(hào)表示，所以在這兒省略了對(duì)它們的詳細(xì)說(shuō)明。
在本實(shí)施例中，是在一個(gè)存儲(chǔ)單元中存儲(chǔ)有兩值以上的多個(gè)閾值，比如說(shuō)為四值閾值，存儲(chǔ)在一起的兩個(gè)比特，可以相對(duì)于相鄰存儲(chǔ)單元一邊實(shí)施校驗(yàn)一邊實(shí)施每一比特的寫(xiě)入。采用這種方式，還可以對(duì)相鄰存儲(chǔ)單元電容耦合產(chǎn)生的閾值變化實(shí)施補(bǔ)償。而且在本實(shí)施例中，還公開(kāi)了讀出放大電路46的一種具體構(gòu)成形式。
圖11表示作為第三實(shí)施例的讀出放大器46的一個(gè)電路塊例。
正如圖11所示，這種讀出放大器46主要由可數(shù)據(jù)再生的數(shù)據(jù)寄存器R1、R2，選擇充電和放電電路，數(shù)據(jù)寄存器TR1和數(shù)據(jù)寄存器TR3構(gòu)成。在這兒，由可數(shù)據(jù)再生的數(shù)據(jù)寄存器R1、R2至少具有兩個(gè)電壓穩(wěn)定點(diǎn)，所以是一種可以將至少一個(gè)電壓穩(wěn)定點(diǎn)的電壓施加至輸入輸出電壓節(jié)點(diǎn)處，并且具有使所述輸入輸出節(jié)點(diǎn)處的電壓反饋至所述電壓穩(wěn)定點(diǎn)功能的數(shù)據(jù)寄存器。這種數(shù)據(jù)寄存器還可以由如圖12A～圖12E所示的、呈逆向并聯(lián)連接形式的反相器構(gòu)成的觸發(fā)器電路構(gòu)成。在可數(shù)據(jù)再生的數(shù)據(jù)寄存器R1處還形成有形成數(shù)據(jù)輸入、輸出用的電壓節(jié)點(diǎn)N3。也可以形成組成電壓節(jié)點(diǎn)N3的反轉(zhuǎn)輸出的電壓節(jié)點(diǎn)N4。而且，數(shù)據(jù)寄存器R1與控制數(shù)據(jù)保持用的信號(hào)Ф7相連接。數(shù)據(jù)寄存器TR3的輸入、輸出端子與數(shù)據(jù)寄存器R1相連接，并施加有數(shù)據(jù)寄存器TR3的數(shù)據(jù)輸出控制信號(hào)Ф5。對(duì)于數(shù)據(jù)寄存器TR3的數(shù)據(jù)輸入端子和輸出端子分離的場(chǎng)合，也可以施加數(shù)據(jù)保持控制信號(hào)Ф6。
如上所述的電壓節(jié)點(diǎn)N3，與選擇充電和選擇放電電路中的一個(gè)輸入輸出端相連接。選擇充電和選擇放電電路與數(shù)據(jù)寄存器TR1相連接，以便能夠?qū)㈦妷汗?jié)點(diǎn)N3的數(shù)據(jù)保持在數(shù)據(jù)寄存器TR1處。作為數(shù)據(jù)保持控制信號(hào)用的信號(hào)Ф4，以及作為數(shù)據(jù)寄存器TR1的數(shù)據(jù)輸出控制信號(hào)的信號(hào)Ф3，被施加至數(shù)據(jù)寄存器TR1處。可以利用數(shù)據(jù)寄存器TR1中的保持?jǐn)?shù)據(jù)，對(duì)電壓節(jié)點(diǎn)N2的選擇充電實(shí)施控制。在這兒，充電、放電用切換信號(hào)Ф2，以及對(duì)電壓節(jié)點(diǎn)N2、電壓節(jié)點(diǎn)N3實(shí)施導(dǎo)通、非導(dǎo)通控制用的信號(hào)Ф10，被施加至選擇充電和選擇放電電路處。通過(guò)使信號(hào)Ф2反轉(zhuǎn)的方式，還可以利用數(shù)據(jù)寄存器TR1中的保持?jǐn)?shù)據(jù)，對(duì)電壓節(jié)點(diǎn)N2的選擇放電實(shí)施控制。
通過(guò)電壓節(jié)點(diǎn)N2對(duì)數(shù)據(jù)傳送線BL1、BL2實(shí)施充電用的晶體管Q3，以及對(duì)充電實(shí)施控制用的信號(hào)Ф11，與電壓節(jié)點(diǎn)N2相連接。電壓節(jié)點(diǎn)N2還通過(guò)晶體管Q1、Q2與若干條數(shù)據(jù)傳送線BL1、BL2相連接。在圖11的晶體管Q1、Q2為與如圖2所示的晶體管Q1x、Q2x(x＝a、b、c……k)相同的晶體管。與電壓節(jié)點(diǎn)N2相連接的數(shù)據(jù)傳送線的條數(shù)，為了防止沿?cái)?shù)據(jù)選擇線方向相鄰的存儲(chǔ)單元電容耦合影響可以是若干條，然而從地址編碼的角度考慮最好為2i(i為正整數(shù))個(gè)。
電壓節(jié)點(diǎn)N2還通過(guò)晶體管Q5與電壓節(jié)點(diǎn)N1相連接。晶體管Q5與控制其導(dǎo)通用的信號(hào)Ф9相連接。而且，電壓節(jié)點(diǎn)N2還具有通過(guò)使與控制線sel1、sel2、信號(hào)Ф9、Ф11、Ф13、Ф3相連接的寄存器處于阻斷狀態(tài)的方式，對(duì)呈浮置狀態(tài)的數(shù)據(jù)實(shí)施暫時(shí)存儲(chǔ)的數(shù)據(jù)寄存器TR2的功能。為了能夠確保更大的電容而具有良好的數(shù)據(jù)保持特性，在電壓節(jié)點(diǎn)N2處還可以連接有電容為0.01微微法(pF)至10微微法(pF)的電容器C1。
電壓節(jié)點(diǎn)N1與可實(shí)施數(shù)據(jù)再生的數(shù)據(jù)寄存器R2上的輸入輸出端子相連接。電壓節(jié)點(diǎn)N1還通過(guò)晶體管Q4與共用數(shù)據(jù)線I/O相連接。這種晶體管Q4與如圖2所示的晶體管Qxa(x＝a、b、c……k)相同，其共用數(shù)據(jù)線I/O沿?cái)?shù)據(jù)選擇線方向延伸，并且由多個(gè)讀出放大電路共享。在如上所述的電路中，最好使信號(hào)Ф2～Ф7、信號(hào)Ф9～Ф11、控制線sel1、sel2沿?cái)?shù)據(jù)選擇線的方向延伸，并且由多個(gè)讀出放大器46、46’共享。采用這種構(gòu)成形式，可以減少對(duì)多個(gè)讀出放大器46、46’實(shí)施控制用的信號(hào)線數(shù)目，進(jìn)而減少布線以減小電路面積。晶體管Q4的輸入信號(hào)Ф1還與列譯碼器相連接。
圖12A～圖12E示出了數(shù)據(jù)寄存器R1和R2的一種具體構(gòu)成形式。在下面的說(shuō)明中，表示信號(hào)Ф7由電位“L”變化為電位“H”的場(chǎng)合對(duì)電壓節(jié)點(diǎn)N3的數(shù)據(jù)實(shí)施保持，并且在電位“H”的期間繼續(xù)保持該數(shù)據(jù)的實(shí)例，然而不言而喻，通過(guò)采用適當(dāng)?shù)男盘?hào)反轉(zhuǎn)電路和用p型晶體管替換n型晶體管的方式，可以方便地構(gòu)成在由電位“H”變化為電位“L”時(shí)能夠?qū)?shù)據(jù)實(shí)施保持的實(shí)例。在下面說(shuō)明中對(duì)反轉(zhuǎn)信號(hào)，用在信號(hào)名之前添加斜線“/”表示的。
而且在圖12A～圖12E中，數(shù)據(jù)寄存器R2還可以用電壓節(jié)點(diǎn)N1替換電壓節(jié)點(diǎn)N3，用信號(hào)Ф8替換信號(hào)Ф7。這些是對(duì)反相器逆向并聯(lián)連接而形成觸發(fā)器電路，在圖12A中，通過(guò)將信號(hào)Ф7作為SAP輸入信號(hào)，將信號(hào)Ф7的反轉(zhuǎn)信號(hào)作為SAN輸入信號(hào)的方式，實(shí)施數(shù)據(jù)鎖存。在圖12A的用互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)反相器作成的實(shí)例中，可以最大限度地減少晶體管數(shù)目，以減小電路面積。
在如圖12B所示的構(gòu)成實(shí)例是在反相器的電壓節(jié)點(diǎn)N3側(cè)使用塊反相器的實(shí)例，它與如圖12A所示構(gòu)成實(shí)例相比，具有下述的兩個(gè)優(yōu)點(diǎn)。
①由于Ф7可以僅向Ф11和Ф10的柵電容實(shí)施充電，所以可以減少驅(qū)動(dòng)信號(hào)線Ф7所需要的電流，進(jìn)而可以采用比較細(xì)的信號(hào)線實(shí)施平面布置。而且，Ф7與柵輸入連接，而不與組成電流或電壓輸出的源極/漏極相連接，所以與Ф7并聯(lián)連接著的讀出放大器的電位變動(dòng)，不會(huì)通過(guò)Ф7傳遞至其他讀出放大器處，從而可以實(shí)現(xiàn)穩(wěn)定地動(dòng)作。
②通過(guò)使Ф7處于電位“L”的方式，可以使電壓節(jié)點(diǎn)N3處于浮置狀態(tài)，而不隨電壓節(jié)點(diǎn)N4的電壓產(chǎn)生變化，從而可以對(duì)電壓節(jié)點(diǎn)N3的值實(shí)施鎖存。
而且，圖12C所示的構(gòu)成實(shí)例，除了圖12B的優(yōu)點(diǎn)①外，還有以下優(yōu)點(diǎn)，由于與Ф7相連接的晶體管Q11、Q12均由N溝道金屬氧化物半導(dǎo)體(NMOS)構(gòu)成，從而能以比面積比較大的P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管面積更小的面積構(gòu)成讀出放大器。而且對(duì)于信號(hào)Ф7為電位“L”的場(chǎng)合，可以阻斷由Vcc處流動(dòng)至接地點(diǎn)(GND)處的直流貫穿電流，從而可以減少電力消耗。
圖12D除了圖12B的優(yōu)點(diǎn)以外，Ф7’也可以是與Ф7相同的信號(hào)。如果使Ф7’的信號(hào)由電位“L”高至電位“H”的上升比Ф7早，則電壓節(jié)點(diǎn)N3首先處于浮置狀態(tài)，從而可以對(duì)其輸入數(shù)據(jù)實(shí)施鎖存，與此相反，如果Ф7的信號(hào)由電位“L”至電位“H”的上升比信號(hào)Ф7’的早，則電壓節(jié)點(diǎn)N4首先處于浮置狀態(tài)，從而可以對(duì)電壓節(jié)點(diǎn)N4的輸入數(shù)據(jù)實(shí)施鎖存。由于這種電路可以在電壓節(jié)點(diǎn)N3或電壓節(jié)點(diǎn)N4處于浮置狀態(tài)時(shí)實(shí)施輸入操作，所以如果采用如圖13A、圖13H～圖13K所示的構(gòu)成實(shí)例，可以使數(shù)據(jù)寄存器TR3中的數(shù)據(jù)穩(wěn)定復(fù)原。而且使Ф7和Ф7’均為電位“L”的場(chǎng)合，還可以阻斷由Vcc處流動(dòng)至接地點(diǎn)(GND)處的直流貫穿電流，從而可以減少電力消耗。
圖12E除了圖12B的優(yōu)點(diǎn)外，在使Ф7為電位“L”的場(chǎng)合，阻斷由Vcc處流動(dòng)至接地點(diǎn)(GND)處的直流貫穿電流，從而可以減少電力消耗。
對(duì)于數(shù)據(jù)寄存器R1、R2表示用互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)反相器的例字，然而還可以使用由N溝道金屬氧化物半導(dǎo)體(NMOS)形成的電可擦可編程型(EE)反相器、以及用替換P溝道金屬氧化物半導(dǎo)體(PMOS)的高阻抗負(fù)載的反相器形成，具有這種構(gòu)成形式的裝置動(dòng)作方式相類似，所以省略了對(duì)它們的詳細(xì)說(shuō)明。
圖13A～圖13K表示數(shù)據(jù)寄存器TR3的一個(gè)具體構(gòu)成實(shí)例。在下面的說(shuō)明中，表示信號(hào)Ф6由電位“H”變化為電位“L”時(shí)實(shí)施數(shù)據(jù)保持，并且在電位“L”期間繼續(xù)保持該數(shù)據(jù)的實(shí)例，然而不言而喻，通過(guò)采用適當(dāng)?shù)男盘?hào)反轉(zhuǎn)電路和用p型晶體管替換n型晶體管的方式，也可以方便地構(gòu)成能夠在由電位“H”變化為電位“L”時(shí)實(shí)施數(shù)據(jù)保持的實(shí)例。在下面的說(shuō)明中，表示以Ф5為電位“L”期間處于浮置狀態(tài)，在為電位“H”期間實(shí)施數(shù)據(jù)輸出的實(shí)例，然而不言而喻，通過(guò)采用適當(dāng)?shù)男盘?hào)反轉(zhuǎn)電路和用p型晶體管替換n型晶體管的方式，也可以方便地構(gòu)成在由電位“H”變化為電位“L”時(shí)實(shí)施數(shù)據(jù)輸出的實(shí)例。
如圖13A～圖13C所示的構(gòu)成實(shí)例是與動(dòng)態(tài)存儲(chǔ)器相同的數(shù)據(jù)保持電路，Ф5與Ф6共享。正如該圖所示，電位V1表示形成由Vdd處至接地點(diǎn)(GND)處之間的電壓的電壓節(jié)點(diǎn)。用這一電路可以保持作為電容器C2電荷量的數(shù)據(jù)。這些都可以用信號(hào)線數(shù)目和構(gòu)成元件數(shù)目少的、更小的面積構(gòu)成電路。
圖13D～圖13K所示的構(gòu)成實(shí)例是取存儲(chǔ)在晶體管Q7上柵電極處的電荷量作為數(shù)據(jù)，將其反轉(zhuǎn)輸出通過(guò)晶體管Q17、晶體管Q18實(shí)施輸出的電路。正如該圖所示，電位V1表示形成例如構(gòu)成接地點(diǎn)(GND)的電壓節(jié)點(diǎn)。通過(guò)采用這種電路構(gòu)成形式，可以使數(shù)據(jù)的輸入和輸出相分離，從而不會(huì)對(duì)數(shù)據(jù)讀出產(chǎn)生破壞，不再需要對(duì)讀出破壞實(shí)施復(fù)原用的數(shù)據(jù)寄存器，并且可以容易地對(duì)輸入和輸出定時(shí)實(shí)施調(diào)整。而且，即使在保持?jǐn)?shù)據(jù)為電位“H”的場(chǎng)合信號(hào)電荷消失，如將晶體管Q17的柵電極的節(jié)點(diǎn)保持在晶體管Q17的閾值之上，當(dāng)在電位“H”時(shí)對(duì)Ф5實(shí)施讀出時(shí)，可以使輸出節(jié)點(diǎn)和節(jié)點(diǎn)V1保持在導(dǎo)通狀態(tài)，進(jìn)而可以獲得更大的信號(hào)安全系數(shù)。
對(duì)于數(shù)據(jù)寄存器TR3可以采用如圖12A～圖12E所示的、可實(shí)施數(shù)據(jù)再生的數(shù)據(jù)寄存器電路構(gòu)成，然而當(dāng)采用如圖13A～圖13C所示的電路構(gòu)成時(shí)，可以將構(gòu)成晶體管數(shù)目減小至三個(gè)以下，電源線也可以用V1的一條，所以可以制作出更小的電路。
圖14A～圖14F表示選擇充電和選擇放電電路與數(shù)據(jù)寄存器TR1、即選擇充電/放電電路10的一個(gè)具體構(gòu)成實(shí)例。以下表示在Ф4和Ф12由電位“H”變化為電位“L”的場(chǎng)合實(shí)施數(shù)據(jù)保持，并且在電位“L”期間繼續(xù)保持該數(shù)據(jù)的的實(shí)例，然而不言而喻，通過(guò)采用適當(dāng)?shù)男盘?hào)反轉(zhuǎn)電路和用p型晶體管替換n型晶體管的方式，還可以方便地構(gòu)成在由電位“H”變化為電位“L”時(shí)實(shí)施數(shù)據(jù)保持的實(shí)例。以下表示在Ф3在為電位“L”期間處于浮置狀態(tài)，在電位“H”期間實(shí)施數(shù)據(jù)輸出的場(chǎng)合的實(shí)例，然而不言而喻，通過(guò)采用適當(dāng)?shù)男盘?hào)反轉(zhuǎn)電路和用p型晶體管替換n型晶體管的方式，也可以方便地構(gòu)成在由電位“H”變化為電位“L”時(shí)實(shí)施數(shù)據(jù)輸出的實(shí)例。而且表示在Ф2為電位“L”期間對(duì)電壓節(jié)點(diǎn)N2實(shí)施選擇放電、在Ф2為電位“H”期間對(duì)電壓節(jié)點(diǎn)N2實(shí)施選擇充電的場(chǎng)合。在這兒，作為Ф3，由于使晶體管Q20的閾值Vth的下降量減少，而將電壓節(jié)點(diǎn)N2的電位一直充電至Vcc-Vth，所以最好在信號(hào)Ф3為電位“H”的場(chǎng)合下使電壓為Vcc+Vth以上。
對(duì)于Ф10、Ф3、Ф4，還可以通過(guò)采用適當(dāng)?shù)男盘?hào)反轉(zhuǎn)電路和用p型晶體管替換n型晶體管的方式，方便地構(gòu)成在由電位“H”變化為電位“L”時(shí)實(shí)施數(shù)據(jù)保持的實(shí)例。
這種電路首先考慮使Ф3、Ф4、Ф10、Ф12、Ф13、Ф14處于“L”的初始狀態(tài)。連接線VBL處于Vcc。在圖14A～圖14D所示構(gòu)成實(shí)例中的Ф4處，以及圖14E、圖14F所示構(gòu)成實(shí)例中的Ф4和Ф14處施加“H”的脈沖，將電壓節(jié)點(diǎn)N3處的數(shù)據(jù)傳遞至晶體管Q21上的柵電極處隨后，使Ф4和Ф14處于電位“L”。向圖14C和圖14D所示的構(gòu)成實(shí)例中的Ф12處，以及圖14F所示構(gòu)成實(shí)例中的Ф4和Ф13處施加為電位“H”的脈沖，以便在與電壓節(jié)點(diǎn)N3的電位無(wú)關(guān)的條件下，將電壓節(jié)點(diǎn)N2處的數(shù)據(jù)傳遞至晶體管Q21的柵電極處。隨后，使Ф12和Ф13處于電位“L”。然后，通過(guò)晶體管Q3將電壓節(jié)點(diǎn)N2充電至Vcc之后，晶體管Q3導(dǎo)通使Ф10處于電位“L”，從而使電壓節(jié)點(diǎn)N2處于浮置狀態(tài)，使數(shù)據(jù)寄存器TR2處于數(shù)據(jù)保持狀態(tài)。通過(guò)使Ф10固定在電位“L”，使Ф2固定在0V或Vcc，使Ф3由電位“L”變化為電位“H”的方式，可以將保持在晶體管Q21柵電極的電荷量作為數(shù)據(jù)，并依據(jù)這一數(shù)據(jù)對(duì)電壓節(jié)點(diǎn)N2實(shí)施充電、放電操作。這一動(dòng)作被稱為選擇充電和選擇放電。
圖15A和圖15B分別表示的是這種電路選擇充電動(dòng)作和選擇放電時(shí)動(dòng)作的邏輯圖表。由粗線包圍著的部分表示在電壓節(jié)點(diǎn)N2的輸出得到存儲(chǔ)在晶體管Q21柵電極處的初始數(shù)據(jù)的反轉(zhuǎn)。即表示通過(guò)實(shí)施選擇放電動(dòng)作，在圖16所示的程序獲得的數(shù)據(jù)反轉(zhuǎn)信號(hào)。而且，在圖16所示的程序中，如第一實(shí)施例中所述的那樣，在使用格雷碼確定四值閾值的邏輯值序號(hào)的場(chǎng)合，閾值由低的順序依次為“11”、“10”、“00”、“01”，所以需要對(duì)作為后位比特的“0”、“1”的閾值順序?qū)嵤┓崔D(zhuǎn)。通過(guò)采用作為本實(shí)施例的選擇放電電路，可以用非常簡(jiǎn)單的電路構(gòu)成，在讀出放大器內(nèi)46中高速進(jìn)行在先技術(shù)實(shí)例所難以實(shí)現(xiàn)的反轉(zhuǎn)。因此，可以減少通過(guò)實(shí)施數(shù)據(jù)反轉(zhuǎn)用的數(shù)據(jù)輸入輸出緩沖器45朝向外部緩沖器實(shí)施數(shù)據(jù)傳送所需要的時(shí)間，并且可以減少驅(qū)動(dòng)數(shù)據(jù)線I/O所需要的電力消耗。
通過(guò)上面的說(shuō)明不難理解，可以利用選擇充電/放電電路10，將電壓節(jié)點(diǎn)N2或電壓節(jié)點(diǎn)N3的數(shù)據(jù)保持在晶體管Q21上的柵電極處，并且可以依據(jù)這一數(shù)據(jù)對(duì)節(jié)點(diǎn)N2實(shí)施選擇充電和放電。而且，可以通過(guò)向如圖14A～圖14D所示構(gòu)成實(shí)例中的Ф4處，以及如圖14E、圖14F所示構(gòu)成實(shí)例中的Ф4和Ф14處施加為電位“H”的脈沖的方式，使節(jié)點(diǎn)N2與節(jié)點(diǎn)N3間處于導(dǎo)通狀態(tài)。
下面為了簡(jiǎn)單起見(jiàn)，僅對(duì)元件數(shù)目最少的、如圖14A所示的選擇充電/放電電路10的動(dòng)作形式進(jìn)行說(shuō)明。圖14B可以實(shí)現(xiàn)與圖14A相同的電路動(dòng)作。圖14C和圖14D由于包含有如圖14A和圖14B所示的電路，所以不難理解當(dāng)信號(hào)Ф12處于電位“L”時(shí)它們可以實(shí)現(xiàn)同樣的動(dòng)作。圖14E、圖14F由于Ф14通常處于電位“H”，所以向Ф13處施加與Ф10處相同的信號(hào)時(shí)，可以實(shí)現(xiàn)同樣的動(dòng)作。
然后圖17表示，對(duì)數(shù)據(jù)寄存器R1和R2的數(shù)據(jù)內(nèi)容實(shí)施交換的一個(gè)程序?qū)嵗Ｔ谙旅娴恼f(shuō)明中，所謂數(shù)據(jù)再生表示即使由一個(gè)穩(wěn)定點(diǎn)將少量變動(dòng)的電壓施加至輸入輸出節(jié)點(diǎn)，也將所述輸入輸出節(jié)點(diǎn)處的電壓反饋至所述穩(wěn)定點(diǎn)處，能使邏輯信號(hào)振幅復(fù)原。在本實(shí)施例中用R1和R2實(shí)現(xiàn)。對(duì)于采用如圖13A～圖13K所示的、以及如圖14A～圖14F所示的數(shù)據(jù)寄存器電路，由于電源電壓節(jié)點(diǎn)只有一個(gè)，所以不能夠?qū)Χ禂?shù)據(jù)實(shí)施再生。如圖16和圖17所示的程序，可以在不對(duì)數(shù)據(jù)寄存器TR3的保持?jǐn)?shù)據(jù)都產(chǎn)生破壞的狀態(tài)下實(shí)施。
下面使用由數(shù)據(jù)寄存器TR3至所謂數(shù)據(jù)寄存器R1的數(shù)據(jù)恢復(fù)的表現(xiàn)，但這意味著在數(shù)據(jù)寄存器TR3輸出由于電荷泄露和陣列噪音等等而使輸出邏輯振幅電壓下降的電壓的場(chǎng)合，利用數(shù)據(jù)寄存器R1實(shí)施數(shù)據(jù)再生，將數(shù)據(jù)保持在數(shù)據(jù)寄存器R1處。這是指使例如Ф7處于電位“L”而處于數(shù)據(jù)讀出的狀態(tài)，在Ф5處于“H”之后，可以通過(guò)使Ф7由電位“L”變化為電位“H”的方式，對(duì)數(shù)據(jù)寄存器TR3的數(shù)據(jù)實(shí)施保持用的程序。由數(shù)據(jù)寄存器R1至數(shù)據(jù)寄存器TR3處的數(shù)據(jù)傳送表示這樣的順序，即在數(shù)據(jù)寄存器R1處于數(shù)據(jù)保持狀態(tài)、即Ф7處于電位“H”狀態(tài)下，通過(guò)使Ф6由電位“L”變化為電位“H”的方式傳送，隨后通過(guò)使信號(hào)Ф6由電位“H”變化為電位“L”，在數(shù)據(jù)寄存器R1存儲(chǔ)與數(shù)據(jù)寄存器TR3獨(dú)立數(shù)據(jù)。而且，所謂由數(shù)據(jù)寄存器R1至數(shù)據(jù)寄存器TR1處的數(shù)據(jù)傳送，可以按下述順序?qū)嵤?，首先在?shù)據(jù)寄存器R1處于數(shù)據(jù)保持狀態(tài)、即Ф7處于電位“H”的狀態(tài)下，在使Ф4由電位“L”變化為電位“H”，使數(shù)據(jù)寄存器TR1的電位與數(shù)據(jù)寄存器R1的輸出電位相等之后，使Ф4由電位“H”變化為電位“L”，而且所謂由數(shù)據(jù)寄存器R1至數(shù)據(jù)寄存器TR2處的數(shù)據(jù)傳送，可以按下述順序?qū)嵤?，首先在?shù)據(jù)寄存器R1處于數(shù)據(jù)保持狀態(tài)，即Ф7處于電位“H”的狀態(tài)下，在使Ф10由電位“L”變化為電位“H”，使數(shù)據(jù)寄存器TR2的電位與數(shù)據(jù)寄存器R1的輸出電位相等之后，使Ф7由電位“H”變化為電位“L”，所謂由數(shù)據(jù)寄存器TR2至數(shù)據(jù)寄存器R1處的數(shù)據(jù)傳送，可以按下述順序?qū)嵤?，首先使?shù)據(jù)寄存器R1處于數(shù)據(jù)讀出狀態(tài)，即Ф7處于電位“L”的狀態(tài)下，使Ф10由電位“L”變化為電位“H”，將數(shù)據(jù)寄存器TR2處的數(shù)據(jù)傳送至電壓節(jié)點(diǎn)N3處，隨后使Ф7由電位“L”變化為電位“H”，而處于數(shù)據(jù)保持狀態(tài)。
下面參考圖18和圖19，對(duì)作為本實(shí)施例的數(shù)據(jù)讀出動(dòng)作進(jìn)行說(shuō)明。
在本實(shí)施例中，是在一個(gè)存儲(chǔ)單元中存儲(chǔ)有兩值以上的多個(gè)閾值，比如說(shuō)為四值閾值，存儲(chǔ)在一塊的兩個(gè)比特，可以在相鄰存儲(chǔ)單元一邊實(shí)施校驗(yàn)一邊實(shí)施每一比特的寫(xiě)入操作。因此正如圖19所示，在實(shí)施擦除處理之后，將最初寫(xiě)入分割塊的邏輯地址電路1的數(shù)據(jù)(第一比特)，與狀態(tài)“11”和狀態(tài)“00”的兩值相對(duì)應(yīng)地存儲(chǔ)在相鄰的兩個(gè)單元中，同時(shí)對(duì)物理地址與邏輯地址的對(duì)應(yīng)圖表實(shí)施存儲(chǔ)。隨后，對(duì)于需要將數(shù)據(jù)(第二比特)寫(xiě)入至邏輯地址電路2處的場(chǎng)合，需要在所述存儲(chǔ)單元的閾值實(shí)施追加寫(xiě)入，即將“11”和“00”依存追加比特地作為分別寫(xiě)成“11”和“10”、“00”和“01”四值的數(shù)據(jù)。在下面為了容易理解說(shuō)明，假定四值數(shù)據(jù)，在一次寫(xiě)入的二比特中，將在存儲(chǔ)單元k1處實(shí)施寫(xiě)入的數(shù)據(jù)定義為后位比特，將在存儲(chǔ)單元k2處實(shí)施寫(xiě)入的數(shù)據(jù)定義為前位比特。在第三實(shí)施例中，還可以設(shè)定寫(xiě)入順序存儲(chǔ)的存儲(chǔ)單元陣列7中的數(shù)據(jù)內(nèi)容，以便在邏輯陣列1先列寫(xiě)入時(shí)為“11”(未寫(xiě)入)，在邏輯陣列2先列寫(xiě)入時(shí)為“00”(寫(xiě)入)。在下面將實(shí)施所述物理地址與邏輯地址間變換后的地址表示為adda。這些邏輯地址重寫(xiě)的標(biāo)記，可以用圖2所示的單元平面配置，與第一實(shí)施例相類似的方式實(shí)現(xiàn)，若存儲(chǔ)二值數(shù)據(jù)中的值“11”和“00”是充分的，與存儲(chǔ)同一分割頁(yè)的數(shù)據(jù)和列的數(shù)據(jù)的存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入、讀出和擦除，這是清楚的。用與邏輯地址重寫(xiě)標(biāo)記相同的單元電路構(gòu)成，形成表示塊擦除處理之后是否實(shí)施寫(xiě)入狀態(tài)的標(biāo)記(初始寫(xiě)入標(biāo)記)。這樣設(shè)定，即將擦除后相應(yīng)分割塊中的相鄰存儲(chǔ)單元均未實(shí)施寫(xiě)入操作的場(chǎng)合為狀態(tài)“11”(未寫(xiě)入)，將其中至少一個(gè)存儲(chǔ)單元已經(jīng)實(shí)施寫(xiě)入操作的場(chǎng)合為狀態(tài)“00”寫(xiě)入)。如果將這些標(biāo)記分配給對(duì)邏輯地址重寫(xiě)標(biāo)記與后位比特同時(shí)讀出的存儲(chǔ)單元陣列7，以及對(duì)初始寫(xiě)入標(biāo)記與前位比特同時(shí)讀出的存儲(chǔ)單元陣列7，便可以用與存儲(chǔ)單元陣列1完全相同構(gòu)成，僅僅增加一條數(shù)據(jù)傳送線即可以對(duì)一個(gè)分割塊的信息實(shí)施存儲(chǔ)，而不再需要新的存儲(chǔ)單元和布線，從而可以使電路面積比較小。
對(duì)一個(gè)個(gè)數(shù)據(jù)的讀出、寫(xiě)入以及校驗(yàn)動(dòng)作的定時(shí)，可由例如由日本特開(kāi)平7-182886號(hào)(美國(guó)專利US5452249)已公開(kāi)，所以就省略。在本實(shí)施例中，由于可以將數(shù)據(jù)寄存器R1作為讀出放大動(dòng)作而用，將選擇充電/放電電路10用于校驗(yàn)動(dòng)作，所以通過(guò)數(shù)據(jù)讀出動(dòng)作而對(duì)數(shù)據(jù)寄存器R1、數(shù)據(jù)寄存器TR2的內(nèi)容產(chǎn)生破壞，通過(guò)校驗(yàn)動(dòng)作而對(duì)數(shù)據(jù)寄存器TR1的內(nèi)容產(chǎn)生破壞，但不會(huì)對(duì)數(shù)據(jù)寄存器TR3和數(shù)據(jù)寄存器R2處的數(shù)據(jù)內(nèi)容產(chǎn)生破壞。
由圖18至圖27的存儲(chǔ)單元k1和k2為相鄰的存儲(chǔ)單元，表示將一塊的2比特分別每1比特存儲(chǔ)的存儲(chǔ)單元，而且相鄰的方向可以為行方向，也可以為列方向。
通過(guò)如圖18的SE21所示的程序，依據(jù)位于閾值“11”和“10”之間的閾值判斷值，對(duì)存儲(chǔ)單元k1中的數(shù)據(jù)實(shí)施讀出。在這時(shí)，讀出數(shù)據(jù)判定用的閾值，可以如圖19所示，可以是比狀態(tài)“11”閾值上限高且比狀態(tài)“10”閾值下限低的閥值，而且最好取為狀態(tài)“11”閾值上限和狀態(tài)“10”閾值上限大約一半處的值，以便能夠方便地確保最大的安全系數(shù)。因此，該結(jié)果在存儲(chǔ)單元具有比判斷閾值高的閾值的場(chǎng)合，將電位“H”保持在數(shù)據(jù)寄存器R1處，在存儲(chǔ)單元具有比判斷閾值低的閾值的場(chǎng)合，將電位“L”，保持在數(shù)據(jù)寄存器R1處。
隨后，通過(guò)讀出放大電路46’或控制電路40生成與讀出邏輯地址adda的“異”。在下面將通過(guò)圖29，對(duì)這種電路進(jìn)行說(shuō)明。采用這種構(gòu)成形式，可以在存儲(chǔ)單元k1、k2處于擦除狀態(tài)，和對(duì)邏輯地址1實(shí)施先列寫(xiě)入時(shí)讀出地址為1的場(chǎng)合和對(duì)邏輯地址2實(shí)施先列寫(xiě)入時(shí)讀出地址為2的場(chǎng)合，則其“異”為“1”(電位“L”)，從而可以將四值中的“11”、“10”作為“1”讀出，將“00”或“01”作為“0”讀出?？梢岳肧E30和SE31的程序，對(duì)存儲(chǔ)單元k2接著對(duì)存儲(chǔ)單元k1進(jìn)行“00”與“01”之間閾值判定，這就容易地進(jìn)行。與此相反，對(duì)邏輯地址1實(shí)施先列寫(xiě)入的時(shí)讀出地址為2的場(chǎng)合和對(duì)邏輯端子電路2實(shí)施先列寫(xiě)入時(shí)讀出地址為1的場(chǎng)合，則其“異”為“0”(電位“H”)，從而可以將四值中的“11”、“01”作為“1”讀出，將“10”或“00”作為“0”讀出。這時(shí)“10”和“00”的閾值為位于“11”和“01”閥值之間的閾值，所以可以在SE21將讀出的數(shù)據(jù)保持在數(shù)據(jù)寄存器TR2處，在SE24將讀出的數(shù)據(jù)保持在數(shù)據(jù)寄存器TR1處，隨后如SE25表示通過(guò)選擇放電，可在數(shù)據(jù)寄存器TR2為“11”或“01”的場(chǎng)合取出“1”電位“L”)，在“10”或“00”的場(chǎng)合取出“H”。SE21、SE24、SE25是對(duì)存儲(chǔ)單元k1實(shí)施數(shù)據(jù)讀出用的程序，SE26～SE28是對(duì)存儲(chǔ)單元k2實(shí)施數(shù)據(jù)讀出用的類似程序，可以將這些數(shù)據(jù)保持在數(shù)據(jù)寄存器R1、R2處，并且可以依次通過(guò)晶體管Q4輸出至連接線I/O處。
在這兒，當(dāng)由SE25中數(shù)據(jù)寄存器R2的數(shù)據(jù)輸出，和由SE26至SE27的程序在晶體管Q5處于阻斷的狀態(tài)下，可以同時(shí)進(jìn)行，因此可以減少向外部數(shù)據(jù)讀出所需要的時(shí)間。特別需要指出的是，當(dāng)數(shù)據(jù)讀出所需要的時(shí)間(period)為tR，數(shù)據(jù)輸出至外部所需要的時(shí)間為tt2時(shí)，在一個(gè)塊讀出中能用最大時(shí)間為(4×tR+1×tt2)、或大于(2×tR+2×tt2)的時(shí)間進(jìn)行讀出。
下面參考圖20～圖27，對(duì)作為本實(shí)施例的數(shù)據(jù)寫(xiě)入順序進(jìn)行說(shuō)明。
首先在SE32，將寫(xiě)入數(shù)據(jù)傳送至數(shù)據(jù)寄存器TR3和數(shù)據(jù)寄存器R2處(SE32)。在下面的說(shuō)明中設(shè)想在存儲(chǔ)單元中已經(jīng)寫(xiě)入有數(shù)據(jù)的場(chǎng)合，所以為了使用詞更清楚，將在SE32傳送的數(shù)據(jù)稱為追加寫(xiě)入數(shù)據(jù)。這樣，便可以與第一實(shí)施例、第二實(shí)施例不同，在寫(xiě)入動(dòng)作程序開(kāi)始時(shí)即對(duì)寫(xiě)入數(shù)據(jù)實(shí)施傳送，從而可以縮短由寫(xiě)入動(dòng)作開(kāi)始至數(shù)據(jù)傳送的時(shí)間。通過(guò)SE33、SE33’、SE34和SE35，使擦除之后數(shù)據(jù)為初始值的場(chǎng)合，和在邏輯地址1比邏輯地址2先列實(shí)施寫(xiě)入時(shí)追加寫(xiě)入數(shù)據(jù)的邏輯地址為1的場(chǎng)合，和在邏輯地址2實(shí)施先列寫(xiě)入時(shí)寫(xiě)入數(shù)據(jù)的邏輯地址的讀出地址為2的場(chǎng)合，則異為“1”(電位“L”)。這時(shí)，總之可以將數(shù)據(jù)行分為k1和k2兩組，并且將“0”作為“00”、將“1”作為“11”而實(shí)施校驗(yàn)寫(xiě)入。其中更詳細(xì)程序在SE36表示，正如SE36所示，可以在對(duì)相鄰存儲(chǔ)單元k1和k2實(shí)施數(shù)據(jù)寫(xiě)入之后，分別對(duì)存儲(chǔ)單元k1和k2實(shí)施校驗(yàn)讀出，而且通過(guò)對(duì)存儲(chǔ)單元k1和k2分別實(shí)施再次寫(xiě)入，即使由于相鄰存儲(chǔ)單元間的電容而使閾值變化的場(chǎng)合，也可以對(duì)相鄰存儲(chǔ)單元的閾值差實(shí)施修正、減小。特別是在擦除之后實(shí)施寫(xiě)入的場(chǎng)合，以及在相鄰分割塊的電容耦合比較小而可以忽視時(shí)寫(xiě)入的場(chǎng)合，只有因相鄰存儲(chǔ)單元間的電容耦合而使閾值變化的單元是實(shí)施寫(xiě)入的單元，通過(guò)減小校驗(yàn)電壓步長(zhǎng)，還可以將相鄰存儲(chǔ)單元間的閾值差修正減小到校驗(yàn)電壓步長(zhǎng)的程度。
在邏輯地址1比邏輯地址電路2先列實(shí)施寫(xiě)入時(shí)追加寫(xiě)入數(shù)據(jù)的邏輯地址為2的場(chǎng)合，和先列對(duì)邏輯地址2實(shí)施寫(xiě)入時(shí)追加寫(xiě)入數(shù)據(jù)的邏輯地址的讀出地址為1的場(chǎng)合，則異為“0”(電位“H”)。在這兒，調(diào)查確認(rèn)對(duì)相應(yīng)分割塊初始寫(xiě)入確認(rèn)用的標(biāo)記，在是初始寫(xiě)入操作的場(chǎng)合，可以將所述數(shù)據(jù)行分在k1和k2兩組，可以將“0”作為“00”、將“1”作為“11”實(shí)施校驗(yàn)寫(xiě)入。對(duì)于其它場(chǎng)合，將數(shù)據(jù)行分為k1和k2兩組，在實(shí)施寫(xiě)入的存儲(chǔ)單元閾值為“11”的場(chǎng)合，可以依據(jù)追加寫(xiě)入數(shù)據(jù)“0”、“1”而變?yōu)椤?0”、“00”進(jìn)行寫(xiě)入，在實(shí)施寫(xiě)入的存儲(chǔ)單元閾值為“00”的場(chǎng)合，可以依據(jù)追加寫(xiě)入數(shù)據(jù)“0”、“1”而變?yōu)椤?0”、“01”，進(jìn)而進(jìn)行寫(xiě)入。這時(shí)，由于已經(jīng)對(duì)“00”和“11”時(shí)的數(shù)據(jù)實(shí)施寫(xiě)入，所以將如圖19所示，由于向“00”的數(shù)據(jù)的存儲(chǔ)單元相鄰的存儲(chǔ)單元實(shí)施追加寫(xiě)入，會(huì)使閾值上升。然而在先技術(shù)例中的閾值上升值，最大為{(相鄰存儲(chǔ)單元為“01”時(shí)的閾值)-(相鄰存儲(chǔ)單元為“11”時(shí)的閾值)}×(比率常數(shù))，而在本實(shí)施例中能抑制到最大為{(相鄰存儲(chǔ)單元為“10”時(shí)的閾值)-(相鄰存儲(chǔ)單元為“11”時(shí)的閾值)}×(比率常數(shù))。
正如從SE37至SE42所示，在相鄰存儲(chǔ)單元k1實(shí)施一次數(shù)據(jù)寫(xiě)入之后，對(duì)存儲(chǔ)單元k2實(shí)施校驗(yàn)寫(xiě)入，由于SE37和SE40產(chǎn)生的閾值上升部分，可以用SE38和SE40實(shí)施修正，所以和對(duì)存儲(chǔ)單元k1實(shí)施校驗(yàn)寫(xiě)入、隨后對(duì)存儲(chǔ)單元k2實(shí)施校驗(yàn)寫(xiě)入的場(chǎng)合相比，可以減小閾值的偏差。通過(guò)使用如圖20～圖27所示的流程圖，用圖11的構(gòu)成，便可以抑制由于相鄰存儲(chǔ)單元間的電容耦合而產(chǎn)生的閾值上升。
而且，存儲(chǔ)單元k1和k2如存儲(chǔ)單元M0和M1那樣，由于沿內(nèi)部結(jié)構(gòu)的列方向相鄰的存儲(chǔ)單元適用本實(shí)施例，可以比在先技術(shù)進(jìn)一步降低數(shù)據(jù)的寫(xiě)入錯(cuò)誤。其原因?qū)⒃谙旅娼o予說(shuō)明。在先技術(shù)中存在有最低閾值為“11”的存儲(chǔ)單元，考慮與該存儲(chǔ)單元相鄰的兩個(gè)存儲(chǔ)單元的閾值為Vthr的場(chǎng)合。在這兒考慮實(shí)施程序處理時(shí)，使Vthr閾值的數(shù)據(jù)選擇線用Vpass的電壓升壓，使“11”閾值的數(shù)據(jù)選擇線用比電壓Vpass高的電壓Vpgm升壓，從而使“11”閾值的存儲(chǔ)單元保持在非寫(xiě)入狀態(tài)。這時(shí)，在閾值為Vthr的存儲(chǔ)單元因數(shù)據(jù)選擇線和隧道電位間的電容耦合使電位上升，與隧道處感應(yīng)出的電荷之后到在Vpass升壓的電位差成比例，即與(Vpass-Vthr)成比例。因此，如果Vthr越上升，則未被選擇的存儲(chǔ)單元隧道電位越下降，特別是電壓Vthr為“10”狀態(tài)的存儲(chǔ)單元形成在狀態(tài)為“11”的存儲(chǔ)單元兩側(cè)時(shí)，如果將電壓Vpgm施加在閾值為“11”的存儲(chǔ)單元用的控制線處，就可能會(huì)產(chǎn)生寫(xiě)入誤差。與此相對(duì)應(yīng)的是，在本發(fā)明中利用一次連續(xù)的程序?qū)Υ鎯?chǔ)單元k1和k2實(shí)施寫(xiě)入操作，所以能將寫(xiě)入之前的一個(gè)存儲(chǔ)單元相鄰的存儲(chǔ)單元閾值為“01”的概率抑制到在先技術(shù)的1/2以下，因此與在先技術(shù)例的閾值寫(xiě)入法相比，也可以減少使數(shù)據(jù)控制線在升壓至Vpgm時(shí)保持為非寫(xiě)入狀態(tài)的存儲(chǔ)單元的誤寫(xiě)入。
圖28表示本實(shí)施例使用的讀出放大器46的整體電路圖。該電路圖的不同點(diǎn)在于，數(shù)據(jù)寄存器TR2的電壓節(jié)點(diǎn)通過(guò)晶體管Q32分割成兩部分，兩條數(shù)據(jù)傳送線分別與分割開(kāi)的數(shù)據(jù)寄存器TR2相連接，在數(shù)據(jù)寄存器R1處還形成有與連接線I/O間實(shí)施輸入輸出用的晶體管Q4’，在數(shù)據(jù)寄存器R2與晶體管Q21間形成有信號(hào)Ф14。在該電路圖，如果Ф17和Ф18處于電位“H”，Ф3、Ф4和Ф15處于電位“L”，Ф12和Ф6處于電位“H”，用和Ф5相同的信號(hào)實(shí)施驅(qū)動(dòng)Ф14，Ф16和Ф1由列譯碼器給出的信號(hào)實(shí)施驅(qū)動(dòng)，則實(shí)質(zhì)上是和例如日本特開(kāi)平7-182886號(hào)(美國(guó)專利US5452249)所公開(kāi)的、由可實(shí)施每比特校驗(yàn)的兩個(gè)讀出放大電路并聯(lián)連接而構(gòu)成的電路相等效的，所以可以分別相對(duì)于數(shù)據(jù)傳送線BLxa、BLxb(x＝1，2)，對(duì)二值數(shù)據(jù)實(shí)施同時(shí)寫(xiě)入、讀出和擦除操作。
在另一方面，通過(guò)使Ф14和Ф16處于電位“L”，Ф15處于電位“H”，隨著讀出數(shù)據(jù)傳送線信號(hào)Ф17和Ф18中的一個(gè)處于電位“H”、另一個(gè)處于電位“L”的方式，根據(jù)本實(shí)施例可以將如上所述的四值數(shù)據(jù)，讀出、寫(xiě)入至兩個(gè)數(shù)據(jù)傳送線中，所以可以采用僅僅在例如日本特開(kāi)平7-182886號(hào)(美國(guó)專利US5452249)所公開(kāi)的構(gòu)成上，添加六個(gè)晶體管、即晶體管Q32、Q19、Q22，與Ф17相連接的晶體管，與Ф18相連接的晶體管，以及晶體管Q24的方式，容易地構(gòu)成一種可以減少由相鄰存儲(chǔ)單元電容耦合而產(chǎn)生的閾值變化的四值型半導(dǎo)體存儲(chǔ)電路。
在本實(shí)施例中，圖29表示與寫(xiě)入順序存儲(chǔ)的存儲(chǔ)單元陣列7相連接的讀出放大器46’的一種具體電路。由于本實(shí)施例的寫(xiě)入順序判斷結(jié)果可以利用數(shù)據(jù)寄存器R1讀出，所以如圖29所示，對(duì)數(shù)據(jù)寄存器R1的輸出N3，以及獲得其反轉(zhuǎn)輸出的N4，可以依據(jù)由控制電路40給出的信號(hào)通過(guò)晶體管Q40和Q41實(shí)施輸出控制，從而可以形成由尋址緩沖器47給出的adda值和“異”，將輸出輸入至控制電路40處。這樣，讀出放大電路46’除了讀出放大電路46外，還可以通過(guò)最低為六個(gè)的晶體管實(shí)現(xiàn)“異”的輸出，從而可以以非常小的占用面積實(shí)現(xiàn)本發(fā)明。而且，由于可以采用與46相同的電路構(gòu)成46’，所以可以使電路的定時(shí)設(shè)計(jì)容易，并且可以除了讀出放大器46、46’中Ф1之外共享控制線，從而可以進(jìn)一步減少布線面積。
如圖11所示的讀出放大器46’的構(gòu)成，可以對(duì)R1、R2和TR3實(shí)施數(shù)據(jù)保持，并且可以獨(dú)立地在I/O線讀出R1和R2中的數(shù)據(jù)。在這兒由圖18～圖27所說(shuō)明的條件分支，可以依據(jù)存儲(chǔ)在46’的R1中的數(shù)據(jù)進(jìn)行，所以除了朝向連接線I/O實(shí)施的數(shù)據(jù)輸入輸出之外，讀出放大電路46和46’共享讀出放大控制線，而且可以通過(guò)由控制電路40對(duì)晶體管Q40和Q41實(shí)施控制，利用共享信號(hào)對(duì)讀出放大電路46和46’實(shí)施驅(qū)動(dòng)，因此可以減少定時(shí)產(chǎn)生電路和布線占用的面積。
本實(shí)施例表示在實(shí)施擦除處理之后，將與最初寫(xiě)入至分割塊中的邏輯地址電路1的數(shù)據(jù)(第一比特)，與“11”和“00”這兩值相對(duì)應(yīng)地存儲(chǔ)在兩個(gè)相鄰存儲(chǔ)單元中的實(shí)例，然而還可以采用如圖30A所示的、將最初寫(xiě)入數(shù)據(jù)(第一比特)與“11”和“00”這兩值相對(duì)應(yīng)地存儲(chǔ)在兩個(gè)相鄰存儲(chǔ)單元中，而且使第二比特分別與“11”和“00”、“10”和“01”相對(duì)應(yīng)的方法，或是采用如圖30B所示的、將與最初寫(xiě)入數(shù)據(jù)(第一比特)與“11”和“00”這兩值相對(duì)應(yīng)地存儲(chǔ)在兩個(gè)相鄰存儲(chǔ)單元中，而使第二比特分別與“11”和“01”、“10”和“00”相對(duì)應(yīng)的方法。而且，在圖30A和圖30B中，可以使第一比特的最大閾值為比“00”低的“10”，特別是存儲(chǔ)單元k1和k2如存儲(chǔ)單元M0和M1那樣，是沿NAND構(gòu)造內(nèi)的列方向相鄰的存儲(chǔ)單元，通過(guò)實(shí)施本實(shí)施例的方式，可進(jìn)一步降低數(shù)據(jù)的誤寫(xiě)入。
圖19、圖30A和圖30B表示判斷閾值的設(shè)定值和閾值分布間的關(guān)系。例如在圖19中，“00”閾值由于相鄰存儲(chǔ)單元電容耦合而產(chǎn)生的閾值上升為最大，所以閥值比“10”的閾值和“01”的閾值寬度更寬。因此，可以確?！?0”的閾值和“01”的閾值的分離寬度，比“10”的閾值和“00”的閾值的分離寬度更大。
而且在圖30A和圖30B中，“10”的閾值由于相鄰存儲(chǔ)單元電容耦合而產(chǎn)生的閾值上升為最大，所以閥值比“00”的閾值和“01”的閾值寬度更寬。因此，可以確?！?0”的閾值和“00”的閾值間的分離寬度，能夠比“00”的閾值和“01”的閾值間的分離寬度更大。
如果采用本實(shí)施例，首先在所有塊擦除后，將數(shù)據(jù)寫(xiě)入在adda為0的存儲(chǔ)塊后，用與所述存儲(chǔ)塊相同地址對(duì)與adda相當(dāng)而地址比特不同的存儲(chǔ)塊中的數(shù)據(jù)實(shí)施讀出時(shí)，不管擦除后如何，對(duì)與寫(xiě)入數(shù)據(jù)相同的數(shù)據(jù)實(shí)施讀出。因此，即使不施加adda，也可以在擦除后對(duì)最初記錄的數(shù)據(jù)實(shí)施讀出。
而且不言而喻，本實(shí)施例具有第一實(shí)施例的②、④、⑥優(yōu)點(diǎn)，并且具有第一實(shí)施例和第二實(shí)施例所共同具有的優(yōu)點(diǎn)。
(第四實(shí)施例)圖33A、圖33B表示作為本發(fā)明第四實(shí)施例中的存儲(chǔ)單元構(gòu)成。
本實(shí)施例采用MONOS型柵的NAND單元塊，替換第一、第二和第三實(shí)施例中的由浮置型柵的NAND單元塊。
如圖33A、圖33B所示的示意性剖面圖，分別與沿如圖32A、圖32B所示的NAND單元塊上的線A—A、線B—B的剖面圖相對(duì)應(yīng)。其平面圖與圖31B相同，所以在這兒給予了省略。
正如圖33A、圖33B所示，對(duì)由氮化硅(SiN)和氫氧化硅(SION)作為電荷蓄積層26的金屬氧化物半導(dǎo)體型(MOS型)型晶體管而構(gòu)成的非易失性存儲(chǔ)單元M0～M15實(shí)施串聯(lián)連接，使其一端部通過(guò)選擇用晶體管S1與標(biāo)記為BL的數(shù)據(jù)傳送線相連接。另一端部通過(guò)選擇用晶體管S2與標(biāo)記為SL的共享源極線相連接。各個(gè)晶體管均形成在阱上。在圖33A、圖33B中，可以在硼雜質(zhì)濃度為1014厘米-3(cm-3)～1019厘米-3(cm-3)之間的p型硅區(qū)域(半導(dǎo)體區(qū)域)23，通過(guò)例如說(shuō)厚度為1毫微米(nm)～10毫微米(nm)的硅氧化膜，或是氮氧化物膜構(gòu)成的隧道柵絕緣膜，形成厚度為3毫微米(nm)～50毫微米(nm)的、由氮化硅(SiN)、氫氧化硅(SION)構(gòu)成的電荷蓄積層26。在這一電荷蓄積層26之上再通過(guò)由例如厚度為2毫微米(nm)～10毫微米(nm)的、由硅氧化膜構(gòu)成的層間絕緣膜50，進(jìn)而形成由例如多晶硅、或鎢硅化物(WSi)和多晶硅的層疊構(gòu)造，或是鎳硅化物(NiSi)、鉬硅化物(MoSi)、鈦硅化物(TiSi)、鈷硅化物(CoSi)和多晶硅的層疊構(gòu)造組成的、厚度為10毫微米(nm)～500毫微米(nm)的控制柵27。這種控制柵27以用圖31B中的相鄰存儲(chǔ)單元塊49連接的方式，沿紙面左右方向一直延伸至塊邊緣，形成為數(shù)據(jù)選擇線WL0～WL15及選擇柵控制線SSL、GSL。而且，p型硅區(qū)域23最好能夠通過(guò)n型硅區(qū)域22，與p型硅襯底21獨(dú)立地施加電壓，以便能夠減小擦除時(shí)升壓電路的負(fù)載，并且抑制所消耗的電力。本實(shí)施例中的柵形狀，其p型硅區(qū)域23的側(cè)壁是由絕緣膜24蓋覆著的，所以該側(cè)壁在形成浮置柵電極26之前并不會(huì)由于腐蝕而曝露，這可以防止柵電極26形成在比p型硅區(qū)域23下側(cè)的位置處。因此，難以生成p型硅區(qū)域23和絕緣膜24邊界的柵電場(chǎng)集中、閾值低下的寄生晶體管。由于不會(huì)產(chǎn)生的電場(chǎng)集中而產(chǎn)生的寫(xiě)入閾值下降現(xiàn)象、及所謂的旁路現(xiàn)象，所以能形成更高可靠性的晶體管。
在這種柵電極的兩側(cè)處，還形成有夾持著由厚度為5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜構(gòu)成的側(cè)壁絕緣膜43的、構(gòu)成源極或漏極的n型擴(kuò)散層28。利用這種擴(kuò)散層28、電荷蓄積層26和控制柵27，可以形成M-ONO-S型的非易失電可擦可編程只讀存儲(chǔ)器(EEPROM)單元，電荷蓄積層26中柵長(zhǎng)度為0.5微米(μm)以下至0.01微米(μm)以上。作為構(gòu)成源極或漏極的n型擴(kuò)散層28，可以按照其磷、砷、銻的表面濃度為1017厘米-3(cm-3)～1021厘米-3(cm-3)、深度為10毫微米(nm)～500毫微米(nm)的方式形成。這種n型擴(kuò)散層28可以由相鄰存儲(chǔ)單元相互間共有，從而實(shí)現(xiàn)NAND連接。在圖中參考標(biāo)號(hào)27SSL、27GSL分別是與SSL、GSL相當(dāng)?shù)膲K選擇線連接的柵電極，并且與所述MONOS型電可擦可編程只讀存儲(chǔ)器(EEPROM)中的控制柵電極形成在同一層中。柵電極可以通過(guò)由例如厚度為3毫微米(nm)～15毫微米(nm)的硅氮化膜或氮氧化物膜構(gòu)成的柵絕緣膜25SSL、25GSL，形成與p型硅區(qū)域23相對(duì)的金屬氧化物半導(dǎo)體型(MOS型)晶體管。在這兒，通過(guò)使柵電極27SSL、27GSL的柵電極長(zhǎng)度比存儲(chǔ)單元的柵電極長(zhǎng)度更長(zhǎng)，比如說(shuō)為1微米(μm)以下至0.02微米(μm)以上的方式，可以確保塊選擇與非選擇時(shí)具有比較大的導(dǎo)通、斷開(kāi)比，以便防止出現(xiàn)錯(cuò)誤讀出和誤寫(xiě)入。
由形成在門電路27SSL單側(cè)的構(gòu)成源極或漏極的n型擴(kuò)散層28d，可以通過(guò)接點(diǎn)31d與例如由鎢和鎢硅化物、鈦、鈦氮化物、或是鋁等等構(gòu)成的數(shù)據(jù)傳送線36(BL)連接。在這兒，數(shù)據(jù)傳送線36(BL)以用相鄰的存儲(chǔ)單元塊相連接的方式，在圖31B中，沿紙面上下方向一直形成至塊邊界。在另一方面，由形成在27SSL單側(cè)的構(gòu)成源極或漏極的n型擴(kuò)散層28S，可通過(guò)接點(diǎn)31s與標(biāo)記為SL的源極線連接。這種源極線SL以用相鄰的存儲(chǔ)單元塊連接的方式，在31B中，沿紙面左右方向一直形成至塊邊界。當(dāng)然，通過(guò)使n型擴(kuò)散層28S沿紙面左右方向一直形成至塊邊界，也可形成源極線。在這兒標(biāo)記為BL的接點(diǎn)、標(biāo)記為SL的接點(diǎn)，可以使用例如在n型或p型涂布的多晶硅和鎢、鎢硅化物、鋁(Al)、氮化鈦(TiN)、鈦(Ti)等等的導(dǎo)電性物質(zhì)，并且將這些導(dǎo)電性物質(zhì)填充入接點(diǎn)孔而構(gòu)成的導(dǎo)電體區(qū)域。而且，在這些接點(diǎn)BL、接點(diǎn)SL與所述晶體管之間，也可以用例如由二氧化硅(SIO2)和氮化硅(SiN)構(gòu)成的層間絕緣膜28填充。而且，在接點(diǎn)BL的上部處，形成有由例如二氧化硅(SIO2)、氮化硅(SiN)或多晶硅等等構(gòu)成的絕緣膜保護(hù)層37，以及圖中未示出的、由例如鎢(W)、鋁(Al)和銅(Cu)等等構(gòu)成的上部布線。
如果采用本實(shí)施例，除了如圖32A和圖32B所示浮置柵型存儲(chǔ)單元所具有的優(yōu)點(diǎn)之外，由于使用MONOS型存儲(chǔ)單元，所以還可以比浮置柵型電可擦可編程只讀存儲(chǔ)器(EEPROM)進(jìn)一步使寫(xiě)入電壓、擦除電壓低電壓化，而且即使為了使元件分離間隔比較窄而使柵絕緣膜厚度比較薄，也可以保持所需要的耐壓性。因此，可以施加高電壓以減少電路面積，從而可以進(jìn)一步縮小芯片面積。
而且與浮置柵型存儲(chǔ)單元相比較，由于可以將電荷蓄積層26的厚度減小至例如20毫微米(nm)以下，所以可以進(jìn)一步縮小柵形成時(shí)的平面形狀，提高柵電極的加工形狀，進(jìn)而可以提高層間絕緣膜28柵間的嵌埋量，進(jìn)一步提高其耐壓性。而且，由于不再需要形成柵電極用的工序和制作窄縫用的工序，所以可以進(jìn)一步縮短制作工序。而且，電荷蓄積層26是絕緣體，可以將電荷捕獲至一個(gè)一個(gè)的電荷陷阱處，所以使得電荷相對(duì)于放射線難以脫落，從而可以具有更強(qiáng)的耐壓性。而且，即使使電荷蓄積層26的側(cè)壁絕緣膜43薄膜化，也不會(huì)使捕獲至電荷蓄積層26處的電荷全部逃逸，所以可以具有良好的電荷保持特性。由于電荷蓄積層26是按照與p型硅區(qū)域23配合無(wú)偏移的方式形成的，所以可以進(jìn)一步使電荷蓄積層26與p型硅區(qū)域23的電容均勻化。采用這種構(gòu)成形式，還可以降低存儲(chǔ)單元電容間的偏差和存儲(chǔ)單元間的電容偏差。
而且在如上所述的第一、第二和第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的存儲(chǔ)單元也可以不是浮置柵型存儲(chǔ)單元，而是采用由本實(shí)施例說(shuō)明的MONOS型存儲(chǔ)單元。
(第五實(shí)施例)圖34A～圖34D表示本發(fā)明第五實(shí)施例的存儲(chǔ)單元構(gòu)造。
本實(shí)施例采用AND存儲(chǔ)單元塊，替換第一～第四實(shí)施例中的NAND存儲(chǔ)單元塊49。而且，與第一～第四實(shí)施例中相同的部分，以及相同的電壓關(guān)系均已用相同的參考標(biāo)號(hào)表示，并且省略了詳細(xì)說(shuō)明。
圖34A為與49和49’相對(duì)應(yīng)的AND存儲(chǔ)單元塊的電路圖。圖34A中的49表示存儲(chǔ)數(shù)據(jù)的AND單元塊49，與具有浮置柵的金屬氧化物半導(dǎo)體型(MOS型)晶體管構(gòu)成的非易失性存儲(chǔ)單元M0～M15并聯(lián)連接，而且其一端部還通過(guò)選擇晶體管S1與標(biāo)記為BL的數(shù)據(jù)傳送線連接。另一端部通過(guò)選擇晶體管S2與標(biāo)記為SL的共用源極線連接。各個(gè)晶體管均形成在同一阱處。當(dāng)取n為塊指數(shù)(自然數(shù))時(shí)，各個(gè)存儲(chǔ)單元M0～M15中的控制電極，分別與標(biāo)記為WL0～WL15的數(shù)據(jù)選擇線相連接。為了與能夠沿著數(shù)據(jù)傳送線從多個(gè)存儲(chǔ)單元塊中選擇出一個(gè)存儲(chǔ)單元塊并與數(shù)據(jù)傳送線相連接，選擇晶體管S1的控制電極還與塊選擇線SSL相連接。選擇用晶體管S2的控制電極與塊選擇線GSL相連接，以形成所謂的AND存儲(chǔ)單元塊49(虛線所示的區(qū)域)。在本實(shí)施例中，表示在存儲(chǔ)單元塊49處連接有16＝24個(gè)存儲(chǔ)單元的實(shí)例，與數(shù)據(jù)傳送線和數(shù)據(jù)選擇線連接的存儲(chǔ)單元可以為多個(gè)，然而從地址編碼的角度看最好為2n個(gè)(n為正整數(shù))。
圖34B為AND單元塊的平面圖，圖34C為沿圖34B中的線34C-34C的剖面圖，圖34D為沿圖34B中的線34D-34D的剖面圖。特別是在圖34B中，為了容易理解使存儲(chǔ)單元的構(gòu)造，僅示出了柵電極27之下的構(gòu)造。在圖34C和圖34D中，可以通過(guò)例如厚度為3毫微米(nm)～15毫微米(nm)的硅氧化膜，或是氮氧化物膜25、25SSL、25GSL構(gòu)成的隧道柵絕緣膜，形成厚度為10毫微米(nm)～500毫微米(nm)的、由添加有1018厘米-3(cm-3)～1021厘米-3(cm-3)的磷或砷的多晶硅構(gòu)成的電荷蓄積層26。這些，可以在未形成由硅氧化膜構(gòu)成的元件分離用絕緣膜24的區(qū)域上，與p型硅區(qū)域23自對(duì)準(zhǔn)地形成。
在其之上，還可以形成有由厚度為5毫微米(nm)～30毫微米(nm)的硅氧化膜、或氮氧化物膜、或由硅氧化膜/硅氮化膜/硅氧化膜構(gòu)成的塊絕緣膜50。這些例如在未形成由硅氧化膜構(gòu)成的元件分離絕緣膜24的區(qū)域處，與p型硅區(qū)域23自對(duì)準(zhǔn)地形成。而且，這可以在例如p型硅區(qū)域23處全面淀積有氮氧化物膜25和電荷蓄積層26之后，實(shí)施腐蝕圖案化以到達(dá)p型硅區(qū)域23，進(jìn)而實(shí)施例如深度為0.05微米(μm)～0.5微米(μm)的腐蝕，用嵌埋絕緣膜24形成。由于這種存儲(chǔ)單元中的氮氧化物膜25和電荷蓄積層26沒(méi)有臺(tái)階部分的平面整體形成，所以可以進(jìn)行均勻性更高、特性一致的成膜。而且，存儲(chǔ)單元部的層間絕緣膜56和n型擴(kuò)散層28，可以在形成隧道絕緣膜25之前，預(yù)先在形成隧道型絕緣膜25的部分處形成由例如多晶硅等等材料構(gòu)成的掩膜材料，并且在通過(guò)例如離子注入形成n型擴(kuò)散層28之后，在整個(gè)區(qū)域處全面淀積層間絕緣膜56，用CMP和腐蝕背部，選擇性去除與隧道型絕緣膜25相當(dāng)部分的所述掩膜材料，自對(duì)準(zhǔn)地形成。
可以形成由多晶硅，或鎢硅化物(WSi)和多晶硅的層疊構(gòu)造，或是鈷硅化物(CoSi)和多晶硅的層疊構(gòu)造構(gòu)成的厚度為10毫微米(nm)～500毫微米(nm)的控制柵27。這種控制柵27可以與圖34B中的相鄰存儲(chǔ)單元塊相連接地，沿紙面左右方向一直形成至塊邊緣處，并形成為數(shù)據(jù)選擇線WL0～WL15，以及數(shù)據(jù)選擇柵控制線SSL、GSL。p型硅區(qū)域23最好能夠通過(guò)n型硅區(qū)域22，與p型硅襯底21獨(dú)立地施加電壓，以便能夠減小擦除時(shí)升壓電路的負(fù)載，并且抑制所消耗的電力。
正如圖34D所示，在與存儲(chǔ)單元相當(dāng)?shù)腄—D剖面圖中，還在這些柵電極之下，形成有夾持著由厚度為5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜構(gòu)成的層間絕緣膜56的、構(gòu)成源極或漏極的n型擴(kuò)散層28。利用這些擴(kuò)散層28、電荷蓄積層26和控制柵27，可以形成以存儲(chǔ)在電荷蓄積層處的電荷量作為信息量的浮置柵型電可擦可編程只讀存儲(chǔ)器(EEPROM)存儲(chǔ)單元，該柵的長(zhǎng)度可以為0.5微米(μm)以下至0.01微米(μm)以上。正如圖34D所示，層間絕緣膜56最好按照蓋覆著構(gòu)成源極或漏極的擴(kuò)散層28的方式，形成在溝道上，以便能夠防止由于在源極/漏極端部的電場(chǎng)集中而導(dǎo)致的異常寫(xiě)入。這些n型擴(kuò)散層28可以按照其磷、砷、銻的表面濃度為1017厘米-3(cm-3)～1021厘米-3(cm-3)、深度為10毫微米(nm)～500毫微米(nm)的方式形成。而且，這些n型擴(kuò)散層28可由沿?cái)?shù)據(jù)傳送線BL方向相鄰的存儲(chǔ)單元所共享，而實(shí)現(xiàn)AND型連接。
在圖中參考標(biāo)號(hào)27SSL、27GSL分別是與SSL、GSL相當(dāng)?shù)膲K選擇線相連接的柵電極，在塊選擇線部中26和27之間的層間絕緣膜50被剝離，在與電可擦可編程只讀存儲(chǔ)器(EEPROM)中的控制電極WL0～WL15同一層形成。這兒，如圖34B和圖34C所示，塊選擇用晶體管S1將擴(kuò)散層28和28d作為源極/漏極，將27SSL作為柵電極形成為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，而且塊選擇用晶體管S2將擴(kuò)散層28和28s作為源極/漏極，將27GSL作為柵電極形成為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。在這兒，柵電極27SSL、27GSL的柵長(zhǎng)度比存儲(chǔ)單元的柵電極長(zhǎng)度更長(zhǎng)，例如為1微米(μm)以下至0.02微米(μm)以上，可以確保塊選擇與非選擇時(shí)具有比較大的導(dǎo)通、斷開(kāi)比，以防止出現(xiàn)錯(cuò)誤讀出和誤寫(xiě)入。
本實(shí)施例如圖34A～圖34D所示，采用AND型存儲(chǔ)單元，所以可以將存儲(chǔ)單元塊的串聯(lián)阻抗減小至一定程度，從而對(duì)于多值化的場(chǎng)合也可以保持閾值的穩(wěn)定。
在如上所述的第一、第二和第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的存儲(chǔ)單元，也可以不采用NAND型存儲(chǔ)單元，而是采用由本實(shí)施例說(shuō)明的AND型存儲(chǔ)單元。
(第六實(shí)施例)圖35A～圖35D表示本發(fā)明第六實(shí)施例中的存儲(chǔ)單元構(gòu)造。
本實(shí)施例是將第五實(shí)施例說(shuō)明過(guò)的、采用著浮置柵型的AND型單元塊49，替換為采用非服務(wù)監(jiān)視器(MONOS)型存儲(chǔ)單元的AND型單元塊。
圖35A～圖35D為分別與圖34A～圖34D相對(duì)應(yīng)的AND單元塊的電路圖、平面圖，以及其塊選擇柵部、存儲(chǔ)單元部剖面圖。
正如圖35A所示，具有電荷蓄積層電極的由金屬氧化物半導(dǎo)體型(MOS型)晶體管構(gòu)成的非易失性存儲(chǔ)單元M0～M15并聯(lián)連接，而且其一端部通過(guò)塊選擇用晶體管S1與標(biāo)記為BL的數(shù)據(jù)傳送線連接。另一端部通過(guò)塊選擇用晶體管S2與標(biāo)記為SL的共用源極線連接。各個(gè)晶體管均形成在同一阱上。當(dāng)取n為塊指數(shù)(自然數(shù))時(shí)，各個(gè)存儲(chǔ)單元M0～M15中的控制電極，分別與標(biāo)記為WL0～WL15的數(shù)據(jù)選擇線連接。為了從沿著數(shù)據(jù)傳送線的多個(gè)存儲(chǔ)單元塊中選擇出一個(gè)存儲(chǔ)單元塊并與數(shù)據(jù)傳送線連接，塊選擇用晶體管S1的控制電極還與塊選擇線SSL連接。而且，塊選擇用晶體管S2的控制電極與塊選擇線GSL連接，以形成所謂的AND型存儲(chǔ)單元塊45(虛線所示的區(qū)域)。在本實(shí)施例中，塊選擇柵的控制布線SSL和GSL，可以用與存儲(chǔ)單元用控制布線WL0～WL15同層的布線形成。在存儲(chǔ)單元塊49中塊選擇線最好至少為一條以上，并且在與數(shù)據(jù)選擇線相同的方向形成，以實(shí)現(xiàn)高密度化。在本實(shí)施例中，表示在存儲(chǔ)單元塊49處連接有16＝24個(gè)存儲(chǔ)單元的實(shí)例，與數(shù)據(jù)傳送線和數(shù)據(jù)選擇線連接的存儲(chǔ)單元可以為多個(gè)，從實(shí)施地址編碼考慮最好為2n個(gè)(n為正整數(shù))。
圖35B為AND型存儲(chǔ)單元塊49的平面圖，圖35C為沿圖35B中的線C—C剖開(kāi)的剖面圖，圖35D為沿圖35B中的線D—D剖開(kāi)的剖面圖。特別是在圖35B中，為了容易理解存儲(chǔ)單元的構(gòu)造，僅示出了柵電極27之下的構(gòu)造。正如圖35C和圖35D所示，可以通過(guò)例如厚度為0.5毫微米(nm)～10毫微米(nm)組成的硅氧化膜，或是氮氧化物膜25、25SSL、25GSL構(gòu)成的隧道柵絕緣膜，形成厚度為4毫微米(nm)～50毫微米(nm)的、由例如硅氮化膜構(gòu)成的電荷蓄積層26。在其之上，還可以通過(guò)由厚度為4毫微米(nm)～50毫微米(nm)的硅氧化膜、或氮氧化物膜構(gòu)成的塊絕緣膜50，形成有厚度為10毫微米(nm)～500毫微米(nm)的多晶硅層51。而且，這些可以在未形成由硅氧化膜構(gòu)成的元件分離絕緣膜24的區(qū)域處，與p型硅區(qū)域23自對(duì)準(zhǔn)地形成。這可以在p型硅區(qū)域23處全面淀積25、26、40、41之后，實(shí)施腐蝕圖案化以到達(dá)p型硅區(qū)域23，進(jìn)而實(shí)施比如說(shuō)深度為0.05微米(μm)～0.5微米(μm)的腐蝕，以對(duì)絕緣膜24實(shí)施嵌埋來(lái)形成。由于25、26和40整體在臺(tái)階差非常小的平面形成，所以可以在進(jìn)行均勻性更高、特性一致的制膜。而且，存儲(chǔ)單元部的層間絕緣膜56和n型擴(kuò)散層28，可以在形成隧道型絕緣膜25之前，在預(yù)先形成隧道型絕緣膜25的部分處形成由例如多晶硅等等材料構(gòu)成的掩膜材料，并且在通過(guò)例如離子注入方式等等形成n型擴(kuò)散層28之后，在整個(gè)區(qū)域處全面淀積層間絕緣膜56，通過(guò)CMP和回腐蝕等等方式，選擇去除與隧道型絕緣膜25相當(dāng)部分處的所述掩膜材料，自對(duì)準(zhǔn)地形成。
可以形成由多晶硅，或鎢硅化物(WSi)和多晶硅的層疊構(gòu)造，或是鈷硅化物(CoSi)和多晶硅的層疊構(gòu)造構(gòu)成的厚度為10毫微米(nm)～500毫微米(nm)的控制柵27。這種控制柵27可以與圖35B中的相鄰存儲(chǔ)單元塊相連接地，沿紙面左右方向一直形成至塊邊緣處，并形成數(shù)據(jù)選擇線WL0～WL15，以及塊選擇柵控制線SSL、GSL。p型硅區(qū)域23通過(guò)n型硅區(qū)域22，與p型半導(dǎo)體襯底21獨(dú)立地施加電壓，以便能夠減小擦除時(shí)升壓電路的負(fù)載，并且抑制所消耗的電力。
正如圖35D所示，在與存儲(chǔ)單元相當(dāng)?shù)腄—D剖面中，還在這些柵電極之下，形成有夾持著由厚度為5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜構(gòu)成的層間絕緣膜56的、構(gòu)成源極或漏極的n型擴(kuò)散層28。利用這些擴(kuò)散層28、電荷蓄積層26和控制柵27，可以形成以存儲(chǔ)在電荷蓄積層處的電荷量作為信息量的非服務(wù)監(jiān)視器(MONOS)型電可擦可編程只讀存儲(chǔ)器(EEPROM)，該柵的長(zhǎng)度可以為0.5微米(μm)以下至0.01微米(μm)以上。正如圖35D所示，層間絕緣膜56最好按照蓋覆著構(gòu)成源極或漏極的擴(kuò)散層28的方式，形成在溝道上，以便能夠防止由于在源極/漏極端部處的電場(chǎng)集中而導(dǎo)致的異常寫(xiě)入。這些n型擴(kuò)散層28可以按照其磷、砷、銻的表面濃度為1017厘米-3(cm-3)～1021厘米-3(cm-3)、深度為10毫微米(nm)～500毫微米(nm)的方式形成。而且，這些n型擴(kuò)散層28可由沿?cái)?shù)據(jù)傳送線BL方向相鄰的存儲(chǔ)單元共用，而實(shí)現(xiàn)AND型連接。
在圖中參考標(biāo)號(hào)27SSL、27GSL分別是與SSL、GSL相當(dāng)?shù)膲K選擇線連接的柵電極，并且可以與所述MONOS型的電可擦可編程只讀存儲(chǔ)器(EEPROM)中的控制在線WL0～WL15形成在同一層中。在這兒如圖35B和圖35C所示，塊選擇用晶體管S1將擴(kuò)散層28和28s作為源極/漏極，將27SSL作為柵電極形成為金屬氧化物半導(dǎo)體型(MOS型)型的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，而且塊選擇用晶體管S2將擴(kuò)散層28和28d作為源極/漏極，將27GSL作為柵電極形成為金屬氧化物半導(dǎo)體型(MOS型)型的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。在這兒，柵電極27SSL、27GSL的柵長(zhǎng)度比存儲(chǔ)單元的柵電極長(zhǎng)度更長(zhǎng)，例如為1微米(μm)以下至0.02微米(μm)以上，可以確保塊選擇與非選擇時(shí)的導(dǎo)通、斷開(kāi)比大，以防止錯(cuò)誤讀出和誤寫(xiě)入。
本實(shí)施例具有第五實(shí)施例所具有的優(yōu)點(diǎn)，即由于采用著AND存儲(chǔ)單元，所以可以將存儲(chǔ)單元塊的串聯(lián)阻抗減小至一定程度，從而對(duì)于多值化的場(chǎng)合也可以保持閾值的穩(wěn)定。除此之外，由于采用MONOS型存儲(chǔ)單元，所以與第五實(shí)施例中采用著浮置柵型電可擦可編程只讀存儲(chǔ)器(EEPROM)的場(chǎng)合相比，可以進(jìn)一步使寫(xiě)入電壓、擦除電壓低電壓化，而且即使為了使元件分離間隔比較窄而使柵絕緣膜厚度薄膜化，也可以保持耐壓。因此，可以使施加高電壓的電路面積減少，從而可以進(jìn)一步縮小芯片面積。
而且與第五實(shí)施例相比較，由于可以將電荷蓄積層26的厚度減小至20毫微米(nm)以下，所以可以進(jìn)一步縮小柵形成時(shí)的平面形狀，提高柵電極的加工形狀，進(jìn)而可以提高層間絕緣膜的柵間的嵌埋量，進(jìn)一步提高其耐壓性。而且，由于不需要為形成浮置柵電極用的工序和制作窄縫用的工序，所以可以進(jìn)一步縮短制作工序。而且，電荷蓄積層26是絕緣的，可以將電荷捕獲至一個(gè)一個(gè)的電荷陷阱處，所以使得電荷相對(duì)于放射線難以脫落，從而可以具有更強(qiáng)的耐壓性。而且，即使使電荷蓄積層26的側(cè)壁絕緣膜43薄膜化，也不會(huì)使捕獲至電荷蓄積層26處的電荷全部逃逸，所以可以維持良好的電荷保持特性。電荷蓄積層26能與p型硅區(qū)域23配合無(wú)偏移的方式形成，所以可以進(jìn)一步使電荷蓄積層26與p型凹槽23的電容均勻化。采用這種構(gòu)成形式，還可以降低存儲(chǔ)單元電容偏差和存儲(chǔ)單元間的電容偏差。
而且上所述的第一、第二和第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的存儲(chǔ)單元不僅采用使用了浮置柵型存儲(chǔ)單元的AND存儲(chǔ)單元，而且也可采用由本實(shí)施例說(shuō)明的、采用MONOS型存儲(chǔ)單元的AND存儲(chǔ)單元。
(第七實(shí)施例)圖36A～圖36D表示本發(fā)明第七實(shí)施例中的存儲(chǔ)單元構(gòu)成。
本實(shí)施例將在第一～第四實(shí)施例中說(shuō)明過(guò)的NAND單元塊49，替換為NOR單元塊。
圖36A為NOR單元塊的電路圖。
正如圖36A所示，具有電荷蓄積層電極的、由金屬氧化物半導(dǎo)體型(MOS型)晶體管構(gòu)成的非易失性存儲(chǔ)單元M0～M15并聯(lián)連接，而且其一端部與標(biāo)記為BL的數(shù)據(jù)傳送線連接。另一端部與共用源極線SL連接。在NOR存儲(chǔ)單元塊可利用一個(gè)晶體管形成為存儲(chǔ)單元塊49。各個(gè)晶體管均形成在同一阱上。各個(gè)存儲(chǔ)單元M0～M15中的控制電極，分別與標(biāo)記為WL0～WL15的數(shù)據(jù)選擇線相連接。
圖36B為NOR單元塊的平面圖，圖36C為沿圖36B中的線C—C的剖面圖，圖36D為沿圖36B中的線D—D的剖面圖。特別是在圖36B中，為了容易理解存儲(chǔ)單元的構(gòu)造，僅示出了柵電極27下的構(gòu)造。在圖36C和圖36D中，可以通過(guò)例如厚度為3毫微米(nm)～15毫微米(nm)構(gòu)成的硅氧化膜，或是氮氧化物膜25構(gòu)成的隧道柵絕緣膜，形成厚度為10毫微米(nm)～500毫微米(nm)的、由添加有1018厘米-3(cm-3)～1021厘米-3(cm-3)的磷或砷的多晶硅構(gòu)成的電荷蓄積層26。這些，可以在未形成由硅氧化膜構(gòu)成的元件分離絕緣膜24的區(qū)域處，與p型硅區(qū)域23自對(duì)準(zhǔn)地形成。
在其之上，還可以形成有由厚度為5毫微米(nm)～30毫微米(nm)的硅氧化膜、或氮氧化物膜、或硅氧化膜/硅氮化膜/硅氧化膜構(gòu)成的塊絕緣膜50。這種塊絕緣膜50可以在未形成有由硅氧化膜構(gòu)成的元件分離用絕緣膜24的區(qū)域處，與p型硅區(qū)域23自對(duì)準(zhǔn)地形成。
可以形成由多晶硅，或鎢硅化物(WSi)和多晶硅的層疊構(gòu)造，或是鈷硅化物(CoSi)和多晶硅的層疊構(gòu)造構(gòu)成的厚度為10毫微米(nm)～500毫微米(nm)的控制柵27。這種控制柵27可以與圖36B中的相鄰存儲(chǔ)單元塊連接地，沿紙面左右方向一直形成至塊邊緣處，并形成為數(shù)據(jù)選擇線WL0～WL2。p型硅區(qū)域23最好能夠通過(guò)n型硅區(qū)域22，與p型半導(dǎo)體襯底21獨(dú)立地施加電壓，以便能夠減小擦除時(shí)升壓電路的負(fù)載，并且抑制所消耗的電力。
正如圖36D所示，在與存儲(chǔ)單元相當(dāng)?shù)腄—D剖面圖中，還在這些柵下，形成有夾持著由厚度為5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜構(gòu)成的層間絕緣膜56的、構(gòu)成源極或漏極的n型擴(kuò)散層28。利用這些擴(kuò)散層28、電荷蓄積層26和控制柵27，可以形成以存儲(chǔ)在電荷蓄積層處的電荷量作為信息量的浮置柵型電可擦可編程只讀存儲(chǔ)器(EEPROM)存儲(chǔ)單元，該柵的長(zhǎng)度可以為0.5微米(μm)以下至0.01微米(μm)以上。正如圖36B、圖36D所示，和與連接線BL相連接的n型擴(kuò)散層28d相對(duì)應(yīng)n型擴(kuò)散層28，可以構(gòu)成為沿圖36B的紙面左右方向延伸著的、與相鄰存儲(chǔ)單元連接的源極線SL。即使這種NOR型存儲(chǔ)單元，由于夾持著連接線SL的、沿?cái)?shù)據(jù)選擇線方向相鄰的存儲(chǔ)單元電荷蓄積層間由絕緣膜形成，所以電荷蓄積層間的電容耦合會(huì)產(chǎn)生閾值變化。因此，如圖36A的M0和M1所示對(duì)夾持著源極的兩個(gè)相鄰存儲(chǔ)單元，可以在一個(gè)存儲(chǔ)單元處存儲(chǔ)入兩值以上的多個(gè)閾值，比如說(shuō)存儲(chǔ)入四值閾值，將存儲(chǔ)在一起的兩個(gè)比特，對(duì)于相鄰存儲(chǔ)單元一邊實(shí)施校驗(yàn)一邊實(shí)施每一比特的寫(xiě)入，所以采用第三實(shí)施例的方法，還可以對(duì)由于相鄰存儲(chǔ)單元電容耦合產(chǎn)生的變化實(shí)施補(bǔ)償。
而且，沿列方向相鄰的兩個(gè)存儲(chǔ)單元之間還如圖36A～圖36D所示，由絕緣膜嵌埋，所以電荷蓄積層間的電容耦合會(huì)產(chǎn)生閾值變化。因此，如圖33A的存儲(chǔ)單元M1和M1’所示，對(duì)列方向相鄰的兩個(gè)存儲(chǔ)單元，可以在一個(gè)存儲(chǔ)單元處存儲(chǔ)入兩值以上的多個(gè)閾值，比如說(shuō)存儲(chǔ)入四值閾值，將存儲(chǔ)在一起的兩個(gè)比特，對(duì)相鄰存儲(chǔ)單元一邊實(shí)施校驗(yàn)一邊實(shí)施每一比特的寫(xiě)入，所以如果采用第三實(shí)施例的方法，還可以對(duì)由于相鄰存儲(chǔ)單元電容耦合產(chǎn)生的變化實(shí)施補(bǔ)償。
如果采用如上所述第一～第七實(shí)施例的構(gòu)造，即使在相鄰存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，能實(shí)現(xiàn)比較窄小的閾值分布。因此，即使采用相同的最大閾值分布，也可以使與數(shù)據(jù)相對(duì)應(yīng)的閾值分布間的分離電壓幅度比較大，所以即使由于電荷保持特性惡化和溫度變化而使閾值產(chǎn)生漂移，也可以減少由于不同數(shù)據(jù)閾值分布間的重疊而產(chǎn)生的數(shù)據(jù)破壞。
而且，可以將存儲(chǔ)單元閾值分布的最大值設(shè)定的比在先技術(shù)更低。因此，由聚集電荷自身產(chǎn)生的電場(chǎng)比較小，從而能保持良好的電荷保持特性。在存儲(chǔ)單元呈串聯(lián)連接而形成的NAND型存儲(chǔ)單元塊中，對(duì)于在讀出數(shù)據(jù)單元串聯(lián)連接的存儲(chǔ)單元，必需產(chǎn)生在柵處施加比閾值分布最大值更大的電壓，但是可以降低所施加的電壓成為可能。因此，通過(guò)重復(fù)讀出操作，向電荷蓄積層注入負(fù)電荷而產(chǎn)生的閾值上升問(wèn)題，但可以抑制這一問(wèn)題，特別是能良好確保擦除狀態(tài)為“11”時(shí)的閾值和狀態(tài)為“10”時(shí)的閾值分離幅度。
而且，對(duì)于實(shí)施讀出操作的場(chǎng)合，由于能夠確保判斷閾值和與數(shù)據(jù)相對(duì)應(yīng)的閾值的比較大分離電壓幅度，所以可以進(jìn)一步減小錯(cuò)誤讀出頻率，從而可以確保進(jìn)行數(shù)據(jù)讀出判斷的柵驅(qū)動(dòng)電壓比較大。因此，在與數(shù)據(jù)相對(duì)應(yīng)的閾值比判斷閾值高時(shí)，可以使流經(jīng)存儲(chǔ)單元的電流基本保持一定，在與數(shù)據(jù)相對(duì)應(yīng)的閾值比判斷閾值低時(shí)，又可以使流經(jīng)存儲(chǔ)單元的電流增大，從而可以使讀出速度高速化。
而且，即使電荷蓄積層間的電容即使由于尺寸變化和電壓漂移而有所變化，由于對(duì)受到閾值變化影響的相鄰存儲(chǔ)單元進(jìn)行校驗(yàn)數(shù)據(jù)再寫(xiě)入作，所以仍可以使閾值漂移較小地保持在一定的閾值范圍之內(nèi)。
而且，在本發(fā)明的構(gòu)成，由于包含有在先技術(shù)中存儲(chǔ)二值數(shù)據(jù)用的非易失性存儲(chǔ)裝置的構(gòu)成要素，所以可以在不破壞在先技術(shù)中存儲(chǔ)二值數(shù)據(jù)用的非易失性存儲(chǔ)裝置功能的基礎(chǔ)上照樣實(shí)施。
而且，對(duì)于第一實(shí)施例和第三實(shí)施例，相對(duì)于存儲(chǔ)單元陣列，可以分割頁(yè)追加沿行方向構(gòu)成存儲(chǔ)單元陣列用的存儲(chǔ)單元和讀出放大器。對(duì)于第二實(shí)施例，不再需要比在先技術(shù)進(jìn)一步追加存儲(chǔ)單元。因此對(duì)于全部實(shí)施例，不需要沿?cái)?shù)據(jù)傳送線的延伸方向追加存儲(chǔ)單元，所以可以構(gòu)成不會(huì)隨沿?cái)?shù)據(jù)選擇線方向面積的增大而增大的電路。
而且對(duì)于第三實(shí)施例，在各讀出放大器處還形成有暫時(shí)對(duì)寫(xiě)入數(shù)據(jù)實(shí)施保持的多個(gè)電路，所以和寫(xiě)入時(shí)由外部數(shù)據(jù)緩沖器隨時(shí)向讀出放大器傳送數(shù)據(jù)的場(chǎng)合相比，可以提高速度、縮短布線長(zhǎng)度，從而可以減少電力消耗。
上面是以第一～第七實(shí)施例對(duì)本發(fā)明進(jìn)行說(shuō)明的，然而本發(fā)明并不僅限于這些實(shí)施例。例如在上所述的實(shí)施形態(tài)表示與分割頁(yè)相對(duì)應(yīng)的實(shí)例，當(dāng)然分割頁(yè)也可以是一個(gè)。而且表示對(duì)沿行方向相鄰的存儲(chǔ)單元和沿列方向相鄰的存儲(chǔ)單元獨(dú)立地進(jìn)行閾值修正的實(shí)施例，然而也可以對(duì)沿列方向和行方向相鄰的存儲(chǔ)單元的雙方一并實(shí)施閾值修正。
而且，在上面的實(shí)施例中主要使用n型金屬絕緣半導(dǎo)體場(chǎng)效應(yīng)晶體管(MISFET)作為開(kāi)關(guān)元件，然而這些，若使柵輸入反轉(zhuǎn)，也可以對(duì)p型晶體管和n型晶體管實(shí)施替換。
而且，在上面的實(shí)施例中是以電可擦可編程只讀存儲(chǔ)器(EEPROM)構(gòu)成非易失性半導(dǎo)體元件為例對(duì)本發(fā)明進(jìn)行說(shuō)明的，然而不言而喻，本發(fā)明的構(gòu)成是由若干條數(shù)據(jù)選擇線和若干條數(shù)據(jù)傳送線構(gòu)成的存儲(chǔ)單元陣列，在存儲(chǔ)單元的信息存儲(chǔ)區(qū)域相互相鄰的存儲(chǔ)單元之間，利用存儲(chǔ)在相鄰存儲(chǔ)單元處的信息，用存儲(chǔ)單元信息受到干涉的構(gòu)造是有效的。例如，即使不使用存儲(chǔ)在電荷蓄積層處的信息、而是利用極化量、或反轉(zhuǎn)來(lái)存儲(chǔ)信息的強(qiáng)電解質(zhì)體存儲(chǔ)單元，由于在相鄰存儲(chǔ)單元產(chǎn)生根據(jù)極化方向的電場(chǎng)，所以本發(fā)明也適用。而且，即使用磁化方向或強(qiáng)度的強(qiáng)磁性體，由于相鄰存儲(chǔ)單元根據(jù)極化方向產(chǎn)生磁場(chǎng)，本發(fā)明也適用。
而且，元件分離膜和絕緣膜的形成方法本身除了可以使用將硅變換成硅氧化膜和硅氮化膜的方法之外，例如還可以采用例如向淀積的硅實(shí)施氧離子注入的方法，和使淀積的硅材料氧化的方法等等。而且電荷蓄積層26還可以采用例如二氧化鈦(TiO2)和三氧化二鋁(Al2O3)或鉭氧化膜、鈦酸鍶和鈦酸鋇、鈦酸鋯鉛，以及它們的疊層膜等等。
而且，作為實(shí)施形態(tài)，作為半導(dǎo)體襯底21設(shè)想為p型硅襯底，但也可以是n型硅襯底和硅絕緣體(SOI)襯底上的硅絕緣體(SOI)硅層，或是硅鍺(SiGe)混合晶體、硅鍺碳(SiGeC)混合晶體等等包含有硅的單晶半導(dǎo)體襯底。
而且，本發(fā)明是對(duì)在p型硅區(qū)域23上形成n型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)為例進(jìn)行說(shuō)明的，然而本發(fā)明還可以置換成在n型硅區(qū)域23上形成p型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，對(duì)于這種場(chǎng)合，可以將上述實(shí)施例中的n型替換為p型，p型替換成n型，而且還可以采用例如銦(In)、鈀(b)等等對(duì)所述實(shí)施例中作為滲雜物質(zhì)的砷(As)、磷(p)、銻(Sb)實(shí)施替換。
而且，本發(fā)明中的柵電極27還可以采用例如硅(Si)半導(dǎo)體、硅鍺(SiGe)混合晶體、硅鍺碳(SiGeC)混合晶體、鈦硅化物(TiSi)、鎳硅化物(NiSi)、鈷硅化物(CoSi)、鉭硅化物(TaSi)、鎢硅化物(WSi)、鉬硅化物(MoSi)等等的硅化物和多晶硅化物，以及例如鈦(Ti)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、鎢(W)等等的金屬制作，并且可以采用多晶材料制作，也可以是這些材料構(gòu)成的疊層構(gòu)造。而且，還可以采用例如非晶硅、非晶硅鍺(SiGe)混合晶體、非晶硅鍺碳(SiGeC)混合晶體，也可以是這些材料構(gòu)成的疊層體構(gòu)造。而且不言而喻，即使電荷蓄積層26形成點(diǎn)狀也不介意，也可以應(yīng)用本方法。
而且，本領(lǐng)域的普通技術(shù)人員可以在不脫離本發(fā)明主題和范圍的前提下，可以進(jìn)行種種不同的變形實(shí)施。
而且，如上所述的各實(shí)施例可以單獨(dú)實(shí)施，也可以組合實(shí)施。
而且，上所述各實(shí)施例包含各階段的發(fā)明，通過(guò)各實(shí)施例公開(kāi)的若干構(gòu)成要素的適當(dāng)組合，還可以提取各階段的發(fā)明。
參考上面的說(shuō)明，本領(lǐng)域的普通技術(shù)人員可以獲知本發(fā)明的其它優(yōu)點(diǎn)和實(shí)施例。因此，本發(fā)明的請(qǐng)求保護(hù)范圍并不僅限于由這些實(shí)施例構(gòu)成的具體構(gòu)成形式。本領(lǐng)域的普通技術(shù)人員可以在不脫離本發(fā)明的主題和范圍內(nèi)，對(duì)各個(gè)細(xì)部進(jìn)行多種形式的改動(dòng)，而本發(fā)明的主題和范圍是由附交的權(quán)利要求和它們的等價(jià)物限定著的。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，所述半導(dǎo)體存儲(chǔ)裝置具有至少包含有一個(gè)第一存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第一存儲(chǔ)單元塊，以及至少包含有一個(gè)與第一存儲(chǔ)單元相鄰的第二存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第二存儲(chǔ)單元塊，其特征在于這種數(shù)據(jù)寫(xiě)入方法包括對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入；在對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入；在對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)判斷；以及當(dāng)所述數(shù)據(jù)判斷結(jié)果為所述第一存儲(chǔ)單元的數(shù)據(jù)未到達(dá)時(shí)，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)再次寫(xiě)入。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，其特征在于所述第一、第二存儲(chǔ)單元分別具有與需保持的數(shù)據(jù)相對(duì)應(yīng)地實(shí)施電荷注入或放出的電荷蓄積層，并且將二值以上的數(shù)據(jù)作為電荷量實(shí)施存儲(chǔ)。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，其特征在于所述第一、第二存儲(chǔ)單元分別具有與需保持的數(shù)據(jù)相對(duì)應(yīng)地實(shí)施電荷注入或放出用的電荷蓄積層，并且將二值數(shù)據(jù)作為電荷量實(shí)施存儲(chǔ)；而且對(duì)于由外部施加的三值以上的數(shù)據(jù)，分別與所述第一、第二存儲(chǔ)單元中的二值數(shù)據(jù)相對(duì)應(yīng)地實(shí)施存儲(chǔ)。
4.一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，所述半導(dǎo)體存儲(chǔ)裝置具有至少包含有兩個(gè)彼此相鄰的、呈串聯(lián)連接或并聯(lián)連接的第一存儲(chǔ)單元和第二存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的存儲(chǔ)單元塊，其特征在于這種數(shù)據(jù)寫(xiě)入方法包括對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入；在對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入；在對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)判斷；以及當(dāng)所述數(shù)據(jù)判斷結(jié)果為所述第一存儲(chǔ)單元數(shù)據(jù)未到達(dá)時(shí)，對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)再次寫(xiě)入。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，其特征在于所述第一、第二存儲(chǔ)單元分別具有與需保持的數(shù)據(jù)相對(duì)應(yīng)地實(shí)施電荷注入或放出的電荷蓄積層，并且將二值以上的數(shù)據(jù)作為電荷量實(shí)施存儲(chǔ)。
6.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，其特征在于所述第一、第二存儲(chǔ)單元分別具有與需保持的數(shù)據(jù)相對(duì)應(yīng)地實(shí)施電荷注入或放出的電荷蓄積層，并且將二值的數(shù)據(jù)作為電荷量實(shí)施存儲(chǔ)；而且對(duì)于由外部施加的三值以上的數(shù)據(jù)，分別與所述第一、第二存儲(chǔ)單元中的二值數(shù)據(jù)相對(duì)應(yīng)地實(shí)施存儲(chǔ)。
7.一種半導(dǎo)體集成電路裝置，其特征在于具有可實(shí)施數(shù)據(jù)再次寫(xiě)入的第一存儲(chǔ)單元塊，所述第一存儲(chǔ)單元塊至少具有一個(gè)第一存儲(chǔ)單元；可實(shí)施數(shù)據(jù)再次寫(xiě)入的第二存儲(chǔ)單元塊，所述第二存儲(chǔ)單元塊至少具有一個(gè)與所述第一存儲(chǔ)單元相鄰接的第二存儲(chǔ)單元；第一數(shù)據(jù)傳送線，所述第一數(shù)據(jù)傳送線與所述第一存儲(chǔ)單元塊直接連接，或是通過(guò)對(duì)所述第一存儲(chǔ)單元塊實(shí)施選擇的選擇部件與所述第一存儲(chǔ)單元塊電連接；第二數(shù)據(jù)傳送線，所述第二數(shù)據(jù)傳送線與所述第二存儲(chǔ)單元塊直接連接，或是通過(guò)對(duì)所述第二存儲(chǔ)單元塊實(shí)施選擇的選擇部件與所述第二存儲(chǔ)單元塊電連接；充電電路，所述充電電路用于對(duì)所述第一數(shù)據(jù)傳送線和所述第二數(shù)據(jù)傳送線中的任一個(gè)實(shí)施充電；第一數(shù)據(jù)保持電路，所述第一數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；第二數(shù)據(jù)保持電路，所述第二數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；第三數(shù)據(jù)保持電路，所述第三數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；充電和放電電路，所述充電和放電電路依據(jù)保持在所述第三數(shù)據(jù)保持電路中的數(shù)據(jù)對(duì)第一電壓節(jié)點(diǎn)實(shí)施充電或放電；第一連接電路，所述第一連接電路使所述第一電壓節(jié)點(diǎn)與所述第一、第二數(shù)據(jù)傳送線中的任一條電連接；第四數(shù)據(jù)保持電路，所述第四數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；以及第二連接電路，所述第二連接電路使所述第四數(shù)據(jù)保持電路與所述第一電壓節(jié)點(diǎn)電連接。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述半導(dǎo)體集成電路裝置還具有沿與所述第一、第二數(shù)據(jù)傳送線正交的方向配置且沿與所述第一、第二數(shù)據(jù)傳送線正交的方向延伸的多條數(shù)據(jù)輸入輸出線；以及使所述數(shù)據(jù)輸入輸出線與所配置的多個(gè)半導(dǎo)體集成電路裝置中每一個(gè)所包含的第四數(shù)據(jù)保持電路電連接的第三連接電路。
9.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述半導(dǎo)體集成電路裝置還具有沿與所述第一、第二數(shù)據(jù)傳送線正交的方向配置且對(duì)所配置的多個(gè)半導(dǎo)體集成電路裝置中每一個(gè)所包含的第一、第二、第三、第四數(shù)據(jù)保持電路和充電電路以及放電電路實(shí)施控制用的多條控制線，而且這些控制線由所配置的多個(gè)半導(dǎo)體集成電路裝置共用。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二數(shù)據(jù)傳送線分別為兩條。
11.如權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二數(shù)據(jù)傳送線分別為四條。
12.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述第一數(shù)據(jù)保持電路和所述第四數(shù)據(jù)保持電路分別為反相器逆向并聯(lián)連接構(gòu)成的觸發(fā)器電路。
13.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于包含在所述第二數(shù)據(jù)保持電路中的晶體管數(shù)目，比包含在所述第一數(shù)據(jù)保持電路中的晶體管數(shù)目和包含在所述第四數(shù)據(jù)保持電路中的晶體管數(shù)目少。
14.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于在對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入，不對(duì)所述第一、所述第二存儲(chǔ)單元同時(shí)實(shí)施數(shù)據(jù)寫(xiě)入。
15.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路的數(shù)據(jù)輸入端子，通過(guò)第四連接電路與所述第一數(shù)據(jù)保持電路電連接；而且所述第一電壓節(jié)點(diǎn)通過(guò)第五連接電路與所述第一數(shù)據(jù)保持電路電連接。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極通過(guò)所述第四連接電路與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端與所述第一電壓節(jié)點(diǎn)連接，另一端通過(guò)第二開(kāi)關(guān)部件與至少具有兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
17.如權(quán)利要求15所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極通過(guò)所述第四連接電路與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端通過(guò)第二開(kāi)關(guān)部件與所述第一電壓節(jié)點(diǎn)連接，另一端與至少具有兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
18.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路的數(shù)據(jù)輸入端子，通過(guò)第六連接電路與第二電壓節(jié)點(diǎn)電連接；而且所述第二電壓節(jié)點(diǎn)通過(guò)第七連接電路與所述第一電壓節(jié)點(diǎn)電連接，同時(shí)通過(guò)第八連接電路與所述第一數(shù)據(jù)保持電路電連接。
19.如權(quán)利要求18所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第二電壓節(jié)點(diǎn)電連接；所述第一開(kāi)關(guān)部件電流通路的一端與所述第一電壓節(jié)點(diǎn)連接，另一端通過(guò)第二開(kāi)關(guān)部件與至少具有兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
20.如權(quán)利要求18所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第二電壓節(jié)點(diǎn)電連接；所述第一開(kāi)關(guān)部件電流通路的一端通過(guò)第二開(kāi)關(guān)部件與所述第一電壓節(jié)點(diǎn)連接，另一端與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
21.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端與所述第一電壓節(jié)點(diǎn)連接，另一端通過(guò)第二開(kāi)關(guān)部件與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
22.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端通過(guò)第二開(kāi)關(guān)部件與所述第一電壓節(jié)點(diǎn)連接，另一端與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
23.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于第一、第二存儲(chǔ)單元分別將三值以上的數(shù)據(jù)作為邏輯值實(shí)施存儲(chǔ)。
24.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于第一、第二存儲(chǔ)單元分別為具有至少一個(gè)電荷蓄積層和控制柵的場(chǎng)效應(yīng)晶體管。
25.如權(quán)利要求24所述的半導(dǎo)體集成電路裝置，其特征在于第一、第二存儲(chǔ)單元分別將四值以上的數(shù)字?jǐn)?shù)據(jù)作為邏輯值、并且按照蓄積在所述電荷蓄積層的電荷量的大小實(shí)施存儲(chǔ)，在數(shù)字?jǐn)?shù)據(jù)按照所述電荷量順序排行的場(chǎng)合，每對(duì)相鄰數(shù)字?jǐn)?shù)據(jù)之間對(duì)于電荷量實(shí)施一個(gè)比特的比特反轉(zhuǎn)。
26.如權(quán)利要求24所述的半導(dǎo)體集成電路裝置，其特征在于所述場(chǎng)效應(yīng)晶體管分別形成在相同導(dǎo)電類型的阱上。
27.如權(quán)利要求26所述的半導(dǎo)體集成電路裝置，其特征在于所述場(chǎng)效應(yīng)晶體管在寫(xiě)入動(dòng)作中使用FN隧道電流。
28.如權(quán)利要求24所述的半導(dǎo)體集成電路裝置，其特征在于所述電荷蓄積層包含有硅氮化物。
29.如權(quán)利要求28所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別使多個(gè)源極和漏極串聯(lián)連接，并且分別在多個(gè)存儲(chǔ)單元之內(nèi)使相鄰電荷蓄積層的間隔為所述電荷蓄積層厚度的兩倍以下。
30.如權(quán)利要求24所述的半導(dǎo)體集成電路裝置，其特征在于所述電荷蓄積層為包含有多晶硅的浮置柵電極。
31.如權(quán)利要求30所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別使多個(gè)源極和漏極串聯(lián)連接，并且分別在多個(gè)存儲(chǔ)單元之內(nèi)使相鄰電荷蓄積層的間隔為所述電荷蓄積層厚度的兩倍以下。
32.如權(quán)利要求30所述的半導(dǎo)體集成電路裝置，其特征在于在所述第一存儲(chǔ)單元的電荷蓄積層與所述第二存儲(chǔ)單元的電荷蓄積層之間，僅形成有絕緣物。
33.一種半導(dǎo)體集成電路裝置，其特征在于具有可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的存儲(chǔ)單元塊，所述存儲(chǔ)單元塊具有至少包含有兩個(gè)彼此相鄰的、呈串聯(lián)連接或并聯(lián)連接的第一存儲(chǔ)單元和第二存儲(chǔ)單元；數(shù)據(jù)傳送線，所述數(shù)據(jù)傳送線與所述存儲(chǔ)單元塊直接連接，或是通過(guò)對(duì)所述存儲(chǔ)單元塊實(shí)施選擇用的選擇部件與所述存儲(chǔ)單元塊電連接；充電電路，所述充電電路對(duì)所述數(shù)據(jù)傳送線實(shí)施充電；第一數(shù)據(jù)保持電路，所述第一數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；第二數(shù)據(jù)保持電路，所述第二數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；第三數(shù)據(jù)保持電路，所述第三數(shù)據(jù)保持電路與所述第一數(shù)據(jù)保持電路電連接；充電和放電電路，所述充電和放電電路依據(jù)保持在所述第三數(shù)據(jù)保持電路的數(shù)據(jù)對(duì)第一電壓節(jié)點(diǎn)實(shí)施充電或放電；第一連接電路，所述第一連接電路使所述第一電壓節(jié)點(diǎn)與所述數(shù)據(jù)傳送線電連接；第四數(shù)據(jù)保持電路，所述第四數(shù)據(jù)保持電路至少具有兩個(gè)電壓穩(wěn)定點(diǎn)；以及第二連接電路，所述第二連接電路使所述第四數(shù)據(jù)保持電路與所述第一電壓節(jié)點(diǎn)電連接。
34.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述半導(dǎo)體集成電路裝置還具有沿與所述數(shù)據(jù)傳送線正交的方向配置且沿與所述數(shù)據(jù)傳送線正交的方向延伸的多個(gè)數(shù)據(jù)輸入輸出線；以及使所述數(shù)據(jù)輸入輸出線與所配置的多個(gè)半導(dǎo)體集成電路裝置中每一個(gè)所包含的第四數(shù)據(jù)保持電路實(shí)施電連接的第三連接電路。
35.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述半導(dǎo)體集成電路裝置還具有沿與所述數(shù)據(jù)傳送線正交的方向配置且對(duì)所配置的多個(gè)半導(dǎo)體集成電路裝置中每一個(gè)所包含的第一、第二、第三、第四數(shù)據(jù)保持電路和充電電路以及放電電路實(shí)施控制用的多個(gè)控制線，而且這些控制線由所配置的多個(gè)半導(dǎo)體集成電路裝置共用。
36.如權(quán)利要求35所述的半導(dǎo)體集成電路裝置，其特征在于所述數(shù)據(jù)傳送線為兩條。
37.如權(quán)利要求35所述的半導(dǎo)體集成電路裝置，其特征在于所述數(shù)據(jù)傳送線為四條。
38.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第一數(shù)據(jù)保持電路和所述第四數(shù)據(jù)保持電路分別為反相器逆向并聯(lián)連接著的觸發(fā)器電路。
39.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于包含在所述第二數(shù)據(jù)保持電路中的晶體管數(shù)目，比包含在所述第一數(shù)據(jù)保持電路中的晶體管數(shù)目和包含在所述第四數(shù)據(jù)保持電路中的晶體管數(shù)目少。
40.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于在對(duì)所述第一存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入之后，對(duì)所述第二存儲(chǔ)單元實(shí)施數(shù)據(jù)寫(xiě)入，不對(duì)所述第一、所述第二存儲(chǔ)單元同時(shí)實(shí)施數(shù)據(jù)寫(xiě)入。
41.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路中的數(shù)據(jù)輸入端子，通過(guò)第四連接電路與所述第一數(shù)據(jù)保持電路電連接；而且所述第一電壓節(jié)點(diǎn)通過(guò)第五連接電路與所述第一數(shù)據(jù)保持電路電連接。
42.如權(quán)利要求41所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極通過(guò)所述第四連接電路與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端與所述第一電壓節(jié)點(diǎn)連接，另一端通過(guò)第二開(kāi)關(guān)部件與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
43.如權(quán)利要求41所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極通過(guò)所述第四連接電路與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端通過(guò)第二開(kāi)關(guān)部件與所述第一電壓節(jié)點(diǎn)連接，另一端與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
44.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路的數(shù)據(jù)輸入端子，通過(guò)第六連接電路與第二電壓節(jié)點(diǎn)電連接；而且所述第二電壓節(jié)點(diǎn)通過(guò)第七連接電路與所述第一電壓節(jié)點(diǎn)電連接，同時(shí)通過(guò)第八連接電路與所述第一數(shù)據(jù)保持電路電連接。
45.如權(quán)利要求44所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第二電壓節(jié)點(diǎn)連接；所述第一開(kāi)關(guān)部件電流通路的一端與所述第一電壓節(jié)點(diǎn)連接，另一端通過(guò)第二開(kāi)關(guān)部件與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
46.如權(quán)利要求44所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第二電壓節(jié)點(diǎn)電連接；所述第一開(kāi)關(guān)部件電流通路的一端通過(guò)第二開(kāi)關(guān)部件與所述第一電壓節(jié)點(diǎn)連接，另一端與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
47.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端與所述第一電壓節(jié)點(diǎn)連接，另一端通過(guò)第二開(kāi)關(guān)部件與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
48.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第三數(shù)據(jù)保持電路包含有具有控制電極和電流通路的第一開(kāi)關(guān)部件；所述第一開(kāi)關(guān)部件的控制電極與所述第一數(shù)據(jù)保持電路電連接；所述第一開(kāi)關(guān)部件電流通路的一端通過(guò)第二開(kāi)關(guān)部件與所述第一電壓節(jié)點(diǎn)連接，另一端與至少保持兩個(gè)穩(wěn)定值的第三電壓節(jié)點(diǎn)連接。
49.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別將三值以上的數(shù)據(jù)作為邏輯值實(shí)施存儲(chǔ)。
50.如權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別為具有至少一個(gè)電荷蓄積層和控制柵的場(chǎng)效應(yīng)晶體管。
51.如權(quán)利要求50所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別將四值以上的數(shù)字?jǐn)?shù)據(jù)作為邏輯值、并且按照蓄積在所述電荷蓄積層中電荷量的大小實(shí)施存儲(chǔ)，在數(shù)字?jǐn)?shù)據(jù)按照所述電荷量順序排行的場(chǎng)合，每對(duì)相鄰數(shù)字?jǐn)?shù)據(jù)之間對(duì)于電荷量實(shí)施一個(gè)比特的比特反轉(zhuǎn)。
52.如權(quán)利要求50所述的半導(dǎo)體集成電路裝置，其特征在于所述場(chǎng)效應(yīng)晶體管分別形成在相同導(dǎo)電類型阱的上。
53.如權(quán)利要求52所述的半導(dǎo)體集成電路裝置，其特征在于所述場(chǎng)效應(yīng)晶體管在寫(xiě)入動(dòng)作中使用FN隧道電流。
54.如權(quán)利要求50所述的半導(dǎo)體集成電路裝置，其特征在于所述電荷蓄積層包含有硅氮化物。
55.如權(quán)利要求54所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別使多個(gè)源極和漏極串聯(lián)連接，并且分別在多個(gè)存儲(chǔ)單元之內(nèi)使相鄰電荷蓄積層的間隔為所述電荷蓄積層厚度的兩倍以下。
56.如權(quán)利要求50所述的半導(dǎo)體集成電路裝置，其特征在于所述電荷蓄積層為包含有多晶硅的浮置柵電極。
57.如權(quán)利要求56所述的半導(dǎo)體集成電路裝置，其特征在于所述第一、第二存儲(chǔ)單元分別使多個(gè)源極和漏極串聯(lián)連接，并且分別在多個(gè)存儲(chǔ)單元之內(nèi)使相鄰的電荷蓄積層與所述第二存儲(chǔ)單元的電荷蓄積層間的間隔為所述電荷蓄積層厚度的兩倍以下。
58.如權(quán)利要求56所述的半導(dǎo)體集成電路裝置，其特征在于在所述第一存儲(chǔ)單元的電荷蓄積層與所述第二存儲(chǔ)單元的電荷蓄積層之間，僅形成有絕緣物。
59.一種半導(dǎo)體集成電路裝置，其特征在于具有第一存儲(chǔ)單元陣列，所述第一存儲(chǔ)單元陣列包含有具有沿與數(shù)據(jù)傳送線正交的方向配置且串聯(lián)連接或并聯(lián)連接的多個(gè)存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入的第一、第二存儲(chǔ)單元塊，以及沿與所述數(shù)據(jù)傳送線正交的方向形成的、使所述第一、第二存儲(chǔ)單元塊并聯(lián)連接的數(shù)據(jù)選擇線，而且所述第一存儲(chǔ)單元陣列中的存儲(chǔ)單元將三值以上的數(shù)據(jù)作為邏輯值實(shí)施存儲(chǔ)；以及第二存儲(chǔ)單元陣列，所述第二存儲(chǔ)單元陣列包含有具有對(duì)于所述第一存儲(chǔ)單元陣列沿與所述數(shù)據(jù)傳送線正交的方向配置且串聯(lián)連接或并聯(lián)連接的多個(gè)存儲(chǔ)單元的、可實(shí)施數(shù)據(jù)再次寫(xiě)入操作的第三、第四存儲(chǔ)單元塊，與所述第一存儲(chǔ)單元陣列的數(shù)據(jù)選擇線共有數(shù)據(jù)選擇線，所述第二存儲(chǔ)單元陣列的存儲(chǔ)單元將二值的數(shù)據(jù)作為邏輯值實(shí)施存儲(chǔ)。
60.如權(quán)利要求59所述的半導(dǎo)體集成電路裝置，其特征在于包含在所述第二存儲(chǔ)單元陣列中的、與一條數(shù)據(jù)選擇線相連接的存儲(chǔ)單元的數(shù)目為兩個(gè)以上，而且所述數(shù)目比包含在所述第一存儲(chǔ)單元陣列中的、與一條數(shù)據(jù)選擇線相連接的存儲(chǔ)單元的數(shù)目少。
61.一種半導(dǎo)體集成電路裝置，具有可實(shí)施數(shù)據(jù)再次寫(xiě)入的多個(gè)第一存儲(chǔ)單元塊；以及可實(shí)施數(shù)據(jù)再次寫(xiě)入的多個(gè)第二存儲(chǔ)單元塊；其特征在于從所述多個(gè)第一存儲(chǔ)單元塊和所述多個(gè)第二存儲(chǔ)單元塊擦除數(shù)據(jù)，對(duì)所述多個(gè)第一存儲(chǔ)單元塊實(shí)施寫(xiě)入操作，使所述多個(gè)第二存儲(chǔ)單元塊在保持擦除狀態(tài)實(shí)施數(shù)據(jù)讀出時(shí)，所述多個(gè)第二存儲(chǔ)單元塊的數(shù)據(jù)與所述多個(gè)第一存儲(chǔ)單元塊中的數(shù)據(jù)相一致。
全文摘要
一種半導(dǎo)體集成電路裝置,具有與第一存儲(chǔ)單元塊電連接的第一數(shù)據(jù)傳送線,與第二存儲(chǔ)單元塊電連接用的第二數(shù)據(jù)傳送線,對(duì)所述第一、第二數(shù)據(jù)傳送線中的任一條實(shí)施充電的充電電路,第一數(shù)據(jù)保持電路,與所述第一數(shù)據(jù)保持電路電連接的第二、第三數(shù)據(jù)保持電路,依據(jù)保持在所述第三數(shù)據(jù)保持電路處的數(shù)據(jù)對(duì)第一電壓節(jié)點(diǎn)實(shí)施充電或放電的充電和放電電路,使所述第一電壓節(jié)點(diǎn)與所述第一、第二數(shù)據(jù)傳送線中的任一條電連接的第一連接電路,第四數(shù)據(jù)保持電路,以及使所述第四數(shù)據(jù)保持電路與所述第一電壓節(jié)點(diǎn)電連接用的第二連接電路。
文檔編號(hào)G11C7/00GK1388534SQ0212627
公開(kāi)日2003年1月1日 申請(qǐng)日期2002年2月20日 優(yōu)先權(quán)日2001年2月20日
發(fā)明者野口充宏, 合田晃, 竹內(nèi)祐司 申請(qǐng)人:株式會(huì)社東芝