專利名稱：包含顯現強磁性隧道效應的存儲元件的磁性存儲裝置的制作方法
技術領域：
本發(fā)明涉及磁性存儲裝置，尤其涉及包含顯現強磁性隧道效應的存儲元件的磁性存儲裝置。
背景技術：
以往，已知作為利用磁性來記錄數據的非易失性存儲器的MARM(MagneticRandom Access Memory，磁性隨機存儲器)。對于該MRAM，在NIKKEIELECTRONICS 1999.11.15(no.757)pp.49-56等中已詳細揭示。
圖18以及圖19是用于說明在上述文獻中揭示的MRAM的存儲元件的構造的概要圖。參照圖18，以往的MRAM的存儲元件110具備強磁性層101、強磁性層103、配置在強磁性層101與103之間的非磁性層102。
強磁性層101比強磁性層103更加不容易反轉。這里，所謂強磁性是指磁性原子或者金屬的自由原子通過正的交換相互作用使得磁矩平行整齊地排列而形成自發(fā)磁化時的磁性，顯現該強磁性的物質稱為強磁性體。強磁性層101以及103由該強磁性體形成。又，以往，作為非磁性層102采用金屬的GMR(GiantMagnetoresistnace巨形磁阻)膜。近年，作為非磁性層102開發(fā)了采用絕緣體的TMR(Tunneling Magneto Resistance，隧道效應磁阻)膜。該TMR膜具有比GMR膜電阻大的優(yōu)點。具體地，對于GMR膜的MR比(電阻變化率)為10％相比，而TMR膜的MR(電阻變化率)為20％。又，由該TMR膜形成的存儲元件110以下稱為TMR元件110。
其次，參照圖18以及圖19，對于采用了以往的TMR元件110的MRAM的存儲原理進行說明。首先，如圖18所示，將2層強磁性層101以及103的磁化為同向(平行)的狀態(tài)對應為數據“0”。又，如圖19所示，將2層強磁性層101以及103的磁化為反向(反平行)的狀態(tài)對應為數據“1”。這里，TMR元件110具有當磁化方向為平行時電阻(R0)小，而反平行時電阻(R1)較大的性質。利用根據該磁化方向為平行或者反平行TMR元件110的電阻不同的性質，來判別為“0”或“1”。
圖20表示由以往的一個TMR元件與一個晶體管構成存儲單元時MRAM全體構造的框圖。以下，參照圖20對以往的MRAM150的構成進行說明。
存儲單元陣列151是將多個存儲單元120配置成矩陣狀而構成(圖20為簡化圖面而僅表示了4個存儲單元120)。一個存儲單元120由一個TMR元件110與一個NMOS晶體管111構成。
在配置在行(row)方向上的各存儲單元120，NMOS晶體管111的柵極與共用的讀出用字線RWL1～RWLn連接。又，在配置在行(row)方向上的各存儲單元120，在TMR元件110一方的強磁性層上配置改寫用字線WWL1～WWLn。
對于配置在列(column)方向上的各存儲單元120，TMR元件110的另一方的強磁性層與共用的位線BL1～BLn連接。
各讀出用字線RWL1～RWLn與行解碼器152連接，各位線BL1～BLn與列解碼器153連接。
將由外部指定的行地址以及列地址輸入地址信號輸入接頭154。將該行地址以及列地址從地址信號輸入接頭154傳送到地址鎖存器155。在由地址鎖存器155鎖存的各地址中行地址通過地址緩沖器156傳送到行解碼器152、列地址通過地址緩沖器156傳送到列解碼器153。
行解碼器152在各讀出用字線RWL1～RWLn中選擇由地址鎖存器155鎖存后的行地址所對應的讀出用字線RWL，同時在各改寫用字線WWL1～WWLn中選擇由地址鎖存器155鎖存后的行地址所對應的改寫用字線WWL。又，行解碼器152根據來自電壓控制電路157的信號控制各讀出用字線RWL1～RWLn的電位與各改寫用字線WWL1～WWLn的電位。
列解碼器153在各位線BL1～BLn中選擇由地址鎖存器155鎖存后的列地址所對應的位線，同時根據來自電壓控制電路158的信號控制各位線BL1～BLn的電位。
由外部指定的數據輸入數據輸入接頭159。該數據通過數據輸入接頭159通過輸入緩沖器160而傳送到列解碼器153。列解碼器153對應于該數據控制各位線BL1～BLn的電位。
從任意存儲單元120讀出的數據從各位線BL1～BLn通過列解碼器153傳送到讀出放大器群161。讀出放大器群161為電流讀出放大器。由讀出放大器群161判別后的數據從輸出緩沖器162通過數據輸入接頭159輸出到外部。
又，上述各電路(152～162)的動作由控制磁芯電路163進行控制。
其次，對于上述構成的以往的MRAM150的寫入(改寫)動作以及讀出動作進行說明。
(寫入動作)進行該寫入動作時，在所選擇的改寫用字線WWL與位線BL上流過正交的電流。因此，僅位于該位線BL與改寫用字線WWL的交點上的TMR元件110能夠進行改寫。具體地，流過改寫用位線WWL與位線BL的各電流產生磁場，2個磁場的和(合成磁場)在TMR元件110上發(fā)生作用。此時，由于合成磁場TMR元件110的磁化方向反轉，例如從“1”變?yōu)椤?”。
又，在交點以外的TMR元件110上有的完全沒有電流流過，而有的僅在一個方向上有電流流過。對于沒有電流流過的TMR元件110，由于沒有產生磁場，磁化方向沒有變化。對于僅在一個方向上有電流通過的TMR元件110，雖然產生磁場，而其大小還不足以使磁化反轉。因此，對于僅在一個方向上有電流流過的TMR元件110，磁化的方向沒有變化。
如上，通過讓電流在選擇好的地址所對應的位線BL與改寫用字線WWL上流過，能夠使得位于該選擇好的位線BL與改寫用字線WWL的交點上的TMR元件110的磁化方向寫入為圖18或圖19所示的方向。由此，能夠寫入數據“0”或“1”。
(讀出動作)如上，當讀出寫入的數據時，在讀出用字線RWL上施加電壓而使NMOS晶體管111導通。在該狀態(tài)下，通過判別流過位線BL的電流值比基準電流值大還是小來判定是“1”還是“0”。
此時，為圖18所示數據“0”的情形，由于磁化方向為平行，電阻值(RO)小。因此，流過位線BL的電流值比基準電流值大。對于此，為圖19所示數據“1”的情形，由于磁化方向為反平行，電阻值(R1)比圖18所示的場合要大。因此，流過位線BL的電流值比基準電流值要小。
對于上述以往的MRAM150，當讀出數據時，必須使得位線的電位為很低的電位(0.4V以下)而檢測出電流值。這是由于TMR元件110具有這樣的特性，即當在該TMR元件110的兩端施加的電位差不是很小時不能夠確認電阻變化。因此，必須使得施加在TMR元件110聯上端的電位差為很小(0.4V以下)，結果流過的電流值也很小。以往，為了檢測出這樣微小的電流值，存在讀出放大器(放大器)的結構變得復雜的不良情況。當要檢測出微小電流值時，又存在讀出速度變慢的問題。

發(fā)明內容
本發(fā)明的目的之一在于提供一種讀出放大器(放大器)的結構不會得變復雜的磁性存儲裝置。
本發(fā)明的另一目的在于提供一種比通過檢測微小電流值進行數據判別時能夠提高讀出速度的磁性存儲裝置。
本發(fā)明的再一目的在于，對于上述的磁性存儲裝置能夠容易地從DRAM進行替換構成。
本發(fā)明第1方面的磁性存儲裝置具備由顯視強磁性隧道效應的第1存儲元件以及第2存儲元件、與第1以及第2存儲元件分別連接的第1以及第2晶體管形成的存儲單元、連接在第1以及第2晶體管的控制端上的字線；通過第1晶體管與第1存儲元件連接的位線、通過第2晶體管與第2存儲元件連接并且與位線構成位線對的反相位線、以及與位線及反相位線連接的放大器。而且，在讀出數據時向選擇的字線輸入信號，同時通過向字線輸入信號而采用放大器讀出產生在位線與反相位線之間的電位差。
本發(fā)明第1方面的磁性存儲裝置，如上，由顯視強磁性隧道效應的兩個第1及第2存儲元件與兩個第1以及第2晶體管構成存儲單元，并且利用放大器檢測出與2個第1及第2存儲元件連接的位線以及反相位線的電位差，從而能夠容易地讀出數據。由此，不需要如以往的由顯視強磁性隧道效應的1個存儲元件與1個晶體管構成存儲單元時那樣要檢測出流過位線的微小電流值。結果是放大器的構造不會變得復雜。又，采用放大器讀出因向字線輸入信號而在位線與反相位線之間產生的電位差，與以往的讀出流過位線的微小電流值的情況不同，即使在存儲元件的電阻較大的情況下，也能夠容易地檢測出該電位差。
又，對于第1方面的磁性存儲裝置，如上，通過利用放大器檢測出位線與反相位線之間的的電位差，采用與以往的DRAM所用的放大器(讀出放大器)同樣簡單的讀出放大器，能夠讀出存儲在磁性存儲裝置中的數據。因此，沒有必要如以往的由顯現強磁性隧道效應的1個存儲元件與1個晶體管構成存儲單元時，采用結構復雜的讀出放大器，故能夠高速地讀出數據。又，讀出放大器的構成、電路構成以及動作方法由于類似于以往的DRAM，故可以原樣地利用DRAM的技術。結果是能夠容易地替換DRAM。
對于上述第1方面的磁性存儲裝置，最好第1存儲元件與第2存儲元件分別包含第1磁性層、與第1磁性層通過絕緣隔離層對向配置，比第1磁性層更不容反轉的第2磁性層，并且還具備用于連接第1存儲元件的第2磁性層與第2存儲元件的第2磁性層，與輸入字線的信號的上升時刻相對應使得第1存儲元件的第2磁性層與第2存儲元件的第2磁性層的電位下降到接地電位用的輔助字線。根據這樣的構造，利用輔助字線能使得第1存儲元件的第磁性層與第2存儲元件的第2磁性層的電位下降到接地電位。由此，在使得第1存儲元件的第2磁性層與第2存儲元件的第2磁性層的電位下降到接地電位時，由于第1存儲元件及第2存儲元件的電阻值的差使得在位線與反相位線之間產生電位差。因此，通過利用放大器檢測出該電位差從而能夠容易地檢測所存儲的數據。
在上述第1方面的磁性存儲裝置，最好輸入字線的信號的下降時刻是在第1存儲元件的第2磁性層電位與第2存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢?。根據這樣的構造，能夠防止位線與反相位線間不存在電位差。即僅在過度狀態(tài)時產生位線與反相位線之間的電位差。因此，當第1及第2存儲元件的第2磁性層的電位變?yōu)榻拥仉娢粫r，與第1磁性層連接的位線及反相位線也變?yōu)榻拥仉娢?。結果是位線與反相位線之間不存在電位差。在本發(fā)明中，通過在第1及第2存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢跋蜃志€輸入信號下降，在位線與反相位線之間的電位差變?yōu)?之前利用放大器能夠檢測該電位差。
對于上述第1方面的磁性存儲裝置，最好還具備根據輸入字線的信號的下降時刻用于分離放大器與位線及反相位線的分離用晶體管。根據上述構造，在第1及第2存儲元件第2磁性層的電位變?yōu)榻拥仉娢恢?，利用分離用晶體管分離放大器、分離位線及反相位線，故能夠利用放大器讀出位線與反相位線之間的電位差。
在上述第1方面的磁性存儲裝置中，最好在第1存儲元件以及第2存儲元件中互存相反的數據。根據這樣的構造，利用第1存儲元件以及第2存儲元件的電阻差能夠容易地讀出數據。
在上述第1方面的磁性存儲裝置中，最好還具備通過第1晶體管與第1存儲元件連接的空位線；檢測空位線的下降時刻的檢測電路。根據這樣的構造，采用空位線與檢測電路能夠檢測位線的下降時刻。由此，在該檢測出的時刻若利用放大器檢測出位線與反相位線之間的電位差，則能夠容易地讀出所存儲的數據。此時，最好還具備根據由檢測電路檢測的空位線的下降時刻用于分離放大器與位線及反相位線的分離用晶體管，上述放大器根據由檢測電路檢測的空位線的下降時刻被活化。根據這樣的構造，能夠容易地檢測位線與反相位線之間的電位差。
在上述的磁性存儲裝置中，最好檢測電路包括在柵極施加輸入電壓的第1晶體管與在柵極施加基準電壓的第2晶體管，通過使得流過第1晶體管的電流大于流過第2晶體管的電流，在輸入電壓與基準電壓相等時輸出L電平(低電平)。根據這樣的構造，當輸入電壓與基準電壓相同時，能夠有效地防止輸出變得不穩(wěn)定。此時，也可以使得第1晶體管的柵極寬度大于第2晶體管的柵極寬度，也可以使得第1晶體管的柵極長度小于第2晶體管的柵極長度。
對于上述的磁性存儲裝置，最好在寫入數據時在選擇的輔助字線中從上向下流過電流，同時通過在位線與反相位線中流過相互相反方向的電流，在第1存儲元件第1磁性層與第2存儲元件的第1磁性層寫入相互相反的數據。根據這樣的構造，容易地寫入數據。
本發(fā)明第2方面的磁性存儲裝置具備由包含第1磁性層、介于第1磁性層表面上的第1絕緣隔離層并與其一表面對向配置的第2磁性層、介于第2磁性層另一表面上的第2絕緣隔離層并對向配置的第3磁性層在內的1個顯現強磁性隧道效應的存儲元件、連接在存儲元件的第1磁性層及第2磁性層連接的第1及第2晶體管形成的存儲單元；連接在第1及第2晶體管的控制端上的字線；通過第1晶體管連接在第1磁性層上的位線；通過第2晶體管連接在第3磁性層上并且與位線構成位線對的反相位線；與位線及反相位線連接的放大器。并且在讀出數據時向選擇的字線輸入信號，同時通過向字線輸入信號利用放大器讀出產生在位線與反相位線之間的電位差。
對于第2方面的磁性存儲裝置，如上，由包含第1、第2及第3磁性層顯現強磁性隧道效應的1個存儲元件與兩個第1及第2晶體管構成存儲單元，同時利用放大器檢測出連接在第1及第3磁性層上的位線及反相位線的電位差，能夠容易地讀出數據。因此，沒有必要如以往的由顯現強磁性隧道效應的1個存儲元件與1個晶體管構成存儲單元的情況那樣要檢測出流過位線的微小電流值。結果是放大器的構造不會變得復雜。又，通過向位線輸入信號可以采用放大器讀出產生在位線與反相位線之間的電位差，與以往的讀出流過位線的微小電流值的情況不同，即使存儲元件的電阻較大，也能夠容易地檢測該電位差。
又，對于第2方面的磁性存儲裝置，由包含第1、第2及第3磁性層的顯現強磁性隧道效應的1個存儲元件、兩個第1及第2晶體管構成存儲單元，與由兩個存儲元件與兩個晶體管構成存儲單元的情況相比，能夠減小存儲單元的面積。
又，對于第2方面的磁性存儲裝置，如上，利用放大器檢測出位線與反相位線之間的電位差那樣的構成，采用與以往的DRAM用的放大器(讀出放大器)同樣簡單的放大器，能夠讀出存儲在磁性存儲裝置中的數據。因此，沒有必要如以往的由顯視強磁性隧道效應的1個存儲元件與1個晶體管構成存儲單元時那樣地采用結構復雜的讀出放大器，故能夠高速地讀出數據。又，讀出放大器的構成、電路構成以及動作方法由于類似于以往的DRAM，故可以原樣地利用DRAM的技術。結果是能夠容易地替換DRAM。
對于上述第2方面的磁性存儲裝置，最好第1磁性層包含介于第2磁性層的一側面上的第1絕緣隔離層而形成的側壁狀的第1磁性層，第3磁性層包含介于第2磁性層的另一側面上的第2絕緣隔離層而形成的側壁狀的第3磁性層。根據這樣的結構，能夠容易地形成由第1磁性層、第2磁性層及第3磁性層構成的1個存儲元件。此時，最好在通過絕緣隔離材料層形成和同覆蓋第2磁性層一般的磁性材料層之后，通過對磁性材料層進行各向異性蝕刻而形成側壁狀的第1磁性層以及第3磁性層。根據這樣的結構，采用與以往的形成側面壁的步驟相同的步驟，能夠容易地由第1磁性層、第2磁性層及第3磁性層形成1個存儲元件。
對于上述第2方面的磁性存儲裝置，最好第1磁性層以及第3磁性層相對于第2磁性層呈交錯。
對于上述第2方面的磁性存儲裝置，最好形成的存儲元件的第2磁性層比第1磁性層以及第3磁性層更不容易反轉，并且還具備根據輸入字線的信號的上升時刻使得存儲元件的第2磁性層的電位下降到接地電位用的輔助字線。根據這樣的結構，利用輔助字線，能夠容易地使得存儲元件的第2磁性層的電位下降到接地電位。由此，在使得存儲元件的第2磁性層的電位下降到接地電位時，因存儲元件的電阻值的差使得在位線與反相位線之間產生電位差。因此，利用放大器檢測該電位差，能夠容易地檢測出所存儲的數據。
對于上述第2方面的磁性存儲裝置，最好輸入字線的信號的下降時刻是在存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢?。根據這樣的結構，能夠防止位線與反相位線之間的電位差變?yōu)?。即，僅在過度狀態(tài)時產生位線與反相位線之間的電位差。因此，當存儲元件的第2磁性層的電位變?yōu)榻拥仉娢粫r，與第1磁性層以及第3磁性層連接的位線以及反相位線也變?yōu)榻拥仉娢弧＝Y果在于位線與反相位線的電位差變?yōu)?。在本發(fā)明中，通過在存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢笆沟幂斎胱志€的信號下降，由此能夠利用放大器在位線與反相位線之間的電位差變?yōu)?之前檢測出該電位差。
對于上述第2方面的磁性存儲裝置，最好還具備根據輸入字線的信號的下降時刻用于分離放大器與位線及反相位線的分離用晶體管。根據這樣的構造，在存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢?，通過利用分離用晶體管將放大器與位線以及反相位線分離，能夠利用放大器讀出位線與反相位線之間的電位差。
在上述第2方面的磁性存儲裝置中，最好在第1磁性層以及第2磁性層上存儲相互相反的數據。根據這樣的構造，利用第1磁性層以及第2磁性層的電阻與第3磁性層以及第2磁性層的電阻的電阻差，能夠容易地讀出數據。
本發(fā)明第3方面的磁性存儲裝置，具備由包含第1磁性層、第1絕緣隔離層介于第1磁性層的表面上并與其一表面上對向配置的第2磁性層、第2絕緣隔離層介于第2磁性層的另一表面是并對向配置的第3磁性層在內的1個顯現強磁性隧道效應的存儲元件；分別與存儲元件的第1磁性層以及第3磁性層連接的第1以及第2晶體管組成的存儲單元。
對于該第3方面的磁性存儲裝置，如上，通過由包含第1、第2及第3磁性層的強磁性隧道效應的1個存儲元件與2個第1及第2晶體管構成存儲單元，與由兩個存儲元件與兩個晶體管構成存儲單元的情況相比，能夠減小存儲單元的面積。
對于上述第3方面的磁性存儲裝置，最好第1磁性層包含使第1絕緣隔離層介于第2磁性層的一側面并形成側壁狀的第1磁性層，第3磁性層包含使第2絕緣隔離層介于第2磁性層的另一側面上并形成側壁狀的第3磁性層。根據這樣的構造，能夠容易地形成由第1磁性層、第2磁性層以及第3磁性層構成的1個存儲元件。此時，最好在通過絕緣隔離材料層形成如同覆蓋第2磁性層一般的磁性材料層之后，通過對磁性材料層進行各向異性蝕刻，形成側壁狀的第1磁性層以及第3磁性層。根據這樣的構造，采用與以往的形成側面壁的步驟相同的步驟，能夠容易地形成由第1磁性層、第2磁性層及第3磁性層構成的1個存儲元件。
對于上述第3方面的磁性存儲裝置，最好第1磁性層以及第3磁性層相對于第2磁性層呈交錯狀。
對于上述第3方面的磁性存儲裝置，最好第1磁性層以及第3磁性成上存儲相互相反的數據。根據這樣的構造，利用第1磁性層及第2磁性層的電阻與第3磁性層及第2磁性層的電阻之電阻差，能夠容易地讀出數據。


圖1是表示本發(fā)明第1實施形態(tài)MRAM的全體構造的框圖。
圖2是表示圖1所示的第1實施形態(tài)的MRAM的存儲單元部分以及讀出放大器部分構造的電路圖。
圖3用于說明圖1以及圖2所示的第1實施形態(tài)的MRAM的讀出動作的說明波形圖。
圖4是表示圖1以及圖2所示的第1實施形態(tài)的MRAM的存儲單元部分的剖面構造的剖視圖。
圖5是表示本發(fā)明第2實施形態(tài)的MRAM的全體構造的框圖。
圖6是表示圖5所示的第2實施形態(tài)MRAM的存儲單元部分以及讀出放大器部分的構造的電路圖。
圖7是表示圖5以及圖6所示的變換器的內部構造的電路圖。
圖8是用于說明第2實施形態(tài)的讀出動作的動作波形概要圖。
圖9是用于說明第2實施形態(tài)的MRAM的讀出動作的動作波形模擬圖。
圖10用于說明第2實施形態(tài)MRAM的讀出動作的動作波形模擬圖。
圖11是表示本發(fā)明第3實施形態(tài)的MRAM的全體構造的框圖。
圖12是表示圖11所示第3實施形態(tài)的MRAM的存儲單元部分以及讀出放大器部分的構造的電路圖。
圖13是表示圖11以及圖12所示第3實施形態(tài)MRAM的存儲電源的平面布置圖。
圖14是表示沿圖13所示的第3實施形態(tài)的MRAM的100-100線的剖視圖。
圖15是用于說明圖14所示的存儲單元部分的雙重接合TMR元件的制造過程的剖視圖。
圖16是用于說明圖14所示的存儲單元部分的雙重接合TMR元件的制造過程的剖視圖。
圖17是用于說明圖14所示的第3實施形態(tài)的雙重接合TMR元件的制造過程的立體圖。
圖18是用于說明以往的MRAM的存儲元件的構造的概要圖。
圖19是用于說明以往的MRAM的存儲元件的構造的概要圖。
圖20是表示以往的MRAM的全體構造的框圖。
最佳實施形態(tài)以下，根據附圖對于將本發(fā)明具體化的實施形態(tài)進行說明。
(第1實施形態(tài))首先，參照圖1以及圖2，對于第1實施形態(tài)的MRAM的全體構造進行說明。對于第1實施形態(tài)的MRAM，除了存儲單元陣列之外具有與以往的DRAM相同的構造。以下，具體地進行說明。第1實施形態(tài)的MRAM以矩陣狀的存儲單元陣列為中心構成。存儲單元陣列151由配置在行方向及列方向上配置排列的存儲單元52構成。存儲單元52存儲存儲的最小單位為1位的數據。
對于第1實施形態(tài)的MRAM，1個存儲單元52由兩個TMR元件4a以及4b、兩個NMOS晶體管5a以及5b構成。TMR元件4a如圖2所示包含強磁性層3a、絕緣隔離層2a以及比強磁性層3a更不容易極性反轉的強磁性層1a。又，TMR元件4b包含強磁性層3b、絕緣隔離層2b以及比強磁性層3b更不容易極性反轉的強磁性層1b。又，在兩個NMOS晶體管5a以及5b的柵極上連接字線WL。
又，TMR元件4a是本發(fā)明的“顯視強磁性隧道效應的第1存儲元件”的一一示例，TMR元件4b是本發(fā)明的“顯視強磁性隧道效應的第2存儲元件”的一一示例。又，強磁性層3a、3b是本發(fā)明的“第1磁性層”的一示例，強磁性層1a、1b是本發(fā)明的“第2磁性層”的一示例。又，NMOS晶體管5a以及5b分別是本發(fā)明的“第1晶體管”以及“第2晶體管”的一示例。又，2個NMOS晶體管5a以及5b的柵極是本發(fā)明的“控制端子”的一示例。
存儲單元陣列51中，在行方向(圖1為縱方向)上配置排列的各存儲單元52與字線WL以及輔助字線SWL連接。又，在列方向(圖1為橫方向)排列配置上的各存儲單元52與位線BL以及反相位線/BL連接。反相位線/BL構成存在對應關系的位線BL與一組的位線對。
又，各位線BL、/BL與交叉耦合鎖存形(cross couple lanch)的各讀出放大器(SA)53連接。對于各位線BL、/BL，位線BL與反相位線/BL的信號電平相補地進行變化。又，在各位線對BL、/BL與各讀出放大器(SA)53之間設有用于分離各位線對BL、/BL與各讀出放大器(SA)53的NMOS晶體管8a以及8b。在該NMOS晶體管8a以及8b的柵極上連接信號線Φ3。又，NMOS晶體管8a以及8b是本發(fā)明的“分離用晶體管”的一示例。又，讀出放大器53是本發(fā)明的“放大器”的一示例。
各字線WL與行解碼器54連接。從外部指定行地址RA時，從行地址緩沖器55開始將該行地址RA送至行解碼器54。由此，通過行解碼器54選擇該行地址RA所對應的字線WL。
在各字線WL上通過包含NMOS晶體管6以及PMOS晶體管7在內的變換器電路連接在輔助字線SWL的一端上。在該輔助字線SWL的另一端上通過PMOS晶體管9與Vcc連接。在該PMOS晶體管9的柵極上連接信號線Φ4。
又，字線WL與與門電路11的一輸入端連接的同時，與與門電路11的輸出端連接。在與門電路11的另一輸入端上，在寫入時，通常連接成為0(L電平)的信號線Φ6。
又，在位線BL以及反相位線/BL上分別連接NMOS晶體管10a以及10b。在NMOS晶體管10a以及10b上連接信號線Φ5。在NMOS晶體管10a以及10b的另一端相互連接。該相互連接的NMOS晶體管10a以及10b上連接預充電電路67。
各讀出放大器53通過各傳輸門56與輸入輸出線I/O以及反轉輸入輸出線/I/O連接。由輸入輸出線I/O與反轉輸入輸出線/I/O構成輸入輸出線對I/O、/I/O。輸入輸出線對I/O、/I/O與讀出放大器57連接。讀出放大器57通過數據母線DB以及反轉數據母線/DB與數據的輸出電路58連接。由數據母線DB與反轉數據母線/DB構成數據母線對DB、/DB。又，在輸入輸出線對I/O、/I/O上連接預充電電路59。
又，輸入輸出線I/O與反轉輸入輸出線/I/O的電平相補地進行變化。又，數據母線DB與反轉數據母線/DB的電平相補地進行變化。然后，從輸出電路58向外部輸出數據。
各傳輸門56通過列選擇線CSL與列解碼器60連接。各傳輸門56由連接在輸入輸出線對I/O、/I/O與讀出放大器53之間的一對NMOS晶體管構成。此對NMOS晶體管的柵極通過一條列選擇線CSL連接在列解碼器60上。因此，當列選擇線CSL為H電平時，成對的NMOS晶體管導通、傳輸門56閉合的狀態(tài)。
從外部指定列地址CA時，將該列地址CA從列地址緩沖器61送至列解碼器60以及地址遷移檢測電路(ATDAddress Transistion Detector)62。
ATD檢測列地址CA的變化且檢測從外部指定了列地址CA，并且生成一個脈沖的脈沖信號ATD1。即，每當列地址CA進行變化時，生成脈沖信號ATD1。將該脈沖信號ATD1輸出到列解碼器控制電路63、預充電控制電路64以及讀出放大器控制電路65。
預充電控制電路64根據脈沖信號ATD1從H電平下降到L電平，生成預訂時間H電平的一個脈沖的預充電電路活化信號PC。將該活化信號PC輸出到預充電電路59。
預充電電路59一經激活，輸入輸出線對I/O、/I/O為相同電位，同時進行設定為規(guī)定電位(例如，1/2VccVcc為MRAM的驅動電壓)的預充電。
預充電電路59當輸入活化信號PC時成為非活化(活化備用狀態(tài))，停止輸入輸出線對I/O、/I/O的預充電。列解碼器控制電路63根據脈沖信號ATD1從H電平下降到L電平，生成預定時間H電平的一個脈沖的列解碼活化信號YS。將該活化信號YS輸出到列解碼器60。
列解碼器60當輸入活化信號YS時，進行活化并且選擇由外部指定的列地址CA所對應的存儲單元陣列51的列(1組的位線對BL、/BL)。即，列解碼器60當輸入活化信號YS時進行活化。然后，列解碼器60一經激活化化時，選擇由外部指定的列地址CA所對應的列選擇線CSL，同時使得該列選擇線CSL為高電平。由此，連接在該列選擇線CSL上的傳輸門56為導通狀態(tài)。因此，通過該傳輸門56對應的讀出放大器53，選擇由外部指定的列地址CA所對應的存儲單元陣列51的列。
讀出放大器控制電路65根據脈沖信號ATD1從高電平下降到低電平產生使得脈沖信號ATD1延遲規(guī)定時間的1個脈沖的讀出放大活化信號READ。預先設定該活化信號READ的時刻以及脈沖幅度。然后，將該活化信號READ順粗到讀出放大器57。
該活化信號READ的延遲時間是為了讀出數據而直到輸入輸出線對I/O、/I/O的電位差成為足夠大的電位差的時間。即，根據從存儲單元52讀出的數據，設定成輸入輸出線對I/O、/I/O從預充電的電位變化到為了不讓讀出放大器57誤讀出的足夠大的電位差的待機時間。
即，在各控制電路63～65上分別設有接收脈沖信號ATD1從高電平下降到低電平并且以適當時刻及脈沖幅度生成活化信號YS、PC、READ的延遲電路以及脈沖發(fā)生電路。
又，在檢測數據母線對DB、/DB的電位差的同時，設置根據該檢測結果輸出讀出檢測信號READ的讀出檢測電路66。由此，當數據母線對DB、/DB的電位大于規(guī)定電位差時，確定從存儲單元52讀出的數據并且輸出到外部。因此，通過檢測數據母線對DB、/DB的電位差，能夠檢測數據的輸出(讀出動作)。然后，讀出檢測電路66根據數據母線對DB、/DB的電位差檢測讀出動作，同時根據該檢測結果輸出H電平的讀出檢測信號READ。將該檢測信號READ輸出到列解碼器控制電路、預充電控制電路64以及讀出放大器65。
圖4表示圖1以及圖2所示的第1實施形態(tài)的存儲單元部分的剖視構造圖。以下，參照圖4對于第1實施形態(tài)的存儲單元52的剖視構造進行說明。對于該第1實施形態(tài)的存儲單元52，在基板71的表面規(guī)定區(qū)域上形成分離區(qū)域72。在被分離區(qū)域72所包圍的元件形成區(qū)域上，隔開規(guī)定間隔形成N型源極/漏極區(qū)域73，在位于鄰接的N型源極/漏極區(qū)域73間的通道區(qū)域上形成構成字線WL1以及WL2的柵極電極。由該柵極電極與一對N型源極/漏極區(qū)域構成NMOS晶體管5a。
又，在位于兩端的N型源極/漏極區(qū)域73上，通過導電層74以及75連接TMR元件4a的強磁性層3a。該強磁性層3a容易反轉，而且如圖4所示能夠根據數據變化其方向。又，在強磁性層3a的另一面上通過絕緣隔離層2a形成比強磁性層3a更加不容易反轉的強磁性層1a。該強磁性層1a不能夠根據數據進行反轉而是規(guī)定在一個方向。在強磁性層1a上通過導電層77連接有輔助字線SWL1以及SWL2。又，在中央的N型源極/漏極區(qū)域73上通過導電層76連接位線BL。又，在位線BL與基板71之間形成層間絕緣膜78。
若采用具有上述剖面構造的存儲單元，能夠容易地實現具有圖1以及圖2所示的電路構造的第1實施形態(tài)的MRAM的存儲單元52。
其次，對于上述構造的MRAM的寫入以及讀出動作進行說明。
(寫入動作)對于該寫入動作中向連接在字線WL1的存儲單元52進行寫入時的情況進行說明。在第1實施形態(tài)的MRAM中，當寫入數據時，首先使得信號線Φ6為低電平。由此，向或門電路11的另一輸入端輸入低電平信號。此時，輸入到或門電路11一端的字線WL1是由行解碼器54選擇的字線。，故為高電平。因此，從所選擇的字線WL1的或門電路11輸出的部分為低電平。如此，通過使得信號線Φ6為L電平而強制地使得連接在或門電路11的輸出的字線WL1為L電平。
由此，連接在與或門電路11的輸出端的字線WL1上的NMOS晶體管5a以及5b為截止狀態(tài)。接著，通過使得信號線Φ4降低為低電平而使得PMOS晶體管9導通。此時，由于通過變換器與SWL1連接的字線WL1為H電平的狀態(tài)，構成變換器的NMOS晶體管6為導通狀態(tài)。由此，SWL1的下側部分為接地電位。SWL1的上側部分由于Φ4的下降，PMOS晶體管9導通成為Vcc電位，故在SWL1上電流從上向下流過。
又，采用輸入輸出線對I/O、/I/O分別使得所選擇的位線BL與反相位線/BL為高電平以及低電平。再者，通過使得信號線Φ5上升到高電平而使得NMOS晶體管10a以及10b導通。由此，使得位線BL以及與其對應的反相位線/BL為短路的狀態(tài)，從H電平狀態(tài)的位線BL向L電平狀態(tài)的反相位線/BL流過電流。即，在位線BL上流過向左的電流，在反相位線/BL上流過向右的電流。
又，使得流過位線BL與反相位線/BL的電流為與上述相反的方向時，向位線BL供給L電平的信號的同時向反相位線/BL供給H電平的信號。
如上，在所選擇的存儲單元，在輔助字線SWL1上從上向下流過電流的同時，通過在位線對BL、/BL上流過相互相反方向的電流，由此能夠容易地在所選擇的存儲單元TMR元件4a的強磁性層3a與TMR元件4b的強磁性層3b中寫入相反的數據(例如，“1”、“0”)。
又，欲在TMR元件4a的強磁性層3a與TMR元件4b的強磁性層3b中寫入與上述相反的數據(例如，“0”、“1”)時，使流過BL與/BL電流的方向為反向即可。
又，對于沒有被選擇的存儲單元，由于在輔助字線SWL中電流不流過，所以不進行數據改寫。
(讀出動作)如上，在數據的寫入動作中，在與位線BL連接的TMR元件4a的強磁性層3a以及與反轉字線/BL連接的TMR元件4b的強磁性層3b上分別寫入變成相反磁場的數據。以下，參照圖2對于選擇了與字線WL1相關聯的存儲單元52時的讀出動作進行說明。
首先，在字線WL1上升之前，字線WL1為L電平狀態(tài)。此時，由于與字線WL1連接的倒相器電路的PMOS晶體管為導通狀態(tài)，輔助字線SWL1的電位為Vcc。由此，節(jié)點a的電位變成Vcc。又，由于TMR元件4a以及4b為導體，TMR元件4a以及4b的電位也變成Vcc。在該狀態(tài)下，在使得Φ5上升到H電平的同時，利用預充電電路67將位線BL以及反相位線/BL預充電到Vcc。又，當字線WL1上升時，通過行解碼器54而將字線WL1設定為H電平，故與字線WL1連接的NMOS晶體管5a以及5b為導通狀態(tài)。由此，位線BL以及反相位線/BL與TMR元件4a以及4b也為導通狀態(tài)。在該狀態(tài)下，位線BL、反相位線/BL以及節(jié)點a的電位為Vcc。
又，當字線WL1上升到H電平時，Φ5變成L電平，在切斷預充電電路67的同時，由于與字線WL1連接的倒相電路的NMOS晶體管6為導通狀態(tài)，輔助字線SWL1的電位逐漸向GND(接地)電位下降。由此，節(jié)點a的電位也逐漸而GND電位下降，由此，位線BL以及反相位線/BL的電位也逐漸向GND電位下降。這里，連接在位線BL側的TMR元件4a其磁場方向因上下的強磁性層3a及1a而相反，故比與反相位線/BL連接的TMR元件4b電阻率高。
又，在位線BL以及反相位線/BL的電位向GND電位開始下降的時刻，位線BL以及反相位線/BL、和節(jié)點a間由于存在微小的電位差，因此，MR比(電阻變化率)為最大。
隨著節(jié)點a的電位逐漸下降，位線BL以及反相位線/BL的電位也逐漸下降。此時，由于位線BL側的TMR元件4a電阻稍大，所以電位下降的程度比反相位線/BL慢。由此，在位線BL與反相位線/BL之間產生電位差。在產生該電位差的時刻，如圖3所示，使得字線從H電平下降到L電平。
該字線WL1的下降時刻是在節(jié)點a的電位變成GND電位之前。這是由于下述理由。即，位線BL與反相位線/BL的電位差僅在過度狀態(tài)時產生。因此，當TRM元件4a以及4b的強磁性層1a以及1b的電位(節(jié)點a的電位)變?yōu)镚ND電位時，分別與強磁性層3a以及3b連接的位線BL以及反相位線/BL也變?yōu)榻拥仉娢?。此時，由于位線BL與反相位線/BL之間不存在電位差，因此檢測不出電位差。
在過度時刻，雖然位線BL以及反相位線/BL上產生電位差，但由于TMR元件4a以及4b為導體，最終位線BL以及反相位線/BL變?yōu)榈入娢?。因此，與字線WL1的下降時刻相對應使信號線Φ3下降。由此，由于NMOS晶體管(分離用晶體管)8a以及8b變?yōu)榻刂範顟B(tài)，使得位線BL以及反相位線/BL與讀出放大器53分離。此后，通過使得讀出放大器53的Φ1以及Φ2上升，讓讀出放大器53活化。由此，使得讀出放大器53一側的位線BL與讀出放大器53側的反相位線/BL的電位差被增大，分別為Vcc與GND。如此，進行數據讀出的動作。
又，在信號線Φ3的下降時刻，使得Φ5上升的同時使得預充電電路67打開并且預先將位線BL以及反相位線/BL充電到Vcc。
在第1實施形態(tài)中，如上，兩個TMR元件4a以及4b與兩個NMOS晶體管5a以及5b構成1個存儲單元52，同時通過采用讀出放大器53檢測出與兩個TMR元件4a以及4b連接的位線BL以及反相位線/BL的電位差，由此，能夠容易地讀出數據。這樣，由于檢測電位差，不需要如以往的由1個TMR元件與1個NMOS晶體管構成1個存儲單元的情況那樣檢測流過位線的微小的電流值。結果，能夠防止為了檢測出微小的電流值而讀出放大器的構造變得復雜的不良情況。
又，在第1實施形態(tài)中，如上，通過利用讀出放大器53檢測位線BL與反相位線/BL之間的電位差，采用與以往的DRAM所用的讀出放大器同樣簡單的讀出放大器53，能夠讀出存儲在MRAM中的數據。如此，由于采用簡單的讀出放大器53能夠讀出數據，與采用以往的構造復雜的讀出放大器的情況相比，能夠高速地進行讀出。
又，對于第1實施形態(tài)中的MRAM，由于讀出放大器53的構成、整體電路構造以及動作方法類似于以往的DRAM，能夠原樣地利用DRAM的技術。結果是能夠容易地替換DRAM。
(實施形態(tài)2)參照圖5以及圖6，該第2實施形態(tài)的MRAM與圖1以及圖2所示的第1實施形態(tài)的MRAM的不同點在于，在設置空位線(空BL)的同時，還設置了用于檢測該空位線的電位的比較器201。又，比較器201是本發(fā)明的“讀出電路”的一一示例。以下進行詳細說明。
在第2實施形態(tài)中，如圖5以及圖6所示，設有具有與位線BL相同構成的空位線(空BL)。即，在空位線上通過晶體管5a連接著TMR元件4a。在該空位線上連接的所有的TMR元件4a設定成強磁性層1a與3a的磁化方向相同(平行)。然后，該空位線連接在比較器201一輸入端上。在比較器201的另一輸入端上連接Vcc(參照電壓)。在該比較器201的輸出上連接反相器203、反相器202的輸出上連接反相器203。將反相器202的輸出作為信號Φ1使用，將反相器203的輸出作為信號Φ2使用。將該信號Φ1以及Φ2作為讀出放大器53的活化信號使用。
比較器201如圖7所示，包含一對PMOS晶體管213及214、和在柵極上施加有輸入電壓(空位線電壓)Vin的NMOS晶體管211、及在柵極上施加有Vcc的NMOS晶體管212。又，NMOS晶體管211為本發(fā)明的“第1晶體管”的一一示例，NMOS晶體管212為本發(fā)明“第2晶體管”的一一示例。又，在NMOS晶體管211以及212的一端上連接恒流源215。又，在PMOS晶體管213以及214的另一端上連接Vcc。從PMOS晶體管213的另一端與NMOS晶體管211的另一端的連接點上輸出輸出電壓Vout。
這里，對于圖7所示的第2實施形態(tài)的比較器201，構成使得流過施加有Vin的NMOS晶體管211的電流量比流過施加有Vcc的NMOS晶體管212的電流量要大。具體地，通過使得NMOS晶體管211的選通脈沖寬度比NMOS晶體管212的柵極選通脈沖寬度稍大，使得流過NMOS晶體管211的電流量比流過NMOS晶體管212的電流量大。又，不改變選通脈沖寬度，也可以通過使得NMOS晶體管211的柵長比NMOS晶體管212的柵長稍小而使得流過NMOS晶體管211的電流量大于流過NMOS晶體管212的電流量。
如此，通過構成使得施加有Vin的NMOS晶體管211電流量大于施加有Vcc的NMOS晶體管212的電流量，即使在Vin為與基準電壓Vcc相同的Vcc時，作為輸出電壓Vout，也能夠輸出L電平的信號。由此，當比較器201的輸入電壓Vin為Vcc時，能夠防止比較器201的輸出變得不穩(wěn)定。即，對于第2實施形態(tài)的比較器201，當Vin為與基準電壓Vcc相同的Vcc時，在輸出L電平信號的同時，當Vin低于基準電壓Vcc時，輸出H電平的信號。
又，在第2實施形態(tài)中，如圖5以及圖6所示，信號Φ7與列解碼器60的輸出輸入與門電路205。然后，該與門電路205的輸出與用于連接位線BL與反相位線/BL的晶體管204的柵極連接。通過這樣的構成，能夠容易地僅使得選擇的位線BL以及與其對應的反相位線/BL短路。
其次，對于上述構造的第2MRAM的讀出動作以及寫入動作進行說明。
(讀出動作)圖8是用于說明本發(fā)明第2實施形態(tài)的MRAM的讀出動作的動作波形概要圖。圖9以及圖10是用于說明第2實施形態(tài)的MRAM的讀出動作的動作波形模擬圖。又，在該第2實施形態(tài)中，對連接在位線BL上的TMR元件4a的電阻比連接在反相位線/BL上的TMR元件4b的電阻小時的讀出動作進行說明。即，如圖6所示的字線WL2連接的存儲單元52那樣，對TMR元件4a的磁化為同向(平行)、TMR元件4b的磁化為反向(反平行)時的讀出動作進行說明。以下，對選擇了字線WL2時的讀出動作進行說明。
首先，參照圖6，在字線WL2上升之前的初始狀態(tài)下，字線WL2為L電平狀態(tài)。此時，由于與字線WL2連接的倒相電路PMOS晶體管7為導通狀態(tài)，輔助字線SWL2的電位為Vcc。由此，節(jié)點a的電位也為Vcc。又，由于TMR元件4a以及4b為導體，TMR元件4a以及4b的電位也為Vcc。在該狀態(tài)下，在使得Φ5上升到H電平的同時，由預充電電路67對于位線BL與反相位線/BL以及空位線進行預充電而達到Vcc。
又，當字線WL2上升到H電平時，與字線WL2連接的NMOS晶體管5a以及5b為導通狀態(tài)。由此，位線BL以及反相位線/BL與TMR元件4a以及4b為導通狀態(tài)。在該狀態(tài)下，位線BL、反相位線/VL、空位線(空BL)、節(jié)點a、節(jié)點b以及節(jié)點c的電位為Vcc。
又，當字線WL2上升到H電平之前，Φ5為L電平，在切斷預充電電路67的同時，連接在字線WL2上的倒相電路的NMOS晶體管6為導通狀態(tài)，使得輔助字線SWL2的電位逐漸下降到GND電位。由此，節(jié)點a的電位也逐漸下降到GND電位。因此，位線BL以及反相位線/BL的電位也逐漸下降到GND電位。
在圖8中表示使得字線WL上升、使得輔助字線SWL逐漸下降時的波形。如圖8所示，通過使得字線WL上升、輔助字線SWL逐漸下降，節(jié)點b以及節(jié)點c(參照圖6)下降。此時，對于磁化方向同向(平行)的TMR元件4a與磁化方向反向(反平行)的TMR元件4b，由于電阻值不同，在節(jié)點b與節(jié)點c之間產生電位差。又，單元一側(存儲單元52側)的位線BL以及反相位線/BL從節(jié)點b以及節(jié)點c的電位小于Vcc-Vt(閥值電位)時開始下降。此時，磁化方向平行電阻小的TMR元件4a比磁化方向反平行、電阻大的TMR元件4b電位要早開始下降。
這里，與單元一側的位線BL以及反相位線/BL連接的晶體管5a以及5b的導通電阻依賴于晶體管5a及5b的柵極與元件之間的電位差VgsB及VgsC(參照圖6)。此時，由于節(jié)點b與節(jié)點c之間的電位不同，晶體管5a的VgsB與晶體管5b的VgsC不同。因此，與電阻較低(平行)的TMR元件4a連接的晶體管5a其Vgs也變大、電阻變小。因此，單元一側的位線BL與反相位線/BL間的電位差比節(jié)點b與節(jié)點c之間的電位差要大。同樣地，由于分離用的NMOS晶體管8a以及8b的Vgs的影響，讀出放大器側的位線BL與反相位線/BL之間的電位差(Vsig)變得更大。
然而，由于讀出放大器一側的位線BL以及反相位線/BL的布線電容比單元一側的位線BL以及反相位線/BL的布線電容要小，當經過一段時間后，讀出放大器側的位線BL以及反相位線/BL與單元一側的位線BL以及反相位線/BL為同電位。因此，從讀出放大器一側的位線以及反相位線從Vcc開始下降起到與單元一側的位線以及反相位線變成同電位止的時刻能取輸入讀出放大器53兩端的電位差為最大的時刻。
在上述的第1實施形態(tài)中，在單元一側的位線BL以及反相位線/BL成為0V為止的任意的時刻開始由讀出放大器53進行檢測。此時，可能會錯過檢測效率高的時刻。
這里，在該第2實施形態(tài)中，通過設置用于檢測空位線(空BL)與其空位線的電位的比較器201而可以檢測出讀出放大器一側的位線BL的下降時刻。然后，在該時刻分離單元一側的位線及反相位線、與讀出放大器一側的位線及反相位線而使得讀出放大器53工作。
具體為，在初始狀態(tài)下，如上，位線BL及反相位線/BL、空位線(空BL)、輔助位線SWL2的電位為Vcc。此受，字線WL2開始上升、輔助字線SWL逐漸開始上升。由此，在單元一側的位線BL與反相位線/BL之間產生電位差。此后，在單元一側的位線BL及反相位線/BL的電位小于Vcc-Vt處，如圖8所示，讀出放大器側的位線BL以及反相位線/BL的電位從Vcc開始下降。此時，由于與空位線連接的TMR元件4a設定為磁化方向平行、電阻小的狀態(tài)，故空位線在與位線BL及反相位線/BL中電阻小的一方(在第2實施形態(tài)中為位線BL)相同的時刻電位開始下降。
又，在初始狀態(tài)下，連接空位線的比較器201的輸入Vin為Vcc，與基準電壓Vcc相同。在第2實施形態(tài)中，如上，當比較器201的輸入Vin與基準電壓Vcc相同為Vcc時，作為輸出Vout輸出L電平信號。然后，空位線(比較器一側)的電位從Vcc開始下降并且當空位線(比較器一側)一小于Vcc的電壓時，因比較器201的基準電壓為Vcc，所以比較器201就輸出H電平。接受該信號并且信號Φ2成為H電平、信號Φ1成為L電平。由此，使得讀出放大器53活化。又，在該時刻信號Φ3下降。由此，因分離用NMOS晶體管8a以及8b為截止狀態(tài)，使得單元一側的位線及反相位線、與讀出放大器一側的位線及反相位線分離。
此后，讀出放大器一側的位線及反相位線的電位與DRAM讀出放大器動作相同地被放大、讀出。又，通過使信號Φ5上升到H電平，單元一側的位線BL以及反相位線/BL返回初始狀態(tài)。
又，實際的模擬波形如圖9以及圖10所示。在圖9中，表示開始沒有利用讀出放大器53的讀出而僅觀察到位線BL的變化波形。在圖10中表示使比較器201動作并使讀出放大器53動作時的波形圖。
(寫入動作)對于該第2實施形態(tài)的寫入動作，由于基本上與第1實施形態(tài)的寫入動作相同，這里省略詳細說明。然而，在該第2實施形態(tài)中，如上，在將信號Φ7與列解碼器輸出一起輸入與門電路205的同時，將該與門電路205的輸出與用于連接位線BL與反相位線/BL的晶體管204的柵極連接。由此，在進行寫入動作時，能夠容易地使得所選擇的位線BL僅與其對應的反相位線/BL短路。
在第2實施形態(tài)中，如上，采用空位線與比較器201，能檢測讀出放大器一側的位線BL的下降時刻。而且，在由比較器201檢測的空位線的下降時刻，使得分離用的NMOS晶體管8a以及8b截止的同時，通過活化讀出放大器53，利用讀出放大器53能夠容易地檢測出讀出放大器側的位線與反相位線的電位差(Vsig)。
(第3實施形態(tài))參照圖11以及圖12，在該第3實施形態(tài)中，與圖1以及圖2所示的第1實施形態(tài)的不同點僅在于存儲單元部分。即，對于該第3實施形態(tài)的MRAM，1個存儲單元82由1個雙重接合TMR元件24與兩個NMOS晶體管5a及5b構成。又，第3實施形態(tài)的存儲單元部分以外的電路構成與第1實施形態(tài)相同。
該第3實施形態(tài)的雙重接合TMR元件24如圖12所示，包含強磁性層23a、絕緣隔離層22a、強磁性層23b、絕緣隔離層22b、比強磁性層23a及23b更加不容反轉的強磁性層21。即，在中央的難反轉的強磁性層21的兩表面上通過絕緣隔離層22a以及22b分別形成強磁性層23a以及23b。
這里，對于第3實施形態(tài)的雙重接合TNR元件24，通過圖12所示的1個強磁性層21使得圖2所示的第1實施形態(tài)的TMR元件4a的強磁性層1a與TMR元件4b的強磁性層1b共用。由此，在第3實施形態(tài)中，通過1個雙重接合TMR元件24能夠具有與第1實施形態(tài)的兩個TMR元件4a及4b相同的功能。
又，雙重接合TMR元件24是表示本發(fā)明的“強磁性隧道效應的存儲元件”的一一示例。又，強磁性層23a是本發(fā)明的“第1磁性層”的一一示例，強磁性層21是本發(fā)明的“第2磁性層”的一一示例，強磁性層23b是本發(fā)明的“第3磁性層”的一一示例。又，絕緣隔離層22a是本發(fā)明的“第1絕緣隔離層”的一一示例，絕緣隔離層22b是本發(fā)明的“第2絕緣隔離層”的一一示例。
又，在第3實施形態(tài)中，如上，僅將第1實施形態(tài)的兩個TMR元件4a及4b替換成1個雙重接合TMR元件24，其他電路構成與實施形態(tài)1相同。因此，第3實施形態(tài)的MRAM的寫入以及讀出動作也與上述第1實施形態(tài)相同。因此，其詳細說明在此省略。
如上，在第3實施形態(tài)中，由包含強磁性層21、23及23b與絕緣隔離層22a及22b的1個雙重接合TMR元件24、和2個NMOS晶體管5a及5b構成1個存儲單元82，與由兩個TMR元件4a及4b、兩個NMOS晶體管5a及5b構成1個存儲單元52的第1實施形態(tài)相比，能夠減小存儲單元的面積。
又，在第3實施形態(tài)中，由于進行與上述第1實施形態(tài)相同的讀出動作，能夠獲得與第1實施形態(tài)相同的效果。即，通過采用讀出放大器(參照圖12)檢測連接在1個雙重接合TMR元件24上的位線BL及反相位線/BL的電位差，由此能夠容易地讀出數據。如此，由于檢測電位差，就沒有必要如同以往由1個TMR元件與1個NMOS晶體管構成1個存儲單元的情況那樣，檢測出流過位線的微小電流值。結果是可以防止為了檢測出微小的電流值而導致讀出放大器的構造變得復雜的不良情況。
又，在第3實施形態(tài)中，與上述的第1實施形態(tài)相同，利用讀出放大器53(參照圖12)檢測出位線BL與反相位線/BL之間的電位差，從而能采用與以往的DRAM所用的讀出放大器相同簡單的讀出放大器53，讀出存儲在MRAM中的數據。如此，由于能夠采用簡單的讀出放大器53讀出數據，與采用以往結構復雜的讀出放大器相比，能夠高速地進行讀出。
又，對于第3實施形態(tài)的MRAM，與第1實施形態(tài)相同，讀出放大器53的構成、整體的電路構成以及動作方法類似于以往的DRAM，因此能夠原樣地利用DRAM的技術。結果是能夠容易地替換DRAM。又，通過將脈沖狀的信號輸入到所選擇的字線而采用讀出放大器53(參照圖12)讀出產生在位線與反相位線之間的電位差，由此與以往的讀出微小電流值的情況不同，即使在雙重接合TMR元件24的電阻較大時，也能夠容易地檢測數據。
圖13是用于圖11及圖12所示第3實施形態(tài)的MRAM電路構成的平面布置圖，圖14是沿圖13所示的100-100線的剖視圖。以下，參照圖13以及圖14，對于第3實施形態(tài)中的MRAM的存儲單元82的結構進行說明。
首先，在圖13所示的平面布置圖中，為了簡化圖面，僅表示了位線BL及反相位線/BL、構成雙重接合TMR元件24的強磁性層21、23a以及23b、和位線接點部分94。
作為第3實施形態(tài)的MRAM存儲單元82的剖視結構，如圖14所示，在基片91的表面上的規(guī)定區(qū)域上形成分離區(qū)域92。在由分離區(qū)域92所包圍的元件形成區(qū)域上隔開一定的間隔，形成N型源極/漏極區(qū)域93。在位于鄰接的N型源極/漏極區(qū)域93之間的通道區(qū)域上形成構成字線WL1以及WL2的柵極電極。
在位于兩端的N型源極/漏極區(qū)域93上，通過導電層96。連接著雙重接合TMR元件24的容易反轉的側壁狀的強磁性層23a。此時，導電層96與強磁性層23a通過接觸孔99而連接。又，為了防止導電層96與強磁性層23a發(fā)生反應，在導電層96與強磁性層23a之間也可以形成阻擋膜(沒有圖示)。使絕緣隔離層22a介于在強磁性層23a的側面上，形成難以反轉的強磁性層21。使絕緣隔離層22b介于強磁性層21的另一側面上形成容易反轉的側壁狀的強磁性層23b。
這里，雙重接合TMR元件24的強磁性層23a以及23b如圖13所示相對于中央的強磁性層21呈交錯狀。
又，在位于中央的N型元件/漏極區(qū)域93的表面上的位線接觸部分94上通過導電層98連接位線BL。又，形成層間絕緣膜95以及97使得覆蓋全面。
圖15～17是說明圖13以及圖14所示的雙重接合TMR元件部分的制造過程用的剖視圖以及立體圖。其次，參照圖15～圖17對雙重接合TMR元件24部分的制造過程進行說明。
首先，如圖15所示，在層間絕緣膜95上形成具有規(guī)定形狀圖案形成的強磁性層21。
為了覆蓋強磁性層21以及層間絕緣膜95，在形成作為絕緣隔離材料的氧化鋁22之后，在位于氧化鋁22的導電層96上的區(qū)域上，形成接觸孔99。此后，在整個面上形成強磁性材料層23。然后，使得整個為各向異性而進行蝕刻，由此，如圖16所示，形成側壁狀的強磁性層23a以及23b。此時，由于在接觸孔99內也形成強磁性層23a，強磁性層23a與導電層96為電路連接狀態(tài)。
在第3實施形態(tài)中，如上，采用與以往形成側壁相同的步驟，能夠容易地形成由強磁性層21、23a以及23b組成的雙重接合TMR元件24。
又，作為上述第3實施形態(tài)的強磁性層21、23a以及23b的材料，例如，在容易反轉的強磁性層23a以及23b上，采用由Co75-Fe25層、Py層和Ta層形成的多層膜的同時，在不容易反轉的強磁性層21上采用Co75-Fe25層、Ir-Mn層、Py層、Cu層、Py層和Ta層形成的多層膜。對于該強磁性層的材料，如日本應用磁性學會第116回研究會資料“MRAM以及競爭技術的現狀與將來的展望”(2000年11月17日)的第5頁揭示。
此后，如圖17所示，使得強磁性層23a以及23b作交錯狀圖案形成。由此，能夠容易地形成圖13以及圖14所示的雙重接合TMR元件24。
又，本次揭示的實施形態(tài)應認為僅是列舉的一示例并不限于此。本發(fā)明的范圍不僅限于上述的實施形態(tài)的說明而是如權利要求書的范圍，并且包含與權利要求書的范圍一樣的意思以及在該范圍內所有的變化。
例如，在上述的實施形態(tài)中，作為構成存儲單元的存儲元件，雖然采用了TMR元件，而本發(fā)明不僅限于此，只要是顯視出強磁性隧道效應的存儲元件，也可以采用TMR元件之外的存儲元件。又，即使采用顯視強磁性隧道效應的存儲元件以外的呈顯磁阻效應的存儲元件，也能夠獲得與上述實施形態(tài)相同的效果。
又，在上述的第2實施形態(tài)中，在包含第1實施形態(tài)的存儲單元52的結構上列舉了在追加空位線(空BL)以及比較器201等后的一示例，本發(fā)明不僅限于此，若在包含第3實施形態(tài)的存儲單元82的結構上追加空位線(空BL)以及比較器201，也能夠獲得相同的效果。
權利要求
1.一種磁性存儲裝置，其特征在于，具備由顯現強磁性隧道效應的第1存儲元件以及第2存儲元件、與所述第1以及第2存儲元件分別連接的第1以及第2晶體管形成的存儲單元；連接在所述第1以及第2晶體管的控制端上的字線；通過所述第1晶體管與所述第1存儲元件連接的位線；通過所述第2晶體管與所述第2存儲元件連接并且與所述位線構成位線對的反相位線；和與所述位線及所述反相位線連接的放大器，在讀出數據時，向所選擇的所述字線輸入信號，同時通過向所述字線輸入信號而采用所述放大器讀出在所述位線與所述反相位線之間產生的電位差。
2.如權利要求1所述的磁性存儲裝置，其特征在于，所述第1存儲元件與所述第2存儲元件分別包含第1磁性層、和使絕緣隔離層介于所述第1磁性層上并相對配置的比所述第1磁性層更不容反轉的第2磁性層，還具備連接所述第1存儲元件的第2磁性層與所述第2存儲元件的第2磁性層，并且根據輸入所述字線的信號的上升時刻，使得所述第1存儲元件的第2磁性層與所述第2存儲元件的第2磁性層的電位下降到接地電位用的輔助字線。
3.如權利要求1所述的磁性存儲裝置，其特征在于，輸入所述字線的信號的下降時刻是在所述第1存儲元件的第2磁性層電位與所述第2存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢斑M行。
4.如權利要求1所述的磁性器裝置，其特征在于，還具備根據輸入所述字線的信號的下降時刻，用于分離所述放大器與所述位線及所述反相位線的文分離用晶體管。
5.如權利要求1所述的磁性存儲裝置，其特征在于，在所述第1存儲元件以及所述第2存儲元件中存儲彼此相反的數據。
6.如權利要求1所述的磁性存儲裝置，其特征在于，還具備通過所述第1晶體管與所述第1存儲元件連接的空位線；檢測出所述空位線的下降時刻的檢測電路。
7.如權利要求6所述的磁性存儲裝置，其特征在于，還具備根據由所述檢測電路檢測的所述空位線的下降時刻用于分離所述放大器與所述位線及所述反相位線的分離用晶體管，根據由所述檢測電路檢測的所述空位線的下降時刻使得所述放大器活化。
8.如權利要求6所述的磁性存儲裝置，其特征在于，所述檢測電路包含在柵極施加輸入電壓的第1晶體管與在柵極施加基準電壓的第2晶體管，通過使得流過所述第1晶體管的電流大于流過所述第2晶體管的電流，在所述輸入電壓與所述基準電壓相等時輸出L電平(低電平)。
9.如權利要求8所述的磁性存儲裝置，其特征在于，所述第1晶體管的選通脈沖寬度比所述第2晶體管的選通脈沖寬度要大。
10.如權利要求8所述的磁性存儲裝置，其特征在于，所述第1晶體管的柵長比所述第2晶體管的柵長要小。
11.如權利要求2所述的磁性存儲裝置，其特征在于，在寫入數據時，在所選擇的所述輔助字線中從上向下流過電流，同時通過在所述位線與所述反相位線中流過互為反向的電流，在所述第1存儲元件所述第1磁性層與所述第2存儲元件的所述第1磁性層寫入彼此相反的數據。
12.一種磁性存儲裝置，其特征在于，具備由包含第1磁性層、使第1絕緣隔離層介于所述第1磁性層的表面上并與其一表面上對向配置的第2磁性層、和使第2絕緣隔離層介于所述第2磁性層的另一表面上并對向配置的第3磁性層在內的1個顯現強磁性隧道效應的存儲元件、和分別與所述存儲元件的第1磁性層及第3磁性層相連接的第1及第2晶體管形成的存儲單元；連接在所述第1及第2晶體管的控制端上的字線；通過所述第1晶體管連接在所述第1磁性層上的位線；通過所述第2晶體管連接在所述第3磁性層上并且與所述位線構成位線對的反相位線；和與所述位線及反相位線連接的放大器，在讀出數據時向已選擇的所述字線輸入信號，同時通過向所述字線輸入信號采用所述放大器讀出在所述位線與所述反相位線之間產生的電位差。
13.如權利要求12所述的磁性存儲裝置，其特征在于，所述第1磁性層包含使所述第2絕緣隔離層介于所述第2磁性層的一側面上而形成的側壁狀的第1磁性層，所述第3磁性層包含使所述第1絕緣隔離層介于所述第2磁性層的另一側面上而形成的側壁狀的第3磁性層。
14.如權利要求13所述的磁性存儲裝置，其特征在于，在使絕緣隔離材料介于中間形成磁性材料層而覆蓋所述第2磁性層之后，通過對所述磁性材料層進行各向異性蝕刻形成所述側壁狀的第1磁性層以及第3磁性層。
15.如權利要求12所述的磁性存儲裝置，其特征在于，所述第1磁性層以及所述第3磁性層相對于所述第2磁性層呈交錯狀。
16.如權利要求12所述的磁性存儲裝置，其特征在于，所述存儲元件的第2磁性層比所述第1磁性層以及所述第3磁性層更不容易反轉，還具備根據輸入所述字線的信號的上升時刻，用于使得所述存儲元件的第2磁性層的電位下降到接點電位的輔助字線。
17.如權利要求12所述的磁性存儲裝置，其特征在于，輸入所述字線的信號的下降時刻是在所述存儲元件的第2磁性層的電位變?yōu)榻拥仉娢恢斑M行。
18.如權利要求12所述的磁性存儲裝置，其特征在于，還具備根據輸入所述字線的信號的下降時刻，用于分離所述放大器與所述位線及所述反相位線的分離用晶體管。
19.如權利要求12所述的磁性存儲裝置，其特征在于，在所述第1磁性層以及所述第2磁性層上存儲彼此相反的數據。
20.一種磁性存儲裝置，其特征在于，具備存儲單元，所述存儲單元由包含第1磁性層、使第1絕緣隔離層介于所述第1磁性層的表面上并與其一表面上對向配置的第2磁性層、使第2絕緣隔離層介于所述第2磁性層的另一表面上并對向配置的第3磁性層在內的1個顯現強磁性隧道效應的存儲元件；分別與所述存儲元件的第1磁性層以及第3磁性層連接的第1以及第2晶體管組成。
21.如權利要求20所述的磁性存儲裝置，其特征在于，所述第1磁性層包含使所述第1絕緣隔離層介于所述第2磁性層的一側面上而形成的側壁狀的第1磁性層，所述第3磁性層包含使所述第2絕緣隔離層介于所述第2磁性層的另一側面上而形成的側壁狀的第3磁性層。
22.如權利要求20所述的磁性存儲裝置，其特征在于，在使絕緣隔離材料介于中間形成磁性材料層而覆蓋所述第2磁性層之后，通過對所述磁性材料層進行各向異性蝕刻而形成所述側壁狀的第1磁性層以及第3磁性層。
23.如權利要求20所述的磁性存儲裝置，其特征在于，所述第1磁性層以及所述第3磁性層相對于所述第2磁性層呈交錯狀。
24.如權利要求20所述的磁性存儲裝置，其特征在于，在所述第1磁性層以及所述第3磁性成上存儲彼此相反的數據。
全文摘要
本發(fā)明提供一種在防止放大器(讀出放大器)構成變得復雜的同時能夠高速讀出的磁性存儲裝置。該磁性存儲裝置由顯現強磁性隧道效應的,兩個第1及第2存儲元件、兩個第1及第2晶體管構成存儲單元的同時,并且利用放大器檢測出與兩個第1及第2存儲元件連接的位線及反相位線的電位差。由此,能夠容易地讀出數據。又,如由顯現強磁性隧道效應的1個存儲元件與1個晶體管構成的存儲單元的情況那樣,不必檢測出流過位線的微小的電流值。其結果是,放大器的構造不會變得復雜。又,由于不需采用結構復雜的放大器,故能高速地讀出。
文檔編號G11C11/16GK1353422SQ0113787
公開日2002年6月12日 申請日期2001年11月9日 優(yōu)先權日2000年11月9日
發(fā)明者山田光一 申請人:三洋電機株式會社