專利名稱：以多相時序信號控制移位寄存器的方法
技術(shù)領(lǐng)域：
本發(fā)明為涉及一種以多相時序信號控制移位寄存器的方法，尤指一種可隨意擴充移位寄存器而提高其數(shù)據(jù)存儲容量，且可提高封裝密度的方法。
以往移位寄存器內(nèi)數(shù)據(jù)的移動，傳統(tǒng)電路是使用靜態(tài)隨機存取內(nèi)存或動態(tài)隨機存取內(nèi)存，靜態(tài)隨機存取內(nèi)存須要較多的組件及芯片面積，動態(tài)隨機存取內(nèi)存則須要特殊的制作工藝來制造，故其應(yīng)用上有其局限性，而有改善的必要。
在1968年Y.T.Yen所提出的四相動態(tài)移位寄存器(Four Phase DynamicShift Register)電路中，為了產(chǎn)生四相時序控制信號曾提出一簡單電路(如

圖17A所示)。該電路中使用一個的非重疊鎖存器(Non-Overlap Latch)及兩個單振電路(One Shot Circuit)來產(chǎn)生四相時序控制信號，其時序控制信號如圖17B所示，利用非重疊鎖存器(Non-Overlap Latch)來產(chǎn)生兩個非重疊(Non-Overlap)使能(Enable)信號(EN0，EN1)，然后再利用單振電路(One ShotCircuit)產(chǎn)生兩個充電(Pre-Charge)信號(PR0，PR1)。
此電路在系統(tǒng)時鐘頻率固定(使能(Enable)信號脈沖寬度(Pulse Width)不變)且不須推動大量的移位寄存器基本單元(Cell)(時序控制信號延遲時間很短)時尚可使用，但是如果系統(tǒng)時鐘頻率不固定時，充電(Pre-Charge)信號的脈沖寬度(Pulse Width)難以等于使能(Enable)信號脈沖寬度(Pulse Width)的二分之一，所以無法使用于一般的應(yīng)用之中。另外由于延遲電路(Delay)及單振電路(One Shot Circuit)常常隨著制作工藝參數(shù)與工作環(huán)境(溫度、時間)的變動而無法精確的掌控其特性，使得如是的電路并不是一種安全可靠的電路。
由于以上電路存在的諸多缺點，為此，本發(fā)明提供一種多相時序信號移位寄存器陣列控制電路，其中多相時序信號發(fā)生器是用來產(chǎn)生時序控制信號以控制移位寄存器陣列(Array)內(nèi)數(shù)據(jù)的移位。移位寄存器陣列則是由移位寄存器基本單元(Cell)所組成，并經(jīng)由特殊的驅(qū)動電路安排及數(shù)據(jù)流向(Data Flow)以確保數(shù)據(jù)能正確的傳送。
在多相時序信號發(fā)生器中利用除N同步計數(shù)器及N譯碼器(N Decoder)將時序控制信號區(qū)分成N等分，以控制移位寄存器陣列(Array)內(nèi)數(shù)據(jù)的移位。
利用去突波(De-Spike)電則確保N等分的時序控制信號沒有突波(Spike)產(chǎn)生。
利用時序反饋控制電路及時序信號反饋電路(在移位寄存器陣列(Array)中)以保證時序控制信號能在各種延遲時間下皆能保持在非重疊(Non-Overlap)的狀態(tài)。
并且，利用時鐘延遲電路、充電(Pre-Charge)及使能(Enable)信號緩沖電路來產(chǎn)生時序控制信號，并能確保充電(Pre-Charge)信號脈沖寬度(PulseWidth)為使能(Enable)信號脈沖寬度(Pulse Width)的一半。
又移位寄存器陣列(Array)是由移位寄存器子陣列(Sub-Array)所構(gòu)成，移位寄存器子陣列(Sub-Array)則由移位寄存器宏單元(Macro Cell)所構(gòu)成，其中該移位寄存器宏單元(Macro Cell)是由移位寄存器基本單元(Cell)所組成，因此移位寄存器陣列(Array)具有彈性擴充的能力，而適用于各種電路應(yīng)用中。至于移位寄存器陣列(Array)中的數(shù)據(jù)流向(Data Flow)則有如蛇行般蜿蜒而行，且數(shù)據(jù)(Data)是以最短路徑傳遞，以免信號遭到噪聲干擾；數(shù)據(jù)流向(Data Flow)與時序控制信號(Signal Flow)流向亦保持垂直以減少相互之間的耦合(Couple)，而時序控制信號的安排亦使得時序控制信號的延遲時間相近，不易發(fā)生重疊(Overlap)的現(xiàn)象。
再者，移位寄存器陣列(Array)的數(shù)據(jù)緩沖輸出電路則使用一個三態(tài)鎖存器(Tri-State Latch)鎖存移位寄存器陣列(Array)的動態(tài)(Dynamic)數(shù)據(jù)輸出，使其能傳送到遠處輸入端。
本發(fā)明的多相時序信號移位寄存器陣控制電路的獨特電路安排將使得此電路易于擴充以適用于各種應(yīng)用中，且不論工作在何頻率范圍，制作工藝參數(shù)如何變化，工作環(huán)境如何改變，皆能正確可靠的運作。
本發(fā)明為一種以多相時序信號控制移位寄存器的方法，主要是由一多相時序信號發(fā)生電路產(chǎn)生的多種相位時序信號以控制移位寄存器陣列內(nèi)部數(shù)據(jù)的移位。
前述的以多相時序信號控制移位寄存器的方法，該多相時序信號發(fā)生器是將系統(tǒng)時鐘(FCLOCK)轉(zhuǎn)換為可以控制移位寄存器陣列內(nèi)數(shù)據(jù)移位的時序控制信號，并且產(chǎn)生一數(shù)據(jù)輸出入控制信號(CKSHBIT)輸出，以控制外界數(shù)據(jù)輸入及數(shù)據(jù)輸出到外界的定時。
前述的以多相時序信號控制移位寄存器的方法，該移位寄存器陣列是接收外界的輸入數(shù)據(jù)，并由前述多相時序信號發(fā)生器產(chǎn)生的充電(Pre-Charge)信號及使能(Enable)信號控制數(shù)據(jù)的移位與存儲；另產(chǎn)生一個時序反饋控制信號(FBENZ)反饋到多相時序信號發(fā)生器，以確保所有時序信號能正常運作。
前述的以多相時序信號控制移位寄存器的方法，該多相時序信號發(fā)生電路包括有一除N同步計數(shù)器、一N譯碼器、一去突波電路、一時序反饋控制電路、一時鐘延遲電路、一充電及使能信號緩沖電路。
前述的以多相時序信號控制移位寄存器的方法，該除N同步計數(shù)器及N譯碼器是用以將時序信號區(qū)分成N等分，以分別控制N級移位寄存器基本單元(Cell)內(nèi)數(shù)據(jù)的移位。
前述的以多相時序信號控制移位寄存器的方法，該去突波電路則在去除時序控制信號經(jīng)過N譯碼器(N Decoder)后所可能產(chǎn)生的突波。
前述的以多相時序信號控制移位寄存器的方法，該時序反饋控制電路是用來保證時序控制信號能在各種工作頻率及延遲時間下皆能保持在非重疊狀態(tài)。
前述的以多相時序信號控制移位寄存器的方法，該時鐘延遲電路、充電和使能信號緩沖電路是產(chǎn)生所有時序控制信號，并提高驅(qū)動能力后送入移位寄存器陣列中。
前述的以多相時序信號控制移位寄存器的方法，該移位寄存器陣列內(nèi)含移位寄存器子陣列、時序信號驅(qū)動電路、數(shù)據(jù)緩沖輸出電路及時序信號反饋電路等。
前述的以多相時序信號控制移位寄存器的方法，該移位寄存器子陣列是由移位寄存器基本單元在二維方向延伸而成，其內(nèi)數(shù)據(jù)流向有如蛇行般蜿蜒而行，數(shù)據(jù)流向與時序信號流向保持垂直以減少相互之間的耦合，相鄰的移位寄存器子陣列是以最短路徑來傳遞數(shù)據(jù)。
前述的以多相時序信號控制移位寄存器的方法，該時序信號驅(qū)動電路是在于使相鄰時序控制信號的延遲時間相近，確保時序控制信號能保持在非重疊狀態(tài)。
前述的以多相時序信號控制移位寄存器的方法，該數(shù)據(jù)緩沖輸出電路包含一個三態(tài)鎖存器以鎖存移位寄存器子陣列的動態(tài)數(shù)據(jù)輸出，使得數(shù)據(jù)能傳送到遠處的輸入端。
前述的以多相時序信號控制移位寄存器的方法，該多相時序信號發(fā)生器的除N同步計數(shù)器是由K級的觸發(fā)器組成(K＝log2(N))。
前述的以多相時序信號控制移位寄存器的方法，該除N同步計數(shù)器除第一級利用D型觸發(fā)器進行分頻外，其余均使用T型觸發(fā)器。
前述的以多相時序信號控制移位寄存器的方法，該多相時序信號發(fā)生器的N譯碼器是由N個與門所構(gòu)成。
前述的以多相時序信號控制移位寄存器的方法，該去突波電路是由一與門和一個鎖存器(Latch)構(gòu)成，與門的一輸入端為N譯碼器的輸出信號，另一輸入端為系統(tǒng)時鐘。
前述的以多相時序信號控制移位寄存器的方法，該時序反饋控制電路是由N組鎖存器組成。
前述的以多相時序信號控制移位寄存器的方法，該時鐘延遲電路是由多組長溝道非門構(gòu)成。
前述的以多相時序信號控制移位寄存器的方法，該充電及使能信號緩沖電路是由一與門及兩緩沖器組成，其中與門輸入端分別為非重疊使能信號及時鐘延遲信號。
前述的以多相時序信號控制移位寄存器的方法，該時序信號驅(qū)動電路是由多組非門構(gòu)成。
前述的以多相時序信號控制移位寄存器的方法，該時序信號驅(qū)動電路是由多組非門構(gòu)成。
前述的以多相時序信號控制移位寄存器的方法，該時序信號驅(qū)動電路是由多組非門構(gòu)成。
前述的以多相時序信號控制移位寄存器的方法，該數(shù)據(jù)緩沖輸出電路是由一三態(tài)鎖存器構(gòu)成。
前述的以多相時序信號控制移位寄存器的方法，該時序信號反饋電路是由一與門與若干非門組成，其中非門輸入端是與移位寄存器子陣列連接，與門輸出端則產(chǎn)生一個時序反饋控制信號(FBENZ)連接至多相時序信號發(fā)生電路。
前述的以多相時序信號控制移位寄存器的方法，該移位寄存器基本單元是由三個N溝道晶體管組成。
以下結(jié)合附圖進一步說明本發(fā)明的具體結(jié)構(gòu)特征及目的。
附圖簡要說明圖1為本發(fā)明的基本架構(gòu)示意圖。
圖2A為本發(fā)明的移位寄存器陣列基本單元(Cell)的實施例圖。
圖2B為本發(fā)明的移位寄存器陣列基本單元(Cell)實施例的時序信號圖。
圖3A為本發(fā)明移位寄存器宏單元(Macro Cell)結(jié)構(gòu)示意圖。
圖3B為本發(fā)明移位寄存器宏單元時序信號圖。
圖4為本發(fā)明移位寄存器陣列(Array)實施例結(jié)構(gòu)示意圖。
圖5為本發(fā)明的多相時序信號發(fā)生器結(jié)構(gòu)實施例方塊圖。
圖6為本發(fā)明多相時序信號發(fā)生器結(jié)構(gòu)實施例中除N同步計數(shù)器的結(jié)構(gòu)圖。
圖7為本發(fā)明多相時序信號發(fā)生器結(jié)構(gòu)實施例中N譯碼器(N Decoder)結(jié)構(gòu)圖。
圖8A為本發(fā)明多相時序信號發(fā)生器結(jié)構(gòu)實施例中的去突波(De-Spike)電路。
圖8B為本發(fā)明多相時序信號發(fā)生器的去突波電路工作時序圖。
圖9為本發(fā)明多相時序信號發(fā)生器中的時序反饋控制電路結(jié)構(gòu)圖。
圖10A為本發(fā)明多相時序信號發(fā)生器中的時鐘延遲電路結(jié)構(gòu)圖。
圖10B為本發(fā)明多相時序信號發(fā)生器的時鐘延遲電路時序圖。
圖11為本發(fā)明多相時序信號發(fā)生器中的充電(Pre-Charge)及使能(Enable)信號緩沖電路結(jié)構(gòu)圖。
圖12為本發(fā)明移位寄存器陣列(Array)結(jié)構(gòu)示意圖。
圖13A為本發(fā)明移位寄存器陣列(Array)中的移位寄存器子陣列(Sub-Array)結(jié)構(gòu)圖。
圖13B為相鄰兩移位寄存器子陣列(Sub-Array)數(shù)據(jù)流向(Data Flow)示意圖。
圖14為本發(fā)明移位寄存器陣列(Array)中的時序信號驅(qū)動電路結(jié)構(gòu)圖。
圖15為移位寄存器子陣列(Sub-Array)的數(shù)據(jù)緩沖輸出電路結(jié)構(gòu)圖。
圖16為本發(fā)明移位寄存器陣列(Array)中的相位時序信號反饋電路結(jié)構(gòu)圖。
圖17A為現(xiàn)有四相時序控制信號發(fā)生器結(jié)構(gòu)示意圖。
圖17B為現(xiàn)有四相時序控制信號的工作波形圖。
有關(guān)本發(fā)明的電路及工作原理請參考如圖1所示，為本發(fā)明的基本架構(gòu)示意圖，是由多相時序信號發(fā)生器1及移位寄存器陣列2所組成，主要是能將外界輸入的數(shù)據(jù)經(jīng)過一段時間的移位與寄存之后，送到數(shù)據(jù)輸出端，而數(shù)據(jù)移位寄存的時間長短則取決于系統(tǒng)時鐘(FCLOCK)頻率的高低及移位寄存器陣列2內(nèi)移位寄存器數(shù)目的多寡。
數(shù)據(jù)輸入(MDI)的作用是將外界數(shù)據(jù)輸入此控制電路中，系統(tǒng)時鐘(FCLOCK)則由外界輸入一時鐘信號以控制電路中數(shù)據(jù)的移位，復(fù)位信號(PORB)則是在電源開啟后的一小段時間之內(nèi)復(fù)位(Reset)控制電路內(nèi)部所有的計數(shù)器及鎖存器(Latch)的初始值。
數(shù)據(jù)輸出(MDQ)則將存儲于此控制電路中的數(shù)據(jù)輸出到外界，數(shù)據(jù)輸出入控制信號(CKSHBIT)則是控制外界數(shù)據(jù)輸入和數(shù)據(jù)輸出到外界的定時。
多相時序信號發(fā)生器1的作用是將系統(tǒng)時鐘(FCLOCK)轉(zhuǎn)換為可以控制移位寄存器陣列2內(nèi)數(shù)據(jù)移位的時序控制信號，并且產(chǎn)生一數(shù)據(jù)輸出入控制信號(CKSHBIT)送到外界以控制外界數(shù)據(jù)輸入及數(shù)據(jù)輸出到外界的定時。而控制多相移位寄存器陣列(Array)的時序控制信號有充電(Pre-Charge)信號及使能(Enable)信號，兩種信號分別由若干條信號線所組合而成。
而移位寄存器陣列2則接收外界的輸入數(shù)據(jù)并且由多相時序信號發(fā)生器1產(chǎn)生的充電(Pre-Charge)信號及使能(Enable)信號控制數(shù)據(jù)的移位與存儲，另外亦產(chǎn)生一個時序反饋控制信號(FBENZ)反饋到多相時序信號發(fā)生器1，以確保所有時序信號能正常運作。
又圖2A是本發(fā)明的移位寄存器陣列基本單元(Cell)的實施例圖，圖2B是前述實施例的時序信號波形圖，此種移位寄存器基本單元(Cell)是由三個N溝道晶體管所組合而成，其動作方式為一開始時充電(Pre-Charge)信號與使能(Enable)信號同時上升為高電位，此時將會對移位寄存器2的所有內(nèi)部節(jié)點電容進行充電，然后充電(Pre-Charge)信號先回復(fù)到低電位，若此時輸入數(shù)據(jù)為低電位，則輸出電壓繼續(xù)保持在高電位，如果輸入數(shù)據(jù)為高電位，則輸出節(jié)點電容上的電荷將經(jīng)由MN2及MN3漏電至零電位。為了讓充電(Pre-Charge)及使能(Enable)的動作能順利完成，充電(Pre-Charge)信號脈沖寬度(PulseWidth)必須足以讓所有內(nèi)部節(jié)點完成充電(Pre-Charge)的動作，使能(Enable)信號脈沖寬度(Pulse Width)大約是充電(Pre-Charge)信號脈沖寬度的兩倍，使得內(nèi)部節(jié)點所存儲的電荷有充足的時間放電(Discharge)。
前述移位寄存器2的最大優(yōu)點是不會有電荷分享(Charge Sharing)的效應(yīng)發(fā)生，因此無須加大數(shù)據(jù)輸入端的電容值，所有晶體管的大小可選擇最小值，因此可縮小占用芯片的面積。
圖3A為本發(fā)明移位寄存器宏單元(Macro Cell)結(jié)構(gòu)示意圖，是由N個移位寄存器基本單元(Cell)串聯(lián)而成，N值的大小則視實際應(yīng)用與需求而定，一般皆為2的次方值(2，4，8，16，…)，N值越小，時序控制信號越少且越容易產(chǎn)生，但是移位寄存器陣列(Array)所能存儲的數(shù)據(jù)也越少，若N值越大，時序控制信號越多且不易產(chǎn)生，但移位寄存器陣列(Array)所能存儲的數(shù)據(jù)越多。圖3 B為移位寄存器宏單元(Macro Cell)的時序信號波形圖，該時序信號的運作方式為先進入移位寄存器宏單元(Macro Cell)的數(shù)據(jù)亦先從移位寄存器宏單元(Macro Cell)輸出，但是內(nèi)部數(shù)據(jù)的移動并非同時進行，而是一個一個數(shù)據(jù)循序移位，第N個數(shù)據(jù)先移出移位寄存器宏單元(Macro Cell)，然后將第N-1個數(shù)據(jù)移到第N個位置，如此運作才不會在移位的過程中將原先保存在移位寄存器基本單元(Cell)中的數(shù)據(jù)破壞掉。而數(shù)據(jù)移出一移位寄存器宏單元(Macro Cell)之后可繼續(xù)送入另一移位寄存器宏單元(Macro Cell)繼續(xù)數(shù)據(jù)的移位動作。在此種移位方式運作之下，不同級的充電(Pre-Charge)及使能(Enable)信號必須保持非重疊(Non-Overlap)狀態(tài)，數(shù)據(jù)在移位時才不會發(fā)生錯誤。
在本發(fā)明中移位寄存器陣列2實施例中，若訂定N值為16，則此移位寄存器宏單元(Macro Cell)共串聯(lián)16級移位寄存器基本單元(Cell)，因此充電(Pre-Charge)信號及使能(Enable)信號則各有16條(PR0～PR15，EN0～EN15)。
另外在評估移位寄存器陣列2內(nèi)數(shù)據(jù)存儲的參數(shù)時，若封裝密度(PackingDensity)值越高，移位寄存器陣列2能存儲的數(shù)據(jù)越多，其定義為封裝密度(Packing Density)P＝(N-1)/N其中N是移位寄存器宏單元(Macro Cell)內(nèi)移位寄存器基本單元(Cell)的個數(shù)。故在本發(fā)明的多相動態(tài)移位寄存器陣列控制系統(tǒng)(Multiple Phase DynamicShift Register Array system)中，若N值定為16，則其封裝密度(PackingDensity)P為15/16，這表示移位寄存器內(nèi)十六個移位寄存器基本單元(Cell)可存放十五個數(shù)據(jù)(Data)，或是說數(shù)據(jù)(Data)在移位寄存器內(nèi)移動十六個位置須十五組時序控制信號(PR0～PR15，EN0～EN15)。
該移位寄存器宏單元(Macro Cell)可據(jù)以組成移位寄存器子陣列(Sub-Array)，而由移位寄存器子陣列(Sub-Array)組成移位寄存器陣列(Array)，因此移位寄存器陣列(Array)可彈性并且無限擴充。如圖4所示為移位寄存器陣列(Array)2一較佳實施例的結(jié)構(gòu)示意圖，其中包含時序信號驅(qū)動電路21、數(shù)據(jù)緩沖輸出電路22及時序信號反饋電路23，此處不多做說明。假設(shè)該移位寄存器陣列(Array)2是由L個移位寄存器子陣列(Sub-Array)所構(gòu)成，而移位寄存器子陣列(Sub-Array)是由M個移位寄存器宏單元(Macro Cell)所構(gòu)成，則此移位寄存器陣列(Array)共含有L×M×N個移位寄存器基本單元(Cell)。若套用封裝密度(Packing Density)P的公式則可算出數(shù)據(jù)在移位寄存器陣列(Array)移位所花費的時間tShifttShift＝L×M×N×(N-1)/FCLOCK其中FCLOCK為系統(tǒng)時鐘的頻率。
又如圖5所示，是本發(fā)明多相時序信號發(fā)生器1一較佳實施例的結(jié)構(gòu)方塊圖，其作用是將系統(tǒng)時鐘(FCLOCK)轉(zhuǎn)換為可以控制移位寄存器陣列2內(nèi)數(shù)據(jù)移位的時序控制信號，并且產(chǎn)生數(shù)據(jù)輸出入控制信號(CKSHBIT)送到外界，以控制外界數(shù)據(jù)輸入及數(shù)據(jù)輸出到外界的定時。其中包含一除N同步計數(shù)器11、一N譯碼器12、一去突波(De-Spike)電路13，一時序反饋控制電路14、一時鐘延遲電路15、充電(Pre-Charge)及使能(Enable)信號緩沖電路16。
其輸入信號中的系統(tǒng)時鐘(FCLOCK)是由外界輸入的系統(tǒng)時鐘信號，進入多相時序信號發(fā)生器1之后直接送入除N同步計數(shù)器11及時鐘延遲電路15。復(fù)位信號(PORB)是在電源剛開啟時復(fù)位(Reset)電路的初始值，此信號進入多相時序信號發(fā)生器1之后重設(shè)所有計數(shù)器及鎖存器(Latch)的初始值。時序反饋控制信號(FBENZ)是檢測使能(Enable)信號是否已經(jīng)完全回到邏輯”0”并送入時序反饋控制電路14中以確保多相時序信號為非重疊(Non-Overlap)狀態(tài)。
其輸出信號有N條充電(Pre-Charge)信號(PR0～PR(N-1))，N條使能(Enable)信號(EN0～EN(N-1))及數(shù)據(jù)輸出入控制信號(CKSHBIT)。其中，N條充電(Pre-Charge)信號(PR0～PR(N-1))及N條使能(Enable)信號(EN0～EN(N-1))是由充電(Pre-Charge)及使能(Enable)信號緩沖電路16產(chǎn)生，其自多相時序信號發(fā)生器1送出后即進入移位寄存器陣列2，用以控制移位寄存器陣列2內(nèi)數(shù)據(jù)的移位。數(shù)據(jù)輸出入控制信號(CKSHBIT)是控制外部電路輸入數(shù)據(jù)和輸出數(shù)據(jù)的定時，數(shù)據(jù)輸出入控制信號(CKSHBIT)的上升沿(Rising Edge)設(shè)定在時序控制信號的中央。
除N同步計數(shù)器11及N譯碼器12的功用是將時序信號區(qū)分成N等分，以分別控制N級移位寄存器基本單元(Cell)內(nèi)數(shù)據(jù)的移位，并在同一時間內(nèi)僅有一信號處于使能狀態(tài)(Enable)，其余信號均只能處于禁止?fàn)顟B(tài)(Disable)中，因移位寄存器內(nèi)數(shù)據(jù)的移位乃一個一個循序移動而非同時移動。去突波(De-Spike)電路13主要用以去除在譯碼過程中可能因信號延遲時間不一所產(chǎn)生的突波(Spike)，以避免移位過程中發(fā)生錯誤。
時序反饋控制電路14是用來接收由移位寄存器陣列2送來的時序反饋控制信號(FBENZ)，當(dāng)時序反饋信號(FBENZ)為邏輯”1”時，可確定所有時序信號皆回復(fù)到邏輯”0”的狀態(tài)，此時才能讓下一時序信號變?yōu)檫壿嫛?”狀態(tài)，以此方法來確保時序信號為非重疊(Non-Overlap)狀態(tài)。
時鐘延遲電路15是將輸入時鐘(FCLOCK)延遲一段時間使得充電(Pre-Charge)信號的脈沖寬度為使能(Enable)信號的二分之一，讓充電(Pre-Charge)及使能(Enable)動作均能順利完成。
充電(Pre-Charge)及使能(Enable)信號緩沖電路16是將已分成N等分非重疊(Non-Overlap)使能(Enable)輸出信號(NOE0～NOE(N-1))更進一步區(qū)分成N條充電(Pre-Charge)信號(PR0～PR(N-1))及N條使能(Enable)信號(EN0～EN(N-1))來控制移位寄存器陣列(2)內(nèi)數(shù)據(jù)的移位。
圖6是前述多相時序信號發(fā)生器1實施例結(jié)構(gòu)中除N同步計數(shù)器11的結(jié)構(gòu)圖，除了第一級是以D型觸發(fā)器111進行分頻外，其余均使用T型觸發(fā)器112合計共有K級的觸發(fā)器(K＝log2(N))。它接收輸入時鐘(FCLOCK)信號以同步方式分頻之后送出K個信號除2信號(FDIV2)、除4信號(FDIV4)、...、除N信號(FDIV(N))。此K個信號輸出后直接送入N譯碼器12中。其中除N信號(FDIV(N))亦作為數(shù)據(jù)輸出入控制信號(CKSHBIT)之用。
使用同步方式來完成計數(shù)功能的原因是因輸入時鐘信號(FCLOCK)的頻率范圍可非常廣，當(dāng)頻率很高時，使用漣波計數(shù)器的方式來完成計數(shù)功能會造成各級的輸出延遲時間不一，且經(jīng)過的觸發(fā)器級數(shù)越多，延遲時間越長，若將這些信號送入譯碼器12中譯碼將會使得譯碼器12的輸出會伴隨著許多難以消除的突波(Spike)。若使用同步方式來完成計數(shù)功能將會使得突波(Spike)數(shù)量及其脈沖寬度(PulseWidth)大大減少，而使隨后的去突波(De-Spike)電路13能輕易的去除突波(Spike)。
圖7為本發(fā)明多相時序信號發(fā)生器結(jié)構(gòu)實施例中N譯碼器12結(jié)構(gòu)圖，接收由除N同步計數(shù)器送來的K個信號(K＝log2(N))除2信號(FDIV2)、除4信號(FDIV4)、...、除N信號(FDIV(N))后將之譯碼后產(chǎn)生N個譯碼信號(DEC0、DEC1、...，DEC(N-1))。它是使用N個K-輸入端與門(K-Input ANDGate)來完成譯碼的動作。經(jīng)過譯碼之后DEC0、DEC1、..DEC(N-1)這N個信號在同一時間內(nèi)只有一個信號是處于邏輯”1”的狀態(tài)，但是在波形轉(zhuǎn)換的瞬間仍然有可能產(chǎn)生突波(Spike)，由于各個K-輸入端與門的延遲時間相近，所以突波(Spike)的脈沖寬度(Pulse Width)很小，而且是發(fā)生在波形轉(zhuǎn)換之后的一小段時間內(nèi)，所以去除突波(Spike)的工作就可由如下的去突波(De-Spike)電路來完成。
圖8本發(fā)明多相時序信號發(fā)生器結(jié)構(gòu)實施例中的去突波(De-Spike)電路，它接收由N譯碼器12的譯碼信號(DEC0～DEC(N-1))及系統(tǒng)時鐘(FCLOCK)經(jīng)處理后送出去突波(De-Spike)信號(DS0～DS(N-1))給時序反饋控制電路14，由圖中可知電路中僅僅使用到一個與門(AND Gate)及一個鎖存器(Latch)。圖8B是時序圖，是以系統(tǒng)時鐘(FCLOCK)的下降沿(Falling Edge)做為觸發(fā)之用，以系統(tǒng)時鐘(FCLOCK)與譯碼信號(DEC0～DEC(N-1))經(jīng)過一個與門(AND Gate)的作用之后就可以消除不必要的突波(Spike)，再經(jīng)過一鎖存器(Latch)之后更能避免突波(Spike)的發(fā)生。但是這樣產(chǎn)生的去突波(De-Spike)信號(DS0～DS(N-1))尚不能被接下來的電路直接采用，仍須經(jīng)由后續(xù)的處理之后才可輸入移位寄存器陣列2。
圖9是本發(fā)明多相時序信號發(fā)生器1結(jié)構(gòu)實施例中的時序反饋控制電路14，它接收由去突波(De-Spike)電路送來的去突波(De-Spike)信號(DS0～DS(N-1))將之處理后產(chǎn)生N條非重疊(Non-Overlap)使能(Enable)信號(NOE0～NOE(N-1))送入充電(Pre-Charge)及使能(Enable)信號緩沖電路。
時序反饋控制信號(FBENZ)是由路徑最遠，延遲時間最長的移位寄存器子陣列(Sub-Array)內(nèi)的使能(Enable)輸出信號經(jīng)由簡單處理之后拉回，只有當(dāng)所有使能(Enable)輸出信號(ENQ0～ENQ(N-1))均為邏輯”0”時，這個信號才會為邏輯”1”，只要有使能(Enable)輸出信號(ENQ0～ENQ(N-1))仍在邏輯”1”的狀態(tài)，這個信號就會保持在邏輯”0”的狀態(tài)，須注意的是使能(Enable)輸出信號只是非重疊(Non-Overlap)使能(Enable)信號經(jīng)過充電(Pre-Charge)及使能(Enable)信號緩沖電路16及移位寄存器陣列2的延遲信號而已，其邏輯狀態(tài)完全相同。
此電路在電源剛開啟時設(shè)定NOE0為邏輯”1”，而其它非重疊(Non-Overlap)使能(Enable)信號(NOE1～NOE(N-1))均設(shè)為邏輯”0”，由圖中可注意到第一級鎖存器(Latch)中復(fù)位信號(PORB)位置與其它級鎖存器(Latch)的不同。但是當(dāng)DS1脈沖送入時，此信號同時進入第一級及第二級的鎖存器(Latch)之中，此時因時序反饋控制信號(FBENZ)為邏輯”0”，因此只能重設(shè)(Reset)第一級非重疊(Non-Overlap)使能(Enable)信號(NOE0)而不能設(shè)定(Set)第二級的非重疊(Non-Overlap)使能(Enable)信號(NOE1)，此時該時序反饋控制信號(FBENZ)才會變?yōu)檫壿嫛?”，此時DS1信號才能設(shè)定此級的非重疊(Non-Overlap)使能(Enable)信號(NOE1)，所以NOE0與NOE1一定不會有重疊(Overlap)的狀況發(fā)生。其余非重疊(Non-Overlap)使能(Enable)信號(NOE2～NOE(N-1))的設(shè)定(Set)與重設(shè)(Reset)方式與上述方法相同，因此可產(chǎn)生N條非重疊(Non-Overlap)使能(Enable)信號(NOE0～NOE(N-1))，此N條信號隨后送入充電(Pre-Charge)及使能(Enable)信號緩沖電路16處理并加大驅(qū)動能力后產(chǎn)生N條充電(Pre-Charge)信號(PR0～PR(N-1))及N條使能(Enable)信號(EN0～EN(N-1))。
如圖10A所示，是本發(fā)明多相時序信號發(fā)生器1結(jié)構(gòu)實施例中的時鐘延遲電路15，是由數(shù)個長溝道非門(Long Cannel Inverter)150串聯(lián)而成，其目的是使充電(Pre-Charge)信號的脈沖寬度(Pulse Width)為使能(Enable)信號的脈沖寬度(Pulse Width)的一半。
它的輸入是系統(tǒng)時鐘(FCLOCK)而輸出是延遲一段時間的時鐘延遲信號(DLFCLOCK)。圖10B為時鐘延遲電路時序圖。由圖中可以看到非重疊(Non-Overlap)使能(Enable)信號(NOE0～NOE(N-1))與系統(tǒng)時鐘(FCLOCK)會有一段延遲時間(ted)，若系統(tǒng)時鐘(FCLOCK)的脈沖寬度為tp，則實際使能(Enable)信號的脈沖寬度為tp-ted，如果直接將此信號與未延遲的系統(tǒng)時鐘(FCLOCK)來做”與(AND)”的動作，則所得到的充電(Pre-Charge)信號的脈沖寬度將變成tp/2-ted，如果在系統(tǒng)時鐘(FCLOCK)頻率不高的情況下(tp＞＞ted)，充電(Pre-Charge)信號的脈沖寬度(Pulse Width)大約等于使能(Enable)信號的脈沖寬度(Pulse Width)的一半。但是在系統(tǒng)時鐘(FCLOCK)頻率很高的情況下，充電(Pre-Charge)信號的脈沖寬度(Pulse Width)將會越來越小，以致于有可能會影響到整個充電(Charge)動作的完成。如果能產(chǎn)生一系統(tǒng)時鐘的延遲信號(DLFCLOCK)，其延遲時間td＝ted/2，那么充電(Pre-Charge)信號的脈沖寬度(Pulse Width)(tp/2-td)將會是使能(Enable)信號的脈沖寬度(PulseWidth)(tp-ted)的一半，如此才能確保充電(Pre-Charge)及使能(Enable)的動作均能正確達成。
如圖11所示，是本發(fā)明多相時序信號發(fā)生器1結(jié)構(gòu)實施例中的充電(Pre-Charge)及使能(Enable)信號緩沖電路16，它接收由時序信號反饋控制電路14所送來的N條非重疊(Non-Overlap)使能(Enable)信號(NOE0～NOE(N-1))及由時鐘延遲電路15產(chǎn)生的時鐘延遲信號(DLFCLOCK)后，經(jīng)過一與門(AND Gate)作用及緩沖器(Buffer)調(diào)整信號的輸出驅(qū)動能力后分別產(chǎn)生N級充電(Pre-Charge)信號(PR0～PR(N-1))及N級使能(Enable)信號(EN0～EN(N-1))。這些信號就可直接送入移位寄存器陣列(Array)2中來控制數(shù)據(jù)(Data)的移位。
圖12是本發(fā)明移位寄存器陣列(Array)2結(jié)構(gòu)實施例，此實施例中的安排區(qū)分為上、下兩大部分，時序控制信號由左側(cè)統(tǒng)一輸入移位寄存器陣列(Array)2中以確保時序信號的延遲時間相近，時序控制信號由移位寄存器陣列(Array)2中央穿過送至兩側(cè)的時序信號驅(qū)動電路21加大驅(qū)動能力后，送到移位寄存器子陣列(Sub-Array)20內(nèi)控制數(shù)據(jù)的移位。在上、下兩大部分的輸出各有一數(shù)據(jù)緩沖輸出電路22，因為此處數(shù)據(jù)都將傳送到遠處輸入端。時序反饋控制電路23則放置在距離多相時序信號發(fā)生電路1最遠的移位寄存器子陣列(Sub-Array)20末端，接收此移位寄存器子陣列(Sub-Array)20末端的使能(Enable)輸出信號，并處理后送出時序反饋控制信號(FEBNZ)到多相時序信號發(fā)生器1以確保時序控制信號正常運作。
圖13為本發(fā)明移位寄存器陣列(Array)2結(jié)構(gòu)實施例之移位寄存器子陣列(Sub-Array)20，功能為數(shù)據(jù)的存儲與移位，其數(shù)量與擴充方式依實際應(yīng)用而定。是由M個移位寄存器宏單元(Macro Cell)所組成，而移位寄存器宏單元(Macro Cell)是由N個移位寄存器基本單元(Cell)所組成，因此移位寄存器子陣列(Sub-Array)20共含有M×N個移位寄存器基本單元(Cell)。數(shù)據(jù)流向(Data Flow)與時序控制信號流向(Signal Flow)垂直，如此可減少移位寄存器的輸出數(shù)據(jù)與時序控制信號相互耦合(Couple)的機會，以降低數(shù)據(jù)錯誤的發(fā)生。圖中值得注意的是移位寄存器宏單元(Macro Cell)的輸出送入另一移位寄存器宏單元(Macro Cell)輸入端數(shù)據(jù)流向(Data Flow)，此時的數(shù)據(jù)流向(DataFlow)是將數(shù)據(jù)流向(Data Flow)反向拉回下一移位寄存器宏單元(Macro Cell)的輸入端，此數(shù)據(jù)流向(Data Flow)亦同時與時序控制信號流向(Signal Flow)垂直，如此可減少與時序控制信號相互耦合(Couple)的機會。
圖13B是相鄰兩移位寄存器子陣列(Sub-Array)數(shù)據(jù)流向(Data Flow)圖，當(dāng)數(shù)據(jù)(Data)由外界輸入移位寄存器子陣列(Sub-Array)時，數(shù)據(jù)(Data)是由下而上蜿蜒而行，但是當(dāng)數(shù)據(jù)(Data)要送到相鄰的另一移位寄存器子陣列(Sub-Array)時，則就近直接輸入而不再拉回下端，因此數(shù)據(jù)(Data)在此是由上而下蜿蜒而行。此種數(shù)據(jù)流向(Data Flow)的安排主要有兩個優(yōu)點
數(shù)據(jù)(Data)行走的路徑最短，而且其時序控制信號的延遲時間相近因為左側(cè)數(shù)據(jù)(Data)由最上端輸出后送入右側(cè)數(shù)據(jù)(Data)最上端，其時序控制信號都是經(jīng)過整個移位寄存器子陣列(Sub-Array)2的延遲，因此其時序控制信號雖然延遲了一段時間，原本非重疊(Non-Overlap)的時序控制信號至此依然保持非重疊(Non-Overlap)的狀態(tài)，所以數(shù)據(jù)(Data)傳遞時不會出錯。
如圖14所示，為本發(fā)明移位寄存器陣列(Array)2結(jié)構(gòu)實施例之時序信號驅(qū)動電路21，其接收由多相時序信號發(fā)生器1送來的時序控制信號(PR0～PR(N-1)，EN0～EN(N-1))，加大驅(qū)動能力后送出另一組時序控制信號(PRQ0～PRQ(N-1)，ENQ0～ENQ(N-1))來驅(qū)動移位寄存器子陣列(Sub-Array)20。由于每一移位寄存器子陣列(Sub-Array)20分別有獨立的多時序信號驅(qū)動電路21，其輸入端則須為負(fù)載(Loading)最小的非門(NOT)，如此可減少多相時序信號發(fā)生器的輸出負(fù)載(Loading)。其驅(qū)動能力也是到此處才做最后的調(diào)整，因為充電(Pre-Charge)信號必須對所有移位寄存器的內(nèi)部節(jié)點充電(Pre-Charge)所以其驅(qū)動能力的要求較大，經(jīng)過約略的計算得知充電(Pre-Charge)信號的負(fù)載(Loading)約為使能(Enable)信號的三倍以上。在圖中所有時序控制信號均是由左至右排列(EN(N-1)-PR(N-1)-EN(N-2)-PR(N-2)---EN0-PR0)，如此安排時序控制信號可使相鄰的移位寄存器子陣列(Sub-Array)20在數(shù)據(jù)(Data)傳遞時減小錯誤發(fā)生的機率，因為移位寄存器時序控制信號的要求是要完全非重疊(Non-Overlap)，即使是相鄰的移位寄存器子陣列(Sub-Array)20的時序信號亦須同時符合這樣的要求，所以ENQ0必須與相鄰的ENQ(N-1)信號亦能保持非重疊(Non-Overlap)狀態(tài)，而ENQ0與相鄰的ENQ(N-1)彼此緊鄰，信號的延遲時間相近，因此能保證彼此為非重疊(Non-Overlap)狀態(tài)。
圖15為移位寄存器子陣列(Sub-Array)的數(shù)據(jù)緩沖輸出電路，數(shù)據(jù)緩沖輸出電路22的目的為將移位寄存器陣列2的動態(tài)(Dynamic)數(shù)據(jù)輸出轉(zhuǎn)換成為穩(wěn)態(tài)(Static)數(shù)據(jù)輸出使其能傳送到遠處輸入端。其輸入的數(shù)據(jù)為移位寄存器子陣列(Sub-Array)20的輸出數(shù)據(jù)，而輸出數(shù)據(jù)則送往遠處輸入端，須注意的是并非每一個移位寄存器子陣列(Sub-Array)20均透過數(shù)據(jù)緩沖輸出電路22作為輸出，只要相鄰的兩移位寄存器子陣列(Sub-Array)20距離很接近，其數(shù)據(jù)路徑可直接相連，因此只有當(dāng)移位寄存器子陣列(Sub-Array)20的輸出數(shù)據(jù)須傳送到遠處輸入端時才須加入數(shù)據(jù)緩沖輸出電路22。數(shù)據(jù)緩沖輸出電路22是由一個三態(tài)鎖存器(Tri-State Latch)所構(gòu)成，與其它鎖存器(Latch)的最大不同點在于使用了三態(tài)非門(Tri-State Inverter)來代替?zhèn)鬏旈l(Transmission Gate)做為輸入端，其目的在于使數(shù)據(jù)輸入端的負(fù)載(Loading)不隨輸出鎖存器(Latch)的開關(guān)而改變，因此可降低電荷分享(Charge Sharing)的現(xiàn)象發(fā)生。另外輸入端的三態(tài)非門(Tri-State Inverter)的驅(qū)動能力必須要較反饋端的三態(tài)非門(Tri-StateInverter)的驅(qū)動能力強，這樣可以降低輸入數(shù)據(jù)進入三態(tài)鎖存器(Tri-StateLatch)時的噪聲，另外輸入端的三態(tài)非門(Tri-State Inverter)的轉(zhuǎn)態(tài)電壓也需要調(diào)低，在本發(fā)明的移位寄存器基本單元(Cell)實施例中輸出電壓在邏輯”0”時為0伏，但是在邏輯”1”時約為3.5伏，此值遠低于正常狀態(tài)下的5伏，如果轉(zhuǎn)態(tài)電壓仍然保持在2.5伏左右的話將會使得邏輯”1”的狀態(tài)遭到誤判，此三態(tài)非門(Tri-State Inverter)的轉(zhuǎn)態(tài)電壓目前是定在約2伏特左右。另外三態(tài)鎖存器(Tri-State Latch)的控制時鐘則就近取自于鄰近的使能(Enable)輸出信號(ENQ1)，因為在EN1為邏輯”1”時，輸入數(shù)據(jù)已成穩(wěn)定狀態(tài)而且漏電(Leakage)狀況并不嚴(yán)重，此時將數(shù)據(jù)鎖存才不會鎖存器到錯誤的數(shù)據(jù)。
如圖16所示，為本發(fā)明移位寄存器陣列(Array)2結(jié)構(gòu)實施例中相位時序信號反饋電路23，目的在于檢測使能(Enable)輸出信號是否均為邏輯”0”，并送出一時序反饋控制信號(FEBNZ)回多相時序信號發(fā)生器1中。接收由移位寄存器子陣列(Sub-Array)20末端的N條使能(Enable)輸出信號(ENQ0～ENQ(N-1))，經(jīng)處理后將時序反饋控制信號(FBENZ)送回多相時序信號發(fā)生器1。它是由N個非門(NOT Gate)及1個N-輸入端與門(N-Input AND Gate)所組成。它主要的作用在于檢測所有使能(Enable)輸出信號(ENQ0～ENQ(N-1))是否為邏輯”0”，如果均為邏輯”0”則時序反饋信號(FBENZ)變?yōu)檫壿嫛?”，并傳送回時序信號發(fā)生器1中處理。
另外可將N個非門的轉(zhuǎn)態(tài)電壓調(diào)低，因為使能(Enable)輸出信號送到此處時其下降的速度已經(jīng)相當(dāng)緩慢，如果要確定所有使能(Enable)輸出信號均回到邏輯”0”狀態(tài)的話，可將非門的轉(zhuǎn)態(tài)電壓調(diào)低以確定使能(Enable)輸出信號均回到邏輯”0”狀態(tài)，這樣更能避免發(fā)生相鄰兩條使能(Enable)輸出信號均為邏輯”1”的情況。此外須注意時序信號反饋電路的擺設(shè)位置必須緊鄰移位寄存器子陣列(Sub-Array)20以免加大N條使能(Enable)輸出信號(ENQ0～ENQ(N-1))的額外負(fù)載(Loading)。
經(jīng)由以上說明可看出本發(fā)明的電路設(shè)計和工作原理，其具有如下的功效1.可存儲更多數(shù)據(jù)移位寄存器陣列2是由移位寄存器子陣列(Sub-Array)20、時序信號驅(qū)動電路21、數(shù)據(jù)緩沖輸出電路22及時序信號反饋電路23組合而成；其中，移位寄存器子陣列(Sub-Array)20是由移位寄存器宏單元(MacroCell)所組成，移位寄存器宏單元(Macro Cell)是由移位寄存器基本單元(Cell)所組合而成。移位寄存器宏單元(Macro Cell)由N個移位寄存器基本單元(Cell)串聯(lián)而成，其中N值可大于2，N值越大，所須的時序控制信號越多越復(fù)雜，但是移位寄存器陣列(Array)中可存儲越多數(shù)據(jù)，在本發(fā)明實施例中N設(shè)定為16，此時封裝密度(Packing Density)P可到達15/16，優(yōu)于一般移位寄存器的封裝密度(Packing Density)(其值為1/2)，因此移位寄存器陣列(Array)可存儲更多數(shù)據(jù)。至于時序控制信號部分，則有32條時序控制信號(16條充電(Pre-Charge)信號(PR0～PR15)及16條使能(Enable)信號(EN0～EN15))。
2.移位寄存器陣列(2)具有彈性擴充的能力假設(shè)移位寄存器宏單元(Macro Cell)由N個移位寄存器基本單元(Cell)串聯(lián)而成，移位寄存器子陣列(Sub-Array)是由M個移位寄存器宏單元(Macro Cell)所組成，而移位寄存器陣列(Array)又是由L個移位寄存器子陣列(Sub-Array)所構(gòu)成，則整個移位寄存器陣列(Array)共含有L×M×N個移位寄存器基本單元(Cell)，因此可適用于各種不同應(yīng)用中。
3.移位寄存器子陣列(Sub-Array)的數(shù)據(jù)流向(Data Flow)有如蛇行般蜿蜒而行，如此安排的目的在于能使數(shù)據(jù)(Data)能可靠的傳送而不受到時序控制信號干擾，因為移位寄存器的數(shù)據(jù)(Data)平時是呈浮接(Floating)的狀態(tài)，極易受到時序控制信號的干擾，在此數(shù)據(jù)流向(Data Flow)方式下，因數(shù)據(jù)流向(DataFlow)是與時序控制信號流向(Signal Flow)相互垂直，因此可減少與時序控制信號相互耦合(Couple)的機會，減低錯誤的發(fā)生。
4.移位寄存器陣列(Array)2經(jīng)常是由許多移位寄存器子陣列(Sub-Array)20所構(gòu)成，每一移位寄存器子陣列(Sub-Array)均有各自的時序信號驅(qū)動電路21，如此可減少多相時序信號發(fā)生器1的輸出負(fù)載(Loading)。又?jǐn)?shù)據(jù)在移位寄存器子陣列(Sub-Array)20的流向有如蛇行般蜿蜒而行，可使得數(shù)據(jù)流向(Data Flow)與時序控制信號流向(Signal Flow)相互垂直，減少耦合(Couple)的發(fā)生，而移位寄存器子陣列(Sub-Array)20要送數(shù)據(jù)到相鄰的移位寄存器子陣列(Sub-Array)20時，數(shù)據(jù)(Data)可直接就近相連，如此安排數(shù)據(jù)流向(Data Flow)不但使得數(shù)據(jù)(Data)行走的距離更加縮短，而且亦考慮到相鄰的移位寄存器子陣列(Sub-Array)20的時序控制信號延遲問題，在此種數(shù)據(jù)流向(Data Flow)的安排下可確保相鄰的移位寄存器的1時序控制信號延遲時間為最相近。
5.移位寄存器子陣列(Sub-Array)2的輸出數(shù)據(jù)要傳送到遠處輸入端，其輸出僅須加上一個數(shù)據(jù)緩沖輸出電路22，數(shù)據(jù)緩沖輸出電路22是由一個三態(tài)鎖存器(Tri-State Latch)所構(gòu)成。使用三態(tài)鎖存器(Tri-State Latch)可使移位寄存器陣列2的輸出數(shù)據(jù)能正確的被鎖存并能傳送到遠處，并且能防止電荷分享(Charge Sharing)的效應(yīng)發(fā)生。
6.時序信號反饋電路23位于距離多相時序信號發(fā)生器1最遠程的移位寄存器子陣列(Sub-Array)2的末端，因為此處的時序控制信號路徑與延遲時間最長，此電路的功用是檢測使能(Enable)輸出信號的狀態(tài)是否均為邏輯”0”，以確保時序控制信號能正常運作。
7.本發(fā)明多相時序信號發(fā)生器1包括有一除N同步計數(shù)器11；一N譯碼器12；一去突波電路13；一時序反饋控制電路14；一時鐘延遲電路15；一充電及使能信號緩沖電路16；其中使用除N同步計數(shù)器11及N譯碼器12將時序控制信號區(qū)分成N等分來分別控制N級移位寄存器基本單元(Cell)內(nèi)數(shù)據(jù)的移位，此除N同步計數(shù)器11具有噪聲免除的能力，即使數(shù)據(jù)一旦發(fā)生錯誤仍然能夠迅速回到正常狀態(tài)，而N譯碼器12則具有延遲時間相近不易產(chǎn)生突波(Spike)的特點；使用去突波(De-Spike)電路13則確保N等分的時序控制信號能完全沒有突波(Spike)產(chǎn)生，此電路的特點是僅僅使用簡單的與門(AND Gate)及鎖存器(Latch)，并且利用時序控制信號的特性來去除突波(Spike)的產(chǎn)生；使用時序反饋控制電路14則是來保證時序控制信號能在各種延遲時間下皆能保持在非重疊(Non-Overlap)的狀態(tài)，此部份的特點在于從移位寄存器子陣列(Sub-Array)中時序控制信號延遲時間最長的區(qū)塊的末端加入一時序信號反饋電路，判斷N條使能(Enable)輸出信號(ENQ0～ENQ(N-1))的狀態(tài)是否均為邏輯”0”，并產(chǎn)生一時序反饋信號(FEBNZ)送回多相時序信號發(fā)生器中，以此來確保時序控制信號為非重疊(Non-Overlap)狀態(tài)；
而時序反饋控制電路14則運用了”要設(shè)定(Set)此級信號必先重設(shè)(Reset)前一級的信號”的概念來使得時序控制信號非重疊(Non-Overlap)。
而時鐘延遲電路15及充電(Pre-Charge)及使能(Enable)信號緩沖電路16則用來產(chǎn)生所有時序控制信號(PR0～PR(N-1)，EN0～EN(N-1))并能確保充電(Pre-Charge)信號的脈沖寬度(Pulse Width)為使能(Enable)信號脈沖寬度(Pulse Width)的一半，此部份的特點在于考慮時序控制信號產(chǎn)生延遲之后，利用估算的延遲時間來調(diào)整充電(Pre-Charge)信號的脈沖寬度(Pulse Width)。
8.本發(fā)明以三態(tài)鎖存器(Tri-State Latch)做為移位寄存器陣列(Array)的數(shù)據(jù)緩沖輸出電路22，因為其輸入端為一個三態(tài)非門(Tri-State Inverter)，因此亦可避免電荷分享效應(yīng)(Charge Sharing)的發(fā)生，此電路的特點是電路較為簡單且只需要一條時序控制信號來控制三態(tài)鎖存器(Tri-State Latch)，并且此時序控制信號可直接使用使能(Enable)輸出信號ENQ1即可。
權(quán)利要求
1.一種以多相時序信號控制移位寄存器的方法，其特征在于，由一多相時序信號發(fā)生電路產(chǎn)生的多相時序信號控制移位寄存器陣列內(nèi)部數(shù)據(jù)的移位。
2.如權(quán)利要求1所述的以多相時序信號控制移位寄存器的方法，其特征在于，該多相時序信號發(fā)生器將系統(tǒng)時鐘(FCLOCK)轉(zhuǎn)換為可以控制移位寄存器陣列內(nèi)數(shù)據(jù)移位的時序控制信號，并產(chǎn)生輸出一數(shù)據(jù)輸出輸入控制信號，以控制外界數(shù)據(jù)輸入和數(shù)據(jù)輸出到外界的定時。
3.如權(quán)利要求1所述的以多相時序信號控制移位寄存器的方法，其特征在于，該移位寄存器陣列接收外界的輸入數(shù)據(jù)，并由前述多相時序信號發(fā)生器產(chǎn)生的充電(Pre-Charge)信號及使能(Enable)信號控制數(shù)據(jù)的移位與存儲；另產(chǎn)生一個時序反饋控制信號(FBENZ)反饋到多相時序信號發(fā)生器，以確保所有時序信號能正常運作。
4.如權(quán)利要求1或2所述的以多相時序信號控制移位寄存器的方法，其特征在于，該多相時序信號發(fā)生電路包括有一除N同步計數(shù)器、一N譯碼器、一去突波電路、一時序反饋控制電路、一時鐘延遲電路、一充電及使能信號緩沖電路。
5.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該除N同步計數(shù)器和N譯碼器用以將時序信號分成N等分，以分別控制N級移位寄存器基本單元(Cell)內(nèi)數(shù)據(jù)的移位。
6.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該去突波電路去除時序控制信號經(jīng)過N譯碼器(N Decoder)后可能產(chǎn)生的突波。
7.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序反饋控制電路用來保證時序控制信號能在各種工作頻率和延遲時間下均處于非重疊狀態(tài)。
8.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時鐘延遲電路、充電及使能信號緩沖電路產(chǎn)生所有時序控制信號，在提高驅(qū)動能力后送入移位寄存器陣列。
9.如權(quán)利要求1或3所述的以多相時序信號控制移位寄存器的方法，其特征在于，該移位寄存器陣列內(nèi)含移位寄存器子陣列、時序信號驅(qū)動電路、數(shù)據(jù)緩沖輸出電路和時序信號反饋電路等。
10.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該移位寄存器子陣列由移位寄存器基本單元在二維方向延伸而成，其內(nèi)數(shù)據(jù)流向蜿蜒蛇行，數(shù)據(jù)流向與時序信號流向保持垂直以減少相互間的耦合，相鄰移位寄存器子陣列以最短路徑來傳遞數(shù)據(jù)。
11.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序信號驅(qū)動電路使相鄰時序控制信號的延遲時間相近，確保時序控制信號處于非重疊狀態(tài)。
12.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該數(shù)據(jù)緩沖輸出電路包含一個三態(tài)鎖存器以鎖存移位寄存器子陣列的動態(tài)數(shù)據(jù)輸出，使得數(shù)據(jù)能傳送到遠處輸入端。
13.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該多相時序信號發(fā)生器的除N同步計數(shù)器由K級(K＝log2(N))觸發(fā)器組成。
14.如權(quán)利要求13所述的以多相時序信號控制移位寄存器的方法，其特征在于，該除N同步計數(shù)器除第一級利用D型觸發(fā)器進行分頻外，其余均采用T型觸發(fā)器。
15.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該多相時序信號發(fā)生器的N譯碼器由N個與門所構(gòu)成。
16.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該去突波電路是由一與門和一鎖存器構(gòu)成，與門的一輸入端為N譯碼器的輸出信號，另一輸入端為系統(tǒng)時鐘。
17.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序反饋控制電路由N組鎖存器組成。
18.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時鐘延遲電路由多組長溝道非門構(gòu)成。
19.如權(quán)利要求4所述的以多相時序信號控制移位寄存器的方法，其特征在于，該充電及使能信號緩沖電路由一與門和兩緩沖器組成，其中與門輸入端分別為非重疊使能信號和時鐘延遲信號。
20.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序信號驅(qū)動電路由多組非門構(gòu)成。
21.如權(quán)利要求11所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序信號驅(qū)動電路由多組非門構(gòu)成。
22.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序信號驅(qū)動電路由多組非門構(gòu)成。
23.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該數(shù)據(jù)緩沖輸出電路由一三態(tài)鎖存器構(gòu)成。
24.如權(quán)利要求9所述的以多相時序信號控制移位寄存器的方法，其特征在于，該時序信號反饋電路由一與門和若干非門組成，其中非門輸入端與移位寄存器子陣列連接，與門輸出端則產(chǎn)生一個時序反饋控制信號(FBENZ)連接至多相時序信號發(fā)生電路。
25.如權(quán)利要求10所述的以多相時序信號控制移位寄存器的方法，其特征在于，該移位寄存器基本單元由三個N溝道晶體管組成。
全文摘要
本發(fā)明涉及一種以多相時序信號控制移位寄存器的方法,主要由分為N等分的多相時序控制信號,控制移位寄存器陣列內(nèi)數(shù)據(jù)的移動,其中移位寄存器陣列由基本單元依序組成宏單元、子陣列所構(gòu)成,還使數(shù)據(jù)流向蜿蜒蛇行,并與時序信號流向保持垂直以減少相互間的耦合,藉此提供一可隨意擴充提高數(shù)據(jù)存儲容量,并且提高封裝密度的移位寄存器。上述設(shè)計同時具備電路簡單、無需專門的制作工藝、占用芯片面積小和工作頻率范圍寬而且穩(wěn)定等優(yōu)點。
文檔編號G11C19/00GK1350302SQ0013178
公開日2002年5月22日 申請日期2000年10月20日 優(yōu)先權(quán)日2000年10月20日
發(fā)明者雷家正 申請人:三合微科股份有限公司