專利名稱：半導(dǎo)體存儲(chǔ)器器件以及在測(cè)試模式中讀取該器件的方法
本申請(qǐng)所依賴的優(yōu)先權(quán)文本是1999年5月4日提交的韓國(guó)專利申請(qǐng)No.99-16008，在此將該優(yōu)先權(quán)文本的全文以參考方式包含在本文中。
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器器件，特別涉及具有存儲(chǔ)器模塊的半導(dǎo)體存儲(chǔ)器器件的測(cè)試。
高速半導(dǎo)體存儲(chǔ)器器件部分設(shè)計(jì)成通過總線型的傳輸線路接收或發(fā)送比如數(shù)據(jù)或地址等的輸入和輸出信號(hào)。在總線型結(jié)構(gòu)中，將各種半導(dǎo)體存儲(chǔ)器器件共同連接到一條總線，并且一次僅能有一個(gè)半導(dǎo)體存儲(chǔ)器器件將數(shù)據(jù)裝載到該總線上。如果兩個(gè)或多個(gè)半導(dǎo)體存儲(chǔ)器器件同時(shí)想要將數(shù)據(jù)裝載到總線上，則數(shù)據(jù)發(fā)生相互沖突，這樣會(huì)造成誤操作。
Rambus動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)是一種類型的高速半導(dǎo)體存儲(chǔ)器器件，它采用上面所述的總線型結(jié)構(gòu)以及推薦的用于支持該總線型結(jié)構(gòu)的特殊模塊。

圖1是具有總線型結(jié)構(gòu)的Rambus DRAM存儲(chǔ)器模塊的方框圖。
參照?qǐng)D1，存儲(chǔ)器模塊200包括多個(gè)半導(dǎo)體存儲(chǔ)器器件M1到Mn，其每一個(gè)存儲(chǔ)器器件都具有多個(gè)輸入和輸出管腳DQ1到DQW，這些存儲(chǔ)器器件即為Rambus DRAM。此外，這些半導(dǎo)體存儲(chǔ)器器件M1到Mn的相同輸入和輸出管腳共同連接到一條相應(yīng)的數(shù)據(jù)總線。換言之，半導(dǎo)體存儲(chǔ)器器件M1到Mn中的每一個(gè)器件的第一輸入和輸出管腳DQ1共同連接到數(shù)據(jù)總線DB1；第二輸入和輸出管腳DQ2共同連接到數(shù)據(jù)總線DB2；依次類推，直到半導(dǎo)體存儲(chǔ)器器件M1到Mn的第W個(gè)輸入和輸出管腳DQW共同連接到第W條數(shù)據(jù)總線DBW?？刂破?00是主控制器，其輸入和輸出管腳連接到相應(yīng)的數(shù)據(jù)總線。
在具有圖1的總線型結(jié)構(gòu)的存儲(chǔ)器模塊中，在寫入操作期間可將相同的數(shù)據(jù)同時(shí)寫入各種半導(dǎo)體存儲(chǔ)器器件。然而，當(dāng)在讀取操作期間從兩個(gè)或多個(gè)半導(dǎo)體存儲(chǔ)器器件同時(shí)讀取數(shù)據(jù)時(shí)，數(shù)據(jù)在數(shù)據(jù)總線上相互沖突。結(jié)果，一次只能從一個(gè)半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)。
圖2是傳統(tǒng)的在圖1的每個(gè)半導(dǎo)體存儲(chǔ)器器件中的輸出數(shù)據(jù)合并電路的方框圖。參照?qǐng)D2，在正常模式中，通過多個(gè)輸出管腳DQ1到DQW同時(shí)輸出從存儲(chǔ)器單元陣列21中讀取的多個(gè)輸出數(shù)據(jù)DO1到DOW。然而，在測(cè)試模式中，比較器22合并從存儲(chǔ)器單元陣列21中讀取的多個(gè)輸出數(shù)據(jù)DO1到DOW，并將結(jié)果輸出到單個(gè)預(yù)定輸出管腳，例如DQ1。
因此，當(dāng)將包括圖2的輸出數(shù)據(jù)合并電路的半導(dǎo)體存儲(chǔ)器器件用作圖1的存儲(chǔ)器模塊時(shí)，在測(cè)試模式的讀取操作期間，所有的半導(dǎo)體存儲(chǔ)器器件都通過一個(gè)預(yù)定輸出管腳(例如DQ1)將它們的數(shù)據(jù)輸出到一條數(shù)據(jù)總線，例如輸出到數(shù)據(jù)總線DB1。因此，當(dāng)從兩外或多個(gè)半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)時(shí)，數(shù)據(jù)在數(shù)據(jù)總線DB1上相互沖突。
結(jié)果，當(dāng)將包括上述傳統(tǒng)的輸出數(shù)據(jù)合并電路的半導(dǎo)體存儲(chǔ)器器件用在圖1的存儲(chǔ)器模塊中時(shí)，在該存儲(chǔ)器模塊的測(cè)試期間，一次必須只能從一個(gè)半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)。換言之，一次只能測(cè)試一個(gè)半導(dǎo)體存儲(chǔ)器器件，因而加長(zhǎng)了存儲(chǔ)器模塊時(shí)間。
本發(fā)明的一個(gè)目的是提供一種能夠在測(cè)試模式期間可編程地改變發(fā)送輸出數(shù)據(jù)的管腳的半導(dǎo)體存儲(chǔ)器器件，從而在具有上述總線型結(jié)構(gòu)的存儲(chǔ)器模塊的測(cè)試期間，可以同時(shí)從各種半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)。
本發(fā)明的另一個(gè)目的是提供一種半導(dǎo)體存儲(chǔ)器器件的測(cè)試模式中的讀取方法，利用該方法，在具有上述總線型結(jié)構(gòu)的存儲(chǔ)器模塊的測(cè)試期間，能夠同時(shí)從各種半導(dǎo)體存儲(chǔ)器器件讀取數(shù)據(jù)。
本發(fā)明的再一個(gè)目的是提供一種測(cè)試存儲(chǔ)器模塊的方法，該方法能夠減小具有上述總線型結(jié)構(gòu)的存儲(chǔ)器模塊的測(cè)試時(shí)間。
相應(yīng)地，為達(dá)到所述第一個(gè)目的，本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器器件，該器件包括一存儲(chǔ)器單元陣列，提供多個(gè)輸出數(shù)據(jù)；多個(gè)輸出管腳，連接到該存儲(chǔ)器單元陣列；一比較器，對(duì)所述多個(gè)輸出數(shù)據(jù)進(jìn)行比較，并提供一比較結(jié)果信號(hào)；以及，一輸出管腳確定單元，可編程地選擇所述多個(gè)輸出管腳中的一個(gè)。在測(cè)試模式期間，所述比較結(jié)果信號(hào)通過所選擇的輸出管腳輸出。
在測(cè)試模式期間，只有所述比較結(jié)果信號(hào)通過所選擇的輸出管腳發(fā)送。在正常模式期間，所述多個(gè)輸出數(shù)據(jù)通過所述多個(gè)輸出管腳輸出。
所述比較器可包含一異或門。所述輸出管腳確定單元可包含一寄存器，存儲(chǔ)從所述半導(dǎo)體存儲(chǔ)器器件外部提供的一預(yù)定號(hào)碼；和一選擇單元，根據(jù)所述預(yù)定號(hào)碼選擇所述多個(gè)輸出管腳中的一個(gè)管腳。所述選擇單元本身還可以包含一多路分解器，用于將所述比較結(jié)果信號(hào)只提供到所述選擇的輸出管腳。
所述半導(dǎo)體存儲(chǔ)器器件還可以包含多個(gè)多路復(fù)用器，其每一個(gè)多路復(fù)用器連接到所述多個(gè)輸出管腳中的一個(gè)，所述多個(gè)多路復(fù)用器用于在正常操作模式期間將所述存儲(chǔ)器單元陣列連接到所述多個(gè)輸出管腳，并用于在測(cè)試模式期間將所述比較結(jié)果信號(hào)提供給所述選擇的輸出管腳。所述輸出管腳確定單元和所述多個(gè)多路復(fù)用器最好都是由測(cè)試控制信號(hào)控制的。
為達(dá)到本發(fā)明的第二個(gè)目的，提供了一種關(guān)于半導(dǎo)體存儲(chǔ)器器件的測(cè)試模式的讀取方法，所述半導(dǎo)體存儲(chǔ)器器件包括一存儲(chǔ)器單元陣列和多個(gè)輸出管腳，所述方法包含步驟存儲(chǔ)從所述半導(dǎo)體存儲(chǔ)器器件的外部提供的一預(yù)定號(hào)碼；選擇相應(yīng)于所述預(yù)定號(hào)碼的所述多個(gè)輸出管腳中的一個(gè)管腳；在測(cè)試模式期間比較從所述存儲(chǔ)器單元陣列讀出的多個(gè)輸出數(shù)據(jù)，以產(chǎn)生一比較結(jié)果信號(hào)；以及，將所述比較結(jié)果信號(hào)輸出到所述選擇的輸出管腳。
為達(dá)到本發(fā)明的第三個(gè)目的，提供了一種用于測(cè)試包含多個(gè)半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)器模塊的方法，所述半導(dǎo)體存儲(chǔ)器器件具有一存儲(chǔ)器單元陣列和多個(gè)輸出管腳，所述半導(dǎo)體存儲(chǔ)器器件共同連接到相應(yīng)于所述半導(dǎo)體存儲(chǔ)器器件的輸出管腳的多條數(shù)據(jù)總線。所述方法包含步驟在測(cè)試模式期間，將多個(gè)預(yù)定號(hào)碼中的一個(gè)號(hào)碼提供給每一個(gè)所述半導(dǎo)體存儲(chǔ)器器件，以確定每個(gè)存儲(chǔ)器器件的相應(yīng)輸出管腳；和通過相應(yīng)于所述提供給每一個(gè)存儲(chǔ)器器件的預(yù)定號(hào)碼的輸出管腳，同時(shí)從每一個(gè)半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)。如果可能，所述預(yù)定號(hào)碼應(yīng)當(dāng)全部是彼此唯一的。
通過參照附圖詳細(xì)描述本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明的上述目的和優(yōu)點(diǎn)將變得更明白，附圖中圖1是具有Rambus DRAM總線型結(jié)構(gòu)的存儲(chǔ)器器件的方框圖；圖2是圖1的半導(dǎo)體存儲(chǔ)器器件的傳統(tǒng)輸出數(shù)據(jù)合并電路的方框圖；圖3是按照本發(fā)明一個(gè)優(yōu)選實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的方框圖；和圖4是說明由圖1的具有總線型結(jié)構(gòu)的存儲(chǔ)器模塊使用的圖3的半導(dǎo)體存儲(chǔ)器器件的讀取方法的方框圖。
下面將參照附圖更充分地描述本發(fā)明，附圖中示出了本發(fā)明的一個(gè)優(yōu)選實(shí)施例。然而，本發(fā)明可以體現(xiàn)為多種不同的形式，而不應(yīng)當(dāng)限制為這里所描述的實(shí)施例；而且，本實(shí)施例的提供是為了充分和全面地公開本發(fā)明，并且向本領(lǐng)域技術(shù)人員充分表達(dá)本發(fā)明的概念。不同附圖中的相同標(biāo)號(hào)表示相同的單元，因而省略了對(duì)其的重復(fù)描述。
圖3是按照本發(fā)明一個(gè)優(yōu)選實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的方框圖。
參照?qǐng)D3，本發(fā)明的半導(dǎo)體存儲(chǔ)器器件包括存儲(chǔ)器單元陣列31、比較器32、多個(gè)輸出管腳DQ1到DQW、輸出管腳確定單元33和多個(gè)多路復(fù)用器MX1到MXW。
在半導(dǎo)體存儲(chǔ)器器件的正常模式期間，從存儲(chǔ)器單元陣列31讀取的多個(gè)輸出數(shù)據(jù)DO1到DOW輸出到多個(gè)輸出管腳DQ1到DQW。詳細(xì)講，在正常模式期間，測(cè)試控制信號(hào)TEST無效，因此，多個(gè)輸出數(shù)據(jù)DO1到DOW通過多個(gè)多路復(fù)用器MX1到MXW輸出到多個(gè)輸出管腳DQ1到DQW。
然而，在測(cè)試模式期間，比較器32進(jìn)行操作，以合并從存儲(chǔ)器單元陣列31讀取的多個(gè)輸出數(shù)據(jù)DO1到DOW，并將所合并的數(shù)據(jù)輸出到一輸出管腳。比較器32比較所述多個(gè)輸出數(shù)據(jù)DO1到DOW，以輸出一比較結(jié)果信號(hào)。圖3示出了比較器32的一個(gè)優(yōu)選實(shí)施例，該比較器32包含用于比較輸出數(shù)據(jù)DO1到DOW的一異或門，其中，要從存儲(chǔ)器單元陣列31讀取的輸出數(shù)據(jù)DO1到DOW都相同。這里，當(dāng)比較器32的比較結(jié)果為邏輯高時(shí)，判斷為輸出數(shù)據(jù)DO1到DOW中有不同數(shù)據(jù)，從而確定半導(dǎo)體存儲(chǔ)器器件有故障，另外，當(dāng)比較器32的比較結(jié)果為邏輯低時(shí)，判斷為輸出數(shù)據(jù)DO1到DOW都相同，從而確定半導(dǎo)體存儲(chǔ)器器件狀態(tài)良好。
具體地講，比較器32將其輸出輸出到用于可編程地改變輸出管腳DO1到DOW中的管腳的輸出管腳確定單元33，該輸出管腳確定單元33包括寄存器331、編碼器332和多路分解器333。更具體地講，在測(cè)試模式期間，寄存器331存儲(chǔ)從半導(dǎo)體存儲(chǔ)器器件的外部提供的一特定號(hào)碼，并且編碼器332對(duì)存儲(chǔ)在寄存器331中的該特定號(hào)碼進(jìn)行編碼。作為選擇單元的多路分解器333將比較器32的輸出輸出到響應(yīng)于編碼器332的輸出而選擇的輸出管腳。換言之，在測(cè)試模式期間，比較器32的輸出通過多路分解器333和多路復(fù)用器MX1到MXW中的一個(gè)僅輸出到所選擇的管腳。多路分解器333的其余輸出保持懸空，因此，即使其余多路復(fù)用器MX1到MXW有效，它們也只是通過一個(gè)懸空信號(hào)。
結(jié)果，在本發(fā)明的半導(dǎo)體存儲(chǔ)器器件中，在測(cè)試模式期間，能夠由輸出管腳確定單元33可編程地改變比較器32的輸出所輸出的管腳。這就意味著能夠確定輸出管腳DO1到DOW中的任意輸出管腳。
圖4是說明由圖1的具有總線型結(jié)構(gòu)的存儲(chǔ)器模塊使用的圖3的半導(dǎo)體存儲(chǔ)器器件的讀取方法的方框圖。下面將參照?qǐng)D4描述本發(fā)明的用于測(cè)試存儲(chǔ)器模塊的方法。
將彼此不同的特定號(hào)碼提供給每一個(gè)半導(dǎo)體存儲(chǔ)器器件MD1到MDn的寄存器331，并確定相應(yīng)于各個(gè)特定號(hào)碼的輸出管腳，然后激活存儲(chǔ)器模塊的測(cè)試模式。例如，將號(hào)碼1提供給第一個(gè)半導(dǎo)體存儲(chǔ)器器件MD1，從而將第一個(gè)輸出管腳DQ1確定為發(fā)送第一個(gè)比較器的輸出的管腳；將號(hào)碼2提供給第二個(gè)半導(dǎo)體存儲(chǔ)器器件MD2，從而將第二個(gè)輸出管腳DQ2確定為發(fā)送第二個(gè)比較器的輸出的管腳；依次類推，對(duì)每一個(gè)存儲(chǔ)器器件進(jìn)行處理。
因此，在測(cè)試模式的讀取操作期間，第一個(gè)半導(dǎo)體存儲(chǔ)器器件MD1的第一個(gè)比較器的輸出通過第一個(gè)輸出管腳DQ1輸出到第一條數(shù)據(jù)總線DB1。第二個(gè)半導(dǎo)體存儲(chǔ)器器件MD2的第二個(gè)比較器的輸出通過第二個(gè)輸出管腳DQ2輸出到第二條數(shù)據(jù)總線DB2。依次類推，直到第n個(gè)半導(dǎo)體存儲(chǔ)器器件MDn的第n個(gè)比較器的輸出通過第n個(gè)輸出管腳DQn輸出到第n條數(shù)據(jù)總線DBn。因此，在測(cè)試模式中的讀取操作期間，可以避免數(shù)據(jù)總線上的數(shù)據(jù)沖突，并且可以同時(shí)從各種半導(dǎo)體存儲(chǔ)器器件MD1到MDn中讀取數(shù)據(jù)。
如果安裝在存儲(chǔ)器模塊中的半導(dǎo)體存儲(chǔ)器器件的數(shù)目n大于數(shù)據(jù)總線的數(shù)目W，則可以同時(shí)從要測(cè)試的W個(gè)半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)，然后可順序每次測(cè)試W個(gè)其它半導(dǎo)體存儲(chǔ)器器件。
如上所述，按照本發(fā)明的半導(dǎo)體存儲(chǔ)器器件，在測(cè)試模式期間，能夠可編程地改變輸出來自比較器的輸出的管腳。因此，當(dāng)將該半導(dǎo)體存儲(chǔ)器器件安裝在存儲(chǔ)器模塊中時(shí)，可以不同地確定每個(gè)半導(dǎo)體存儲(chǔ)器器件的輸出管腳，從而可同時(shí)從各種半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)。因此，模塊測(cè)試時(shí)間可以減小。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器器件，包括一存儲(chǔ)器單元陣列，提供多個(gè)輸出數(shù)據(jù)；多個(gè)輸出管腳，連接到所述存儲(chǔ)器單元陣列；一比較器，對(duì)所述多個(gè)輸出數(shù)據(jù)進(jìn)行比較，并提供一比較結(jié)果信號(hào)；和一輸出管腳確定單元，可編程地選擇所述多個(gè)輸出管腳中的一個(gè)管腳，其中，在測(cè)試模式期間，所述比較結(jié)果信號(hào)通過所述選擇的輸出管腳輸出。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中，在正常模式期間，所述多個(gè)輸出數(shù)據(jù)通過所述多個(gè)輸出管腳輸出。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中，所述比較器包含一異或門。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中，所述輸出管腳確定單元包含一寄存器，存儲(chǔ)從所述半導(dǎo)體存儲(chǔ)器器件外部提供的一預(yù)定號(hào)碼；和一選擇單元，根據(jù)所述預(yù)定號(hào)碼選擇所述多個(gè)輸出管腳中的一個(gè)管腳。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中，所述選擇單元還包含一多路分解器，用于將所述比較結(jié)果信號(hào)只提供到所述選擇的輸出管腳。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，還包含多個(gè)多路復(fù)用器，其每一個(gè)多路復(fù)用器連接到所述多個(gè)輸出管腳中的一個(gè)，所述多個(gè)多路復(fù)用器用于在正常操作模式期間將所述存儲(chǔ)器單元陣列連接到所述多個(gè)輸出管腳，并用于在測(cè)試模式期間將所述比較結(jié)果信號(hào)提供給所述選擇的輸出管腳。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器器件，其中，所述輸出管腳確定單元和所述多個(gè)多路復(fù)用器都是由測(cè)試控制信號(hào)控制的。
8.一種關(guān)于半導(dǎo)體存儲(chǔ)器器件的測(cè)試模式的讀取方法，所述半導(dǎo)體存儲(chǔ)器器件包括一存儲(chǔ)器單元陣列和多個(gè)輸出管腳，所述方法包含步驟存儲(chǔ)從所述半導(dǎo)體存儲(chǔ)器器件的外部提供的一預(yù)定號(hào)碼；選擇相應(yīng)于所述預(yù)定號(hào)碼的所述多個(gè)輸出管腳中的一個(gè)管腳；在測(cè)試模式期間比較從所述存儲(chǔ)器單元陣列讀出的多個(gè)輸出數(shù)據(jù)，以產(chǎn)生一比較結(jié)果信號(hào)；和將所述比較結(jié)果信號(hào)輸出到所述選擇的輸出管腳。
9.一種用于測(cè)試包含多個(gè)半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)器模塊的方法，所述半導(dǎo)體存儲(chǔ)器器件具有一存儲(chǔ)器單元陣列和多個(gè)輸出管腳，所述半導(dǎo)體存儲(chǔ)器器件共同連接到相應(yīng)于所述半導(dǎo)體存儲(chǔ)器器件的輸出管腳的多條數(shù)據(jù)總線，所述方法包含步驟在測(cè)試模式期間，將多個(gè)預(yù)定號(hào)碼中的一個(gè)號(hào)碼提供給每一個(gè)所述半導(dǎo)體存儲(chǔ)器器件，以確定每個(gè)存儲(chǔ)器器件的相應(yīng)輸出管腳；和通過相應(yīng)于所述提供給每一個(gè)存儲(chǔ)器器件的預(yù)定號(hào)碼的輸出管腳，同時(shí)從每一個(gè)半導(dǎo)體存儲(chǔ)器器件中讀取數(shù)據(jù)。
10.如權(quán)利要求9所述的方法，其中，所述預(yù)定號(hào)碼全部是彼此唯一的。
全文摘要
一種在測(cè)試模式期間可編程地改變發(fā)送來自比較器的輸出數(shù)據(jù)的輸出管腳的半導(dǎo)體存儲(chǔ)器器件,以及用于該測(cè)試模式的讀取方法。所述器件包括對(duì)從存儲(chǔ)器單元陣列中讀取的多個(gè)輸出數(shù)據(jù)進(jìn)行比較的比較器,和在測(cè)試模式期間可編程地改變發(fā)送比較器的輸出的管腳的輸出管腳確定單元。當(dāng)將多個(gè)所述器件安裝在單個(gè)存儲(chǔ)器模塊中時(shí),利用輸出管腳確定單元不同地確定所述器件的輸出管腳,以便在模塊測(cè)試期間一次同時(shí)從多于一個(gè)的器件中讀取數(shù)據(jù),從而減小模塊測(cè)試時(shí)間。
文檔編號(hào)G11C29/40GK1272696SQ00108109
公開日2000年11月8日 申請(qǐng)日期2000年4月28日 優(yōu)先權(quán)日1999年5月4日
發(fā)明者蘇秉世, 蘇秦鎬 申請(qǐng)人:三星電子株式會(huì)社