一種基于fpga的多路搶答器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種多路搶答器。
【背景技術(shù)】
[0002]目前，常用的搶答器多是采用單片機為核心進(jìn)行控制，這種系統(tǒng)使用的芯片多，隨著功能的增加，電路更加復(fù)雜，而且不利于產(chǎn)品的升級換代?；贔PGA的多路搶答器由于在FPGA芯片內(nèi)部實現(xiàn)搶答鑒別、譯碼驅(qū)動、計時、計分、分頻等功能，外部芯片數(shù)量大為減少，所以系統(tǒng)體積小，功耗低，電路結(jié)構(gòu)簡單，同時系統(tǒng)的可移植性強。
【實用新型內(nèi)容】
[0003]針對現(xiàn)有多路搶答器存在結(jié)構(gòu)復(fù)雜的問題，本實用新型提供了一種基于FPGA的多路搶答器，本實用新型結(jié)構(gòu)相對簡單，系統(tǒng)體積小，詳見下文描述。
[0004]—種基于FPGA的多路搶答器，電路裝置包括:FPGA主控制器、按鍵模塊、時鐘模塊、數(shù)碼管顯示模塊、LED指示模塊、電源模塊、蜂鳴器模塊、下載器模塊，其特征在于，所述按鍵模塊與所述FPGA主控制器相連；所述時鐘模塊與所述FPGA主控制器相連；所述數(shù)碼管顯示模塊與所述FPGA主控制器相連；所述LED指示模塊與所述FPGA主控制器相連；所述蜂鳴器模塊與所述FPGA主控制器相連；所述電源模塊與所述FPGA主控制器相連；所述下載器模塊與所述FPGA主控制器連接。
[0005]所述數(shù)碼管采用動態(tài)顯示的工作方式。
[0006]所述按鍵模塊包括搶答輸入按鈕，系統(tǒng)復(fù)位按鈕，搶答開始按鈕，分?jǐn)?shù)清零按鈕，倒計時時間裝載和調(diào)整按鈕。
[0007]所述FPGA 型號為 EP3C25F324C8N。
[0008]本實用新型提供的技術(shù)方案的有益效果是:用FPGA芯片在內(nèi)部實現(xiàn)搶答組別鑒別與鎖存功能，搶答開始后倒計時功能，各組分?jǐn)?shù)統(tǒng)計功能，數(shù)碼管譯碼驅(qū)動功能，輸入時鐘信號分頻功能，這樣的設(shè)計減少了外部所需芯片的數(shù)量，降低了系統(tǒng)復(fù)雜度，提高了產(chǎn)品的市場競爭力；而且FPGA具有高度的可重構(gòu)性，非常易于產(chǎn)品的后期擴展及升級。
【附圖說明】
[0009]圖1為基于FPGA的多路搶答器的結(jié)構(gòu)示意圖。
[0010]圖2為FPGA內(nèi)部電路的設(shè)計原理圖。
【具體實施方式】
[0011]為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本實用新型實施方式作進(jìn)一步地詳細(xì)描述。
[0012]在基于FPGA的多路搶答器中，應(yīng)充分利用FPGA的內(nèi)部資源，從而減少擴展芯片的數(shù)量。本實用新型的實現(xiàn)思路是在FPGA芯片內(nèi)部實現(xiàn)搶答選手鑒別與鎖存，搶答開始后倒計時，各組分?jǐn)?shù)統(tǒng)計，數(shù)碼管譯碼驅(qū)動，輸入時鐘信號分頻功能，外部只連接必要的輸入、輸出設(shè)備即可。
[0013]基于上述的分析，本實用新型提供了一種基于FPGA的多路搶答器，參見圖1和圖2，詳見下文描述。
[0014]作為具體實施例，請參考圖1所示。該基于FPGA的多路搶答器電路裝置包括:FPGA主控制器、按鍵模塊、時鐘模塊、數(shù)碼管顯示模塊、LED指示模塊、電源模塊、蜂鳴器模塊、下載器模塊，其特征在于，所述按鍵模塊與所述FPGA主控制器相連，實現(xiàn)系統(tǒng)復(fù)位、倒計時時間的調(diào)整、搶答開始、分?jǐn)?shù)清零功能；所述時鐘模塊與所述FPGA主控制器相連提供系統(tǒng)基準(zhǔn)時鐘；所述數(shù)碼管顯示模塊與所述FPGA主控制器相連進(jìn)行搶答組號、各組分?jǐn)?shù)和倒計時時間的顯示；所述LED指示模塊與所述FPGA主控制器相連，用LED燈指示搶答組別；所述蜂鳴器模塊與所述FPGA主控制器相連進(jìn)行倒計時時間到提醒；所述電源模塊與所述FPGA主控制器相連；所述下載器模塊與所述FPGA主控制器相連實現(xiàn)程序的下載。
[0015]實際應(yīng)用中，數(shù)碼管采用的是16個7段共陰數(shù)碼管；FPGA芯片是EP3C25F324C8N。
[0016]作為具體實施例，基于FPGA的多路搶答器的設(shè)計原理圖請參見圖2。QD模塊實現(xiàn)搶答鑒別鎖存功能，RST為系統(tǒng)復(fù)位端，A，B，C，D為四個搶答輸入端JSQ模塊實現(xiàn)倒計時功能，LD, AT，BT為時間調(diào)整端，EN為搶答開始信號，BEEP為倒計時時間到提醒端JFQ模塊實現(xiàn)計分功能，RSTl為分?jǐn)?shù)清零端，ADD和SUB分別為加分和減分端；FPQ模塊實現(xiàn)分頻功能，為系統(tǒng)提供所需的時鐘信號，CLK引腳外接IMHZ時鐘信號，通過FPQ模塊產(chǎn)生IHZ和IKHZ信號分別給JSQ和YMQ ;YMQ模塊實現(xiàn)數(shù)碼管的譯碼驅(qū)動功能。
[0017]以上所述僅為本實用新型的較佳實施例，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1.一種基于FPGA的多路搶答器，電路裝置包括:FPGA主控制器、按鍵模塊、時鐘模塊、數(shù)碼管顯示模塊、LED指示模塊、電源模塊、蜂鳴器模塊、下載器模塊，其特征在于，所述按鍵模塊與所述FPGA主控制器相連，實現(xiàn)系統(tǒng)復(fù)位、倒計時時間的調(diào)整、搶答開始、分?jǐn)?shù)清零功能；所述時鐘模塊與所述FPGA主控制器相連提供系統(tǒng)基準(zhǔn)時鐘；所述數(shù)碼管顯示模塊與所述FPGA主控制器相連進(jìn)行搶答組號、各組分?jǐn)?shù)和倒計時時間的顯示；所述LED指示模塊與所述FPGA主控制器相連，用LED燈指示搶答組別；所述蜂鳴器模塊與所述FPGA主控制器相連進(jìn)行倒計時時間到提醒；所述電源模塊與所述FPGA主控制器相連；所述下載器模塊與所述FPGA主控制器相連實現(xiàn)程序的下載。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路搶答器，其特征在于，所述FPGA型號為EP3C25F324C8N。
【專利摘要】本實用新型公開了一種基于FPGA的多路搶答器，電路裝置包括：FPGA主控制器、按鍵模塊、時鐘模塊、數(shù)碼管顯示模塊、LED指示模塊、電源模塊、蜂鳴器模塊、下載器模塊。在FPGA主控制器內(nèi)部實現(xiàn)搶答組別鑒別與鎖存功能，搶答開始后倒計時功能，各組分?jǐn)?shù)統(tǒng)計功能，數(shù)碼管譯碼驅(qū)動功能，輸入時鐘信號分頻功能。這樣的設(shè)計減少了外部所需芯片的數(shù)量，所述電路具有體積小、結(jié)構(gòu)簡單、功耗低的特點，而且FPGA具有高度的可重構(gòu)性，非常易于產(chǎn)品的后期擴展及升級。
【IPC分類】G08B7/06
【公開號】CN205193965
【申請?zhí)枴緾N201520747419
【發(fā)明人】于萬霞
【申請人】天津職業(yè)技術(shù)師范大學(xué)
【公開日】2016年4月27日
【申請日】2015年9月25日