的輸入端相連，第二請求合并模塊的輸出端與第二串行化模塊的輸入端相連，第一串行化模塊32、第二串行化模塊的輸出端均與仲裁模塊40的輸入端相連。多端口訪存控制器連接多處理器內(nèi)核DMA通道20，圖1中的MacroN DMA，和外設DMA通道10，圖1中的1 to 1 DMA，內(nèi)核DMA通道20之間優(yōu)先級平等，外設DMA通道10之間優(yōu)先級平等，仲裁邏輯存在于內(nèi)核DMA通道20和外設DMA通道10之間。對于每個存儲器BANK，各通道請求均經(jīng)過指令通道30中的BANK選擇、請求排序、串行化至仲裁模塊40，再經(jīng)仲裁選擇后至存儲器輸入端口 ；對于每個DMA請求通道，讀出數(shù)據(jù)均經(jīng)輸出寄存后，由數(shù)據(jù)通道60中的DMA通道選擇、數(shù)據(jù)排序、數(shù)據(jù)合并、輸出緩沖等模塊返回。
[0017]如圖1、2所示，所述存儲器陣列50由多個存儲器BLOCK組成，每個存儲器BLOCK由多個存儲器BANK組成，圖2中所舉例的單口 SRAM存儲器BANK深度為8KB，數(shù)據(jù)位寬為32bito所述數(shù)據(jù)通道60由輸出寄存器、DMA通道選擇模塊、數(shù)據(jù)排序模塊、數(shù)據(jù)合并模塊61和數(shù)據(jù)輸出緩沖模塊組成，所述輸出寄存器的輸入端與存儲器陣列50的輸出端相連，輸出寄存器的輸出端與DMA通道選擇模塊的輸入端相連，DMA通道選擇模塊的輸出端與數(shù)據(jù)排序模塊的輸入端相連，數(shù)據(jù)排序模塊的輸出端與數(shù)據(jù)合并模塊61的輸入端相連，數(shù)據(jù)合并模塊61的輸出端與內(nèi)設第三串行化模塊的數(shù)據(jù)輸出緩沖模塊的輸入端相連，數(shù)據(jù)緩沖模塊的輸出端分別與外設DMA通道10、內(nèi)核DMA通道20的輸入端相連。
[0018]如圖3所示，所述第一請求合并模塊31和第二請求合并模塊的電路相同，所述第一請求合并模塊31由五級二選一數(shù)據(jù)選擇器組成，其中，第一級二選一數(shù)據(jù)選擇器C2的輸入端與第一 BANK選擇模塊的輸出端相連，第一級二選一數(shù)據(jù)選擇器C2的輸出端與第二級二選一數(shù)據(jù)選擇器C4的輸入端相連，第二級二選一數(shù)據(jù)選擇器C4的輸出端與第三級二選一數(shù)據(jù)選擇器CS的輸入端相連，第三級二選一數(shù)據(jù)選擇器CS的輸出端與第四級二選一數(shù)據(jù)選擇器C16的輸入端相連，第四級二選一數(shù)據(jù)選擇器C16的輸出端與第五級二選一數(shù)據(jù)選擇器C32的輸入端相連，第五級二選一數(shù)據(jù)選擇器C32的輸出端與第一串行化模塊的輸入端相連；第一級二選一數(shù)據(jù)選擇器C2的個數(shù)為外設DMA通道10個數(shù)和內(nèi)核DMA通道20個數(shù)之和的二分之一，本實施例為16個，第二級二選一數(shù)據(jù)選擇器C4的個數(shù)為第一級二選一數(shù)據(jù)選擇器C2的個數(shù)的二分之一，第三級二選一數(shù)據(jù)選擇器CS的個數(shù)為第二級二選一數(shù)據(jù)選擇器C4的個數(shù)的二分之一，第四級二選一數(shù)據(jù)選擇器C16的個數(shù)為第三級二選一數(shù)據(jù)選擇器CS的個數(shù)的二分之一，第五級二選一數(shù)據(jù)選擇器C32的個數(shù)為第四級二選一數(shù)據(jù)選擇器C16的個數(shù)的二分之一。32個DMA請求通道通過請求合并模塊后，可以實現(xiàn)請求的緊密排列，即通過此模塊可以擠掉存在于32個請求之間的空指令。對于32個通道的排序需要5級選擇，第一級C2實現(xiàn)兩輸入請求之間的排序，按照向低序號壓縮的原則，將無效的請求選擇至Ol，有效請求選擇至00，若兩輸入均為有效或無效，則輸入和輸入保持一致。對于第二級C2和后續(xù)三級均與第一級相類似。
[0019]如圖4所示，所述第一串行化模塊32和第二串行化模塊的電路相同，所述第一串行化模塊32由多個寄存器和多個二選一數(shù)據(jù)選擇器交替排序組成，寄存器和二選一數(shù)據(jù)選擇器的個數(shù)均為外設DMA通道10個數(shù)和內(nèi)核DMA通道20個數(shù)之和，本實施例為32個，各個二選一數(shù)據(jù)選擇器的第一輸入端均接第一請求合并模塊31的輸出端，各個二選一數(shù)據(jù)選擇器的第二輸入端接與其相鄰的寄存器的輸出端Q端，各個二選一數(shù)據(jù)選擇器的控制端stall接倒數(shù)第二個寄存器的輸出端Q端，各個二選一數(shù)據(jù)選擇器的輸出端接與其相鄰的寄存器的輸入端D端，各個寄存器的控制端HOLD端與仲裁模塊40的仲裁結果輸出端arbt端相連，最后一個寄存器的輸出端Q端作為第一串行化模塊32的輸出端與仲裁模塊40的輸入端相連。串行化模塊將請求同一存儲器BANK的32個指令串行化后輸入仲裁模塊40，ο0\ο1\ο2…\o30\o31為請求合并模塊的輸出，regO的Q端為訪存命令串行化的輸出，dataO直接與仲裁模塊40的輸入端相連，arbt為仲裁模塊40輸出的仲裁結果，影響各級寄存器的暫停，產(chǎn)生的stall信號用于停頓DMA通道向相應的存儲器BANK發(fā)送訪存指令。
[0020]如圖5所示，所述數(shù)據(jù)合并模塊61由多個寄存器和多個三十二選一數(shù)據(jù)選擇器交替排序組成，寄存器和數(shù)據(jù)選擇器的個數(shù)均為外設DMA通道10個數(shù)和內(nèi)核DMA通道20個數(shù)之和，本實施例為32個，各個數(shù)據(jù)選擇器的輸入端均接數(shù)據(jù)排序模塊的輸出端，各個數(shù)據(jù)選擇器的輸出端均接與其相鄰的寄存器的輸入端D端，各個數(shù)據(jù)選擇器的控制端stall接外設DMA通道10、內(nèi)核DMA通道20的輸出端，各個寄存器的輸出端Q端作為數(shù)據(jù)合并模塊61的輸出端與數(shù)據(jù)輸出緩沖模塊的輸入端相連。數(shù)據(jù)合并模塊61用于將多周期內(nèi)各存儲器BANK輸出的數(shù)據(jù)進行合并，合并的數(shù)據(jù)均為同一 DMA通道發(fā)出的讀請求響應，這些響應數(shù)據(jù)可能來自不同的存儲器BANK。由于DMA通道每周期只可以接收一個數(shù)據(jù)，因而在數(shù)據(jù)合并后，還需要一個數(shù)據(jù)輸出緩沖模塊。
[0021]以下結合圖1至5對本實用新型作進一步的說明。
[0022]在工作時，首先，指令通道30接收外設DMA通道10、內(nèi)核DMA通道20的讀/寫請求，按其地址中BANK字段進行選擇性接收，將各通道請求緊密排列，并將多個請求逐周期向仲裁模塊40輸出；其次，仲裁模塊40對外設DMA通道10、內(nèi)核DMA通道20訪問同一BANK的請求做優(yōu)先級選擇，并將優(yōu)先級高的請求選擇至存儲器陣列50的輸入端口，若為寫請求，則寫入存儲器陣列50后完成，否則，進入下一步；最后，數(shù)據(jù)通道60接收存儲器陣列50的數(shù)據(jù)輸出，并按數(shù)據(jù)所對應的DMA通道ID號進行選擇，將各BANK數(shù)據(jù)緊密排列，并將多周期內(nèi)各存儲器BANK輸出的數(shù)據(jù)按時間先后排列在一起，再將各BANK返回數(shù)據(jù)串行化后輸出至DMA通道，DMA通道根據(jù)數(shù)據(jù)ID字段匹配識別讀請求。
[0023]進一步地，指令通道30中的BANK選擇模塊將接收到的各DMA通道請求，按其地址中BANK字段選擇性接收，若地址非屬于對應BANK，則輸出空請求；接著，請求合并模塊接收BANK選擇模塊的輸出，通過多級選擇，將各DMA通道請求緊密排列；最后，串行化模塊接收請求合并模塊的輸出，將多個請求逐周期向仲裁模塊40輸出，并生成向DMA通道的暫停信號，即當?shù)箶?shù)第二級寄存器輸出非O時，暫停DMA通道對應BANK的請求。
[0024]進一步地，在進行讀操作時，首先，數(shù)據(jù)通道60中的DMA通道選擇模塊接收所有存儲器BANK的數(shù)據(jù)輸出，并按數(shù)據(jù)所對應的DMA通道ID號進行選擇；接著，數(shù)據(jù)排序模塊接收DMA通道選擇模塊的輸出，通過多級選擇，將各存儲器BANK數(shù)據(jù)緊密排列；接著，數(shù)據(jù)合并模塊61接收數(shù)據(jù)排序模塊的輸出，將多周期內(nèi)各存儲器BANK輸出的數(shù)據(jù)按時間先后排列在一起；最后，數(shù)據(jù)輸出緩沖模塊接收數(shù)據(jù)合并模塊61的輸出，將各存儲器BANK返回數(shù)據(jù)串行化后輸出至外設DMA通道10、內(nèi)核DMA通道20，外設DMA通道10、內(nèi)核DMA通道20根據(jù)數(shù)據(jù)ID字段匹配識別讀請求。本實用新型可以不間斷的接受某個DMA通道的多個請求，最多32個，此種情況發(fā)生在32個請求分別訪問32個存儲器BANK，同時串行化模塊寄存器全部為空，如果請求是讀請求，則讀數(shù)據(jù)可能同一時刻全部從存儲器中輸出；而0祖同一時刻只可以接受一個讀數(shù)據(jù)，所以，返回數(shù)據(jù)也需要一個串行化模塊。
[0025]本實用新型支持多塊數(shù)據(jù)存儲