一種基于fpga的容錯主從同步串行通訊系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及工業(yè)現(xiàn)場應(yīng)用中的容錯通訊，尤其涉及一種基于FPGA芯片的容錯主從同步串行通訊系統(tǒng)。
【背景技術(shù)】
[0002]在工業(yè)控制領(lǐng)域，隨著技術(shù)水平的不斷提高，各種現(xiàn)場總線技術(shù)被開發(fā)出來，如PROFIBUS、CAN等，但基于RS485的主從總線因其簡單成熟而仍然被廣泛采用。
[0003]RS485兩根線，采用差分信號負(fù)邏輯，+2V?+6V表示“0”，-6V?-2V表示“I”?；谥鲝目偩€技術(shù)的串行通訊鏈路設(shè)計通常采用圖1所示菊花鏈形式的拓?fù)浣Y(jié)構(gòu)，該拓?fù)浣Y(jié)構(gòu)中有一個主節(jié)點與多個從節(jié)點，從節(jié)點個數(shù)取決于傳輸距離、傳輸速率、電纜品質(zhì)以及電磁兼容環(huán)境等因素。
[0004]主從協(xié)議與ISO/OSI七層協(xié)議的對應(yīng)關(guān)系如圖1所示，圖1主從協(xié)議與ISO/OSI七層協(xié)議的關(guān)系圖在物理層使用EIA/TIA 485協(xié)議。數(shù)據(jù)鏈路層由串行數(shù)據(jù)鏈路協(xié)議定義，串行數(shù)據(jù)鏈路協(xié)議為主從協(xié)議。
[0005]自定義應(yīng)用層協(xié)議位于ISO/OSI的第7層，提供連接在總線上的各個設(shè)備之間的C/S通信?？蛻魧?yīng)主節(jié)點，服務(wù)器對應(yīng)從節(jié)點。主從協(xié)議串行數(shù)據(jù)鏈路協(xié)議為主從協(xié)議，只有一個主節(jié)點與一個或多個從節(jié)點同時連接在一條總線上，主節(jié)點負(fù)責(zé)命令的發(fā)起，從節(jié)點接收命令并響應(yīng)，從節(jié)點只有收到主節(jié)點命令時才會做出響應(yīng)，從節(jié)點之間不能相互通信。
[0006]如圖2所示的典型應(yīng)用中，其特點是采用單通訊鏈路進行異步串行通訊，該拓?fù)浣Y(jié)構(gòu)優(yōu)點是簡單易于實現(xiàn)，缺點是可靠性低、傳輸效率低。
[0007]在工業(yè)現(xiàn)場應(yīng)用中，可靠性和實時性是非常重要的一個指標(biāo)，如何提高采用RS485串行通訊鏈路的可靠性和實時性，是需要研宄的重要內(nèi)容。
[0008]圖3是異步串行通訊數(shù)據(jù)傳輸示意圖，主站發(fā)送數(shù)據(jù)與接收從站的響應(yīng)數(shù)據(jù)之間的時間間隔t是包括多個時鐘周期，該時間間隔t為毫秒級。如果發(fā)生超時，時間間隔t將更長，因而造成異步串行通訊的數(shù)據(jù)傳輸效率非常低。
[0009]本領(lǐng)域技術(shù)人員致力于提供一種采用RS485串行通訊鏈路的通訊系統(tǒng)，該串行通訊系統(tǒng)可靠性高，且傳輸效率高。

【發(fā)明內(nèi)容】

[0010]針對常用的基于RS485單通訊鏈路具有可靠性低、傳輸效率低的缺點，本實用新型提出了一種基于FPGA的容錯主從同步串行通訊系統(tǒng)，其突出特點是:具有容錯雙鏈路，雙鏈路自動檢測、自動切換，提尚串彳丁通訊系統(tǒng)的可靠性；米用同步串彳丁通訊，提尚串彳丁通訊系統(tǒng)的傳輸效率。
[0011]圖4是同步串行通訊數(shù)據(jù)傳輸示意圖，主站發(fā)送的數(shù)據(jù)與接收從站的響應(yīng)的數(shù)據(jù)之間的時間間隔t是一個時鐘周期，可以做到幾個微妙，與圖3中的異步串行通訊數(shù)據(jù)傳輸?shù)暮撩爰墪r間間隔相比，能夠有效地提高通訊系統(tǒng)的傳輸效率。
[0012]本實用新型的基于FPGA的容錯主從同步串行通訊系統(tǒng)中，每個鏈路包括兩個通道，一個用于傳輸同步時鐘，一個用于傳輸數(shù)據(jù)，每個通道的物理層采用RS485，數(shù)據(jù)鏈路層采用串行數(shù)據(jù)傳輸。
[0013]本實用新型的基于FPGA的容錯主從同步串行通訊系統(tǒng)另一個突出特點是采用邏輯芯片F(xiàn)PGA實現(xiàn)上述所有功能。
[0014]FPGA內(nèi)部設(shè)計通道選擇模塊對兩個串行通訊鏈路進行選擇，選擇一個串行通訊鏈路用于接收數(shù)據(jù)，同時實時檢測另一串行通訊鏈路的通訊狀態(tài)。一旦用于接收數(shù)據(jù)的串行通訊鏈路出現(xiàn)故障，而另一串行通訊鏈路通信正常，自動進行串行通訊鏈路切換，從而實現(xiàn)了串行通訊鏈路的通訊狀態(tài)的實時檢測，串行通訊鏈路的故障無擾切換。
[0015]本實用新型提供一種基于FPGA的容錯主從同步串行通訊系統(tǒng)，基于FPGA的容錯主從同步串行通訊系統(tǒng)包括一個主站模塊、一個或多個從站模塊以及兩條串行通訊鏈路，主站模塊與從站模塊分別與兩條串行通訊鏈路連接，每個串行通訊鏈路包括同步時鐘通道與數(shù)據(jù)通道，主站模塊與從站模塊利用同步時鐘通道傳輸?shù)耐綍r鐘，實現(xiàn)數(shù)據(jù)通道傳輸?shù)拇谢瘮?shù)據(jù)的同步接收和同步發(fā)送。
[0016]進一步地，從站模塊包括通道選擇模塊，通道選擇模塊用于選擇兩條串行通訊鏈路中的一條，同步接收串行化數(shù)據(jù)和/或同步發(fā)送串行化數(shù)據(jù)。
[0017]通道選擇模塊初始時默認(rèn)選擇第一串行通訊鏈路，如果第一串行通訊鏈路接收正常，選擇第一串行通訊鏈路進行接收；如果第一串行通訊鏈路接收不正常，根據(jù)第一串行通訊鏈路的通訊狀態(tài)檢測結(jié)果，確定是否需要切換。
[0018]進一步地，從站模塊包括第一接收模塊與第二接收模塊，第一接收模塊用于接收、校驗與存儲主站模塊發(fā)送的數(shù)據(jù)，第二接收模塊用于檢測串行通訊鏈路的通訊狀態(tài)。
[0019]進一步地，第一接收模塊與通道選擇模塊選中的串行通訊鏈路的數(shù)據(jù)通道連接，以便接收、校驗與存儲主站模塊發(fā)送的數(shù)據(jù)。
[0020]進一步地，第二接收模塊與通道選擇模塊未選中的串行通訊鏈路的數(shù)據(jù)通道連接，以便檢測通道選擇模塊未選中的串行通訊鏈路的通訊狀態(tài)。
[0021]本實用新型提供的基于FPGA的容錯主從同步串行通訊系統(tǒng)，第二接收模塊接收通道選擇模塊未選中的串行通訊鏈路的數(shù)據(jù)通道傳輸?shù)臄?shù)據(jù)，并對接收的數(shù)據(jù)進行CRC校驗，如果校驗通過，認(rèn)為通道選擇模塊未選中的串行通訊鏈路通訊正常，否則認(rèn)為通道選擇模塊未選中的串行通訊鏈路通訊異常。
[0022]進一步地，第一接收模塊在設(shè)定的時間內(nèi)未收到有效數(shù)據(jù)，如果第二接收模塊檢測通道選擇模塊未選中的串行通訊鏈路的通訊狀態(tài)為正常時，通道選擇模塊進行串行通訊鏈路切換。
[0023]本實用新型提供的基于FPGA的容錯主從同步串行通訊系統(tǒng)，當(dāng)?shù)谝唤邮漳K在設(shè)定的時間內(nèi)收不到有效數(shù)據(jù)，表示當(dāng)前串行通訊鏈路通訊異常，這時如果第二接收模塊檢測到另一個串行通訊鏈路通訊正常，也就是通道選擇模塊未選中的串行通訊鏈路通訊正常時，通道選擇模塊選擇的串行通訊鏈路改變?yōu)榱硪淮型ㄓ嶆溌?，即進行鏈路切換，從而保證通訊正常進行，提高了本實施例的容錯主從同步串行通訊系統(tǒng)的可靠性。
[0024]進一步地，第一接收模塊與通道選擇模塊切換后選中的串行通訊鏈路的數(shù)據(jù)通道連接，第二接收模塊與通道選擇模塊切換后未選中的串行通訊鏈路的數(shù)據(jù)通道連接。
[0025]進一步地，從站模塊還包括地址偏移計算模塊，用于數(shù)據(jù)存儲區(qū)域的偏移地址計笪并ο
[0026]進一步地，從站模塊還包括發(fā)送模塊，用于同步發(fā)送串行化數(shù)據(jù)。
[0027]與現(xiàn)有技術(shù)相比，本實用新型提供的基于FPGA的容錯主從同步串行通訊系統(tǒng)具有以下有益效果:
[0028](I)主站模塊與從站模塊分別與兩條串行通訊鏈路連接，采用雙鏈路容錯通訊，提高串行通訊系統(tǒng)的可靠性；
[0029](2)通道選擇模塊對兩個串行通訊鏈路進行選擇，選擇一個串行通訊鏈路用于接收數(shù)據(jù)，同時實時檢測另一串行通訊鏈路的通訊狀態(tài)。一旦用于接收數(shù)據(jù)的串行通訊鏈路出現(xiàn)故障，而另一串行通訊鏈路通信正常，自動進行串行通訊鏈路切換，從而實現(xiàn)了串行通訊鏈路的通訊狀態(tài)的實時檢測，串行通訊鏈路的故障無擾切換；
[0030](3)采用同步時鐘實現(xiàn)串行化數(shù)據(jù)的同步接收和同步發(fā)送，提高了串行通訊系統(tǒng)的傳輸效率。
【附圖說明】
[0031]圖1是主從協(xié)議與ISO/OSI七層協(xié)議的關(guān)系圖；
[0032]圖2是現(xiàn)有技術(shù)中串行通訊系統(tǒng)菊花鏈形式的拓?fù)浣Y(jié)構(gòu)圖；
[0033]圖3是異步串行通訊數(shù)據(jù)傳輸示意圖；
[0034]圖4是同步串行通訊數(shù)據(jù)傳輸示意圖；
[0035]圖5是本實用新型的一個實施例的容錯主從同步串行通訊系統(tǒng)的拓?fù)浣Y(jié)構(gòu)圖；
[0036]圖6是圖5所示的容錯主從同步串行通訊系統(tǒng)的主站模塊的功能框圖；
[0037]圖7是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊的功能框圖；
[0038]圖8是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊的接收狀態(tài)機；
[0039]圖9是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊的第一接收模塊的功能框圖；
[0040]圖10是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊的第二接收模塊的功能框圖；
[0041]圖11是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊發(fā)送模塊的功能框圖；
[0042]圖12是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊的發(fā)送狀態(tài)機；
[0043]圖13是圖5所示的容錯主從同步串行通訊系統(tǒng)的從站模塊的地址偏移計算模塊的功能框圖。
【具體實施方式】
[0044]如圖5所示，本實用新型的一個實施例的基于FPGA的容錯主從同步串行通訊系統(tǒng)，包括一個主站模塊、一個或多個從站模塊以及兩條串行通訊鏈路，主站模塊與從站模塊分別與兩條串行通訊鏈路連接，每個串行通訊鏈路包括同步時鐘通道與數(shù)據(jù)通道，主站模塊與從站模塊利用同步時鐘通道傳輸?shù)耐綍r鐘，實現(xiàn)數(shù)據(jù)通道傳輸?shù)拇谢瘮?shù)據(jù)的同步接收和同步發(fā)送。
[0045]采用主從通訊方式，主站模塊和從站模塊分別與兩條通訊鏈路連接，每條通訊鏈路的物理層是基于RS485，主站模塊和從站模塊的串行傳輸數(shù)據(jù)鏈路層都采用FPGA實現(xiàn)。
[0046]主站模塊配置冗余串行通訊鏈路，每個串行通訊鏈路包含兩個通道，一個通道是同步時鐘通道，用于傳輸同步時鐘，另一個通道是串行化數(shù)據(jù)通道。
[0047]如圖6所示，每個串行通訊鏈路從功能上來說，包括I個發(fā)送模塊、I個接收模塊、讀寫控制模塊以及同步信號發(fā)生器，讀/寫控制模塊實現(xiàn)對雙口 RAM的讀寫操作；同步時鐘發(fā)生器用于為數(shù)據(jù)的串行化傳輸提供同步時鐘，該同步時鐘信號被所有的從站模塊接收并使用。
[0048]由于對于所有從站模塊來說，使用一個同步時鐘，并且依靠同步時鐘進行串行化數(shù)據(jù)的接收和發(fā)送，減小了串行化數(shù)據(jù)異步接收和發(fā)送的時間間隔，提高了通訊的效率。
[0049]從站模塊的設(shè)計是本實