提供每?jī)?nèi)核電壓和頻率控制的制作方法
【專(zhuān)利說(shuō)明】提供每?jī)?nèi)核電壓和頻率控制
[0001 ]本申請(qǐng)是2011年9月21日提交的申請(qǐng)?zhí)枮?01180055923.1的同名專(zhuān)利申請(qǐng)的分案 申請(qǐng)。
【背景技術(shù)】
[0002] 在基于計(jì)算機(jī)的系統(tǒng)的所有部分都需要考慮功率和熱管理問(wèn)題。雖然在服務(wù)器領(lǐng) 域，電成本驅(qū)動(dòng)對(duì)低功率系統(tǒng)的需要，但在移動(dòng)系統(tǒng)中，電池壽命和熱限制使得這些問(wèn)題相 關(guān)。優(yōu)化系統(tǒng)使其以最小功耗獲得最大性能，這通常是利用操作系統(tǒng)(0S)或系統(tǒng)軟件控制 硬件元件完成的。大部分現(xiàn)代0S使用高級(jí)配置和電源接口（ACPI)標(biāo)準(zhǔn)(例如，2006年10月10 日公布的Rev. 3 . Ob)來(lái)優(yōu)化這些領(lǐng)域內(nèi)的系統(tǒng)。ACPI實(shí)施允許處理器內(nèi)核處于不同的省電 狀態(tài)(也稱(chēng)為低功率或空閑狀態(tài)），通常被稱(chēng)為所謂的C1到Cn狀態(tài)。對(duì)于封裝級(jí)別(package-level)的省電存在類(lèi)似的封裝C狀態(tài)，但是不是0S可見(jiàn)的。
[0003] 當(dāng)內(nèi)核是活躍的時(shí)，其在所謂的C0狀態(tài)運(yùn)行；當(dāng)內(nèi)核是空閑的時(shí)，其可以處于內(nèi)核 低功率狀態(tài)，所謂的內(nèi)核非零C狀態(tài)。內(nèi)核C1狀態(tài)表示低功率狀態(tài)，其具有最低的省電但是 能立即進(jìn)入和退出；而擴(kuò)展深-低功率狀態(tài)（例如，C3)表示靜態(tài)功耗可忽略的功率狀態(tài)，但 是進(jìn)入/退出該狀態(tài)以及響應(yīng)活動(dòng)（即，返回到C0)的時(shí)間較長(zhǎng)。
[0004] 除了省電狀態(tài)，在ACPI中也提供了性能狀態(tài)或所謂的P狀態(tài)。這些性能狀態(tài)可以允 許控制性能-功率級(jí)別，同時(shí)內(nèi)核處于活躍狀態(tài)(C0)。通常，多個(gè)P狀態(tài)是可用的，即從P0-PN。一般而言，ACPI P狀態(tài)控制算法將優(yōu)化功耗而不影響性能。對(duì)應(yīng)于P0的狀態(tài)可以以用于 內(nèi)核的最大電壓和頻率組合操作內(nèi)核，而每個(gè)P狀態(tài)(例如P1-PN)以不同的電壓和/或頻率 組合操作內(nèi)核。這樣，當(dāng)處理器活躍時(shí)，基于處理器的使用可以發(fā)生性能和功耗的平衡。雖 然在活躍模式期間可以使用不同的P狀態(tài)，但是用于不同內(nèi)核的獨(dú)立P狀態(tài)不能以多內(nèi)核處 理器的不同電壓和頻率操作，因此，由于最多所有的活躍內(nèi)核能夠以不同頻率操作，但是它 們必須都共享相同的電壓，所以不能在獲得優(yōu)選的省電的同時(shí)達(dá)到期望的性能級(jí)別。
【附圖說(shuō)明】
[0005] 圖1為根據(jù)本發(fā)明的一個(gè)實(shí)施例的系統(tǒng)的框圖。
[0006] 圖2為根據(jù)本發(fā)明的一個(gè)實(shí)施例的方法的流程圖。
[0007] 圖3為根據(jù)本發(fā)明的另一實(shí)施例的方法的流程圖。
[0008] 圖4為根據(jù)本發(fā)明的實(shí)施例的處理器的框圖。
[0009] 圖5為根據(jù)本發(fā)明的實(shí)施例的處理器內(nèi)核的框圖。
[0010] 圖6為根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)的框圖。
【具體實(shí)施方式】
[0011] 在各種實(shí)施例中，具有多內(nèi)核結(jié)構(gòu)的處理器可以例如根據(jù)ACPI規(guī)范提供每?jī)?nèi)核的 功率-性能(P)狀態(tài)的控制。這樣，能夠?qū)崿F(xiàn)對(duì)功耗和性能的更好控制。例如，在多內(nèi)核處理 器中，僅能夠使得少數(shù)內(nèi)核在熱約束環(huán)境下以較高內(nèi)核頻率運(yùn)行，使得在執(zhí)行期望的工作 負(fù)載的同時(shí)能減少功耗以及因此降低溫度。
[0012] 因此，在各種實(shí)施例中，處理器內(nèi)的多個(gè)內(nèi)核的每一個(gè)都被控制以不同的電壓和/ 或頻率操作。這樣，可以在多個(gè)內(nèi)核上執(zhí)行非對(duì)稱(chēng)的工作負(fù)載，以提供確定的性能。但是本 發(fā)明的范圍并不局限于此，在一些實(shí)施例中，可以利用完全集成電壓調(diào)節(jié)器(FIVR)實(shí)施來(lái) 實(shí)現(xiàn)獨(dú)立電壓/頻率控制，在所述FIVR實(shí)施中處理器內(nèi)的每個(gè)內(nèi)核均具有其自己的電壓調(diào) 節(jié)器。也就是說(shuō)，包括多個(gè)內(nèi)核的單個(gè)半導(dǎo)體管芯可以進(jìn)一步包括多個(gè)獨(dú)立的電壓調(diào)節(jié)器， 每個(gè)電壓調(diào)節(jié)器與給定的內(nèi)核相關(guān)聯(lián)。此外，可以設(shè)置一個(gè)或多個(gè)額外的電壓調(diào)節(jié)器，用于 與處理器內(nèi)的其它部件(例如，非內(nèi)核邏輯、存儲(chǔ)器控制邏輯、功率控制單元等)一起使用。 自然，在一些實(shí)施例中，單個(gè)電壓調(diào)節(jié)器可以與一個(gè)或多個(gè)內(nèi)核和/或處理器的其它部件相 關(guān)聯(lián)。在一個(gè)實(shí)施例中，可以為處理器的非內(nèi)核電路提供專(zhuān)用電壓調(diào)節(jié)器，其將允許非內(nèi)核 以不同的電壓和頻率運(yùn)行。對(duì)于計(jì)算中心工作負(fù)載，非內(nèi)核能夠以較低的電壓和頻率運(yùn)行， 導(dǎo)致向套接字級(jí)別的較高內(nèi)核頻率應(yīng)用省電。對(duì)于存儲(chǔ)器和10密集工作負(fù)載，非內(nèi)核能夠 以較高電壓和頻率運(yùn)行，同時(shí)內(nèi)核能夠以較低電壓/頻率運(yùn)行，補(bǔ)償非內(nèi)核中的較高功率。
[0013] 在一些實(shí)施例中，ACPI表可以擴(kuò)展為包括關(guān)于這些單個(gè)集成電壓調(diào)節(jié)器的信息以 使能每?jī)?nèi)核P狀態(tài)控制。例如，可以使用4位字段來(lái)傳遞P狀態(tài)信息并將其進(jìn)行映射以控制用 于每個(gè)調(diào)節(jié)器的電壓邏輯。因此，利用本發(fā)明的實(shí)施例，可以控制每個(gè)內(nèi)核以不同頻率和/ 或電壓操作用于不對(duì)稱(chēng)工作負(fù)載。作為一個(gè)例子，能夠控制多個(gè)內(nèi)核中的一個(gè)或幾個(gè)以較 高的頻率和/或電壓操作，同時(shí)控制剩余的內(nèi)核以較低電壓/頻率組合操作，從而保留在給 定的熱設(shè)計(jì)功率(TDP)范圍內(nèi)。這樣，對(duì)于給定的工作負(fù)載能夠?qū)崿F(xiàn)確定的且優(yōu)選的性能功 能選擇。
[0014] 例如，以第一方式尋求較高的性能級(jí)別來(lái)處理數(shù)據(jù)的內(nèi)核能夠以較高的電壓/頻 率操作（這種內(nèi)核可以執(zhí)行例如數(shù)據(jù)處理使用（如，數(shù)據(jù)復(fù)制服務(wù)、數(shù)據(jù)分析、奇偶性計(jì)算 等)的任務(wù)），同時(shí)執(zhí)行例如管理任務(wù)的內(nèi)核能夠以較低電壓/頻率運(yùn)行以提供用于IDP約束 環(huán)境的最優(yōu)混合。因此，不同于在可能的（以所謂的加速模式)給定熱或TDP預(yù)算時(shí)投機(jī)性地 使所有內(nèi)核以較高頻率運(yùn)行，實(shí)施例以單個(gè)內(nèi)核為基礎(chǔ)提供了確定性特性。
[0015] 現(xiàn)在參照?qǐng)D1，示出了根據(jù)本發(fā)明實(shí)施例的系統(tǒng)的一部分的框圖。如圖1所示，系統(tǒng) 100可以包括各種部件，包括處理器110,其在圖中示出為多內(nèi)核處理器。處理器110可以經(jīng) 由外部電壓調(diào)節(jié)器160耦合到電源150,該外部電壓調(diào)節(jié)器160可以執(zhí)行第一電壓轉(zhuǎn)換來(lái)向 處理器110提供初始調(diào)節(jié)的電壓。
[0016] 如圖所示，處理器110可以是包括多個(gè)內(nèi)核120a-120n的單模處理器。另外，每個(gè)內(nèi) 核可以與單個(gè)電壓調(diào)節(jié)器125 a-125n相關(guān)聯(lián)。因此，可以提供完全集成電壓調(diào)節(jié)器(FIVR)實(shí) 施，從而允許對(duì)電壓的細(xì)粒度控制以及對(duì)每個(gè)單個(gè)內(nèi)核的功率和性能的細(xì)粒度控制。
[0017]仍參照?qǐng)D1，處理器內(nèi)可以存在另外的部件，包括輸入/輸出接口 132、另一接口 134 和集成存儲(chǔ)器控制器136。如圖所示，這些部件中的每個(gè)均可以由另一集成電壓調(diào)節(jié)器125x 供電。在一個(gè)實(shí)施例中，接口 132可以遵照Intel?快速路徑互連(QPI)協(xié)議，該協(xié)議提供包括 多個(gè)層的高速緩存一致性協(xié)議中的點(diǎn)對(duì)點(diǎn)(PtP)鏈路，所述多個(gè)層包括物理層、鏈路層和協(xié) 議層。接下來(lái)，接口 134可以遵照高速外圍設(shè)備互連(PCIe?)規(guī)范，例如，PCIExpress? v2.0 規(guī)范(2007年1月17日公布）。雖然為了便于圖示而未示出，但是可以理解的是，在處理器110 內(nèi)可以存在另外的部件，例如非內(nèi)核邏輯、功率控制單元，以及例如內(nèi)部存儲(chǔ)器的其它部件 (如，一級(jí)或多級(jí)高速緩沖存儲(chǔ)器分級(jí)結(jié)構(gòu)等）。此外，雖然圖1的實(shí)施中示出了集成電壓調(diào) 節(jié)器，但是實(shí)施例并不局限于此。
[0018] 現(xiàn)在