程邏輯器件(PLD)、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、控制器、微控制器、微處理器或其他電子元件實(shí)現(xiàn)，用于執(zhí)行上述方法。
[0113]在示例性實(shí)施例中，還提供了一種包括指令的非臨時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，例如包括指令的存儲(chǔ)器804，上述指令可由終端600的處理器820執(zhí)行以完成上述方法。例如，所述非臨時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)可以是R0M、隨機(jī)存取存儲(chǔ)器(RAM)、CD-R0M、磁帶、軟盤(pán)和光數(shù)據(jù)存儲(chǔ)設(shè)備等。
[0114]—種非臨時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，當(dāng)所述存儲(chǔ)介質(zhì)中的指令由終端的處理器執(zhí)行時(shí)，使得終端能夠執(zhí)行上述的方法，該方法包括:
[0115]控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收；
[0116]在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)；
[0117]根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。
[0118]可選的，所述控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收，包括:
[0119]控制處理器分別基于多個(gè)間隔預(yù)設(shè)時(shí)長(zhǎng)差的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。
[0120]可選的，所述控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收，包括:
[0121]在MIPI協(xié)議的標(biāo)準(zhǔn)時(shí)長(zhǎng)范圍內(nèi)，控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。
[0122]可選的，所述在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)，包括:
[0123]如果對(duì)于所述不同的等待時(shí)長(zhǎng)中相鄰的第一等待時(shí)長(zhǎng)和第二等待時(shí)長(zhǎng)，所述處理器使用第一等待時(shí)長(zhǎng)能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第二等待時(shí)長(zhǎng)不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第一等待時(shí)長(zhǎng)小于所述第二等待時(shí)長(zhǎng)，則確定所述第一等待時(shí)長(zhǎng)為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)；
[0124]如果對(duì)于所述不同的等待時(shí)長(zhǎng)中相鄰的第三等待時(shí)長(zhǎng)和第四等待時(shí)長(zhǎng)，所述處理器使用第四等待時(shí)長(zhǎng)能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第三等待時(shí)長(zhǎng)不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第三等待時(shí)長(zhǎng)小于所述第四等待時(shí)長(zhǎng)，則確定所述第四等待時(shí)長(zhǎng)為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最小等待時(shí)長(zhǎng)。
[0125]可選的，所述根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)，包括:
[0126]確定所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)的平均值，作為待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。
[0127]可選的，所述方法還包括:
[0128]當(dāng)檢測(cè)到所述目標(biāo)部件后續(xù)向所述處理器傳輸?shù)臉I(yè)務(wù)數(shù)據(jù)時(shí)，基于所述待使用的等待時(shí)長(zhǎng)，對(duì)所述業(yè)務(wù)數(shù)據(jù)進(jìn)行接收。
[0129]本公開(kāi)實(shí)施例中，控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收;在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng);根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。這樣，每個(gè)終端可以根據(jù)自身的線路阻抗設(shè)置處理器的等待時(shí)長(zhǎng)，處理器可以正確接收數(shù)據(jù)。
[0130]本領(lǐng)域技術(shù)人員在考慮說(shuō)明書(shū)及實(shí)踐這里公開(kāi)的公開(kāi)后，將容易想到本公開(kāi)的其它實(shí)施方案。本申請(qǐng)旨在涵蓋本公開(kāi)的任何變型、用途或者適應(yīng)性變化，這些變型、用途或者適應(yīng)性變化遵循本公開(kāi)的一般性原理并包括本公開(kāi)未公開(kāi)的本技術(shù)領(lǐng)域中的公知常識(shí)或慣用技術(shù)手段。說(shuō)明書(shū)和實(shí)施例僅被視為示例性的，本公開(kāi)的真正范圍和精神由下面的權(quán)利要求指出。
[0131]應(yīng)當(dāng)理解的是，本公開(kāi)并不局限于上面已經(jīng)描述并在附圖中示出的精確結(jié)構(gòu)，并且可以在不脫離其范圍進(jìn)行各種修改和改變。本公開(kāi)的范圍僅由所附的權(quán)利要求來(lái)限制。
【主權(quán)項(xiàng)】
1.一種設(shè)置等待時(shí)長(zhǎng)的方法，其特征在于，所述方法包括: 控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收； 在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)； 根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收，包括: 控制處理器分別基于多個(gè)間隔預(yù)設(shè)時(shí)長(zhǎng)差的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收，包括: 在MIPI協(xié)議的標(biāo)準(zhǔn)時(shí)長(zhǎng)范圍內(nèi)，控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)，包括: 如果對(duì)于所述不同的等待時(shí)長(zhǎng)中相鄰的第一等待時(shí)長(zhǎng)和第二等待時(shí)長(zhǎng)，所述處理器使用第一等待時(shí)長(zhǎng)能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第二等待時(shí)長(zhǎng)不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第一等待時(shí)長(zhǎng)小于所述第二等待時(shí)長(zhǎng)，則確定所述第一等待時(shí)長(zhǎng)為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)； 如果對(duì)于所述不同的等待時(shí)長(zhǎng)中相鄰的第三等待時(shí)長(zhǎng)和第四等待時(shí)長(zhǎng)，所述處理器使用第四等待時(shí)長(zhǎng)能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第三等待時(shí)長(zhǎng)不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第三等待時(shí)長(zhǎng)小于所述第四等待時(shí)長(zhǎng)，則確定所述第四等待時(shí)長(zhǎng)為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最小等待時(shí)長(zhǎng)。5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)，包括: 確定所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)的平均值，作為待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括: 當(dāng)檢測(cè)到所述目標(biāo)部件后續(xù)向所述處理器傳輸?shù)臉I(yè)務(wù)數(shù)據(jù)時(shí)，基于所述待使用的等待時(shí)長(zhǎng)，對(duì)所述業(yè)務(wù)數(shù)據(jù)進(jìn)行接收。7.一種設(shè)置等待時(shí)長(zhǎng)的裝置，其特征在于，所述裝置包括: 控制模塊，用于控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收； 確定模塊，用于在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)； 存儲(chǔ)模塊，用于根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述控制模塊，用于: 控制處理器分別基于多個(gè)間隔預(yù)設(shè)時(shí)長(zhǎng)差的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。9.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述控制模塊，用于: 在MIPI協(xié)議的標(biāo)準(zhǔn)時(shí)長(zhǎng)范圍內(nèi)，控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。10.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述確定模塊包括第一確定子模塊和第二確定子模塊，其中: 所述第一確定子模塊，用于如果對(duì)于所述不同的等待時(shí)長(zhǎng)中相鄰的第一等待時(shí)長(zhǎng)和第二等待時(shí)長(zhǎng)，所述處理器使用第一等待時(shí)長(zhǎng)能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第二等待時(shí)長(zhǎng)不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第一等待時(shí)長(zhǎng)小于所述第二等待時(shí)長(zhǎng)，則確定所述第一等待時(shí)長(zhǎng)為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)； 所述第二確定子模塊，用于如果對(duì)于所述不同的等待時(shí)長(zhǎng)中相鄰的第三等待時(shí)長(zhǎng)和第四等待時(shí)長(zhǎng)，所述處理器使用第四等待時(shí)長(zhǎng)能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第三等待時(shí)長(zhǎng)不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第三等待時(shí)長(zhǎng)小于所述第四等待時(shí)長(zhǎng)，則確定所述第四等待時(shí)長(zhǎng)為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最小等待時(shí)長(zhǎng)。11.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述存儲(chǔ)模塊，用于: 確定所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)的平均值，作為待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。12.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述控制模塊，還用于: 當(dāng)檢測(cè)到所述目標(biāo)部件后續(xù)向所述處理器傳輸?shù)臉I(yè)務(wù)數(shù)據(jù)時(shí)，基于所述待使用的等待時(shí)長(zhǎng)，對(duì)所述業(yè)務(wù)數(shù)據(jù)進(jìn)行接收。13.一種設(shè)置等待時(shí)長(zhǎng)的裝置，其特征在于，所述裝置包括: 處理器； 用于存儲(chǔ)處理器可執(zhí)行指令的存儲(chǔ)器； 其中，所述處理器被配置為: 控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收； 在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)； 根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。
【專(zhuān)利摘要】本公開(kāi)是關(guān)于一種設(shè)置等待時(shí)長(zhǎng)的方法和裝置，屬于計(jì)算機(jī)技術(shù)領(lǐng)域。所述方法包括：控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長(zhǎng)對(duì)所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收；在所述不同的等待時(shí)長(zhǎng)中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長(zhǎng)和最小等待時(shí)長(zhǎng)；根據(jù)所述最大等待時(shí)長(zhǎng)和所述最小等待時(shí)長(zhǎng)，確定待使用的等待時(shí)長(zhǎng)，進(jìn)行存儲(chǔ)。采用本公開(kāi)，可以使處理器正確接收數(shù)據(jù)。
【IPC分類(lèi)】G06F13/38, G06F9/44
【公開(kāi)號(hào)】CN105677320
【申請(qǐng)?zhí)枴緾N201511000892
【發(fā)明人】王中帥, 楊依珍, 馬寧
【申請(qǐng)人】小米科技有限責(zé)任公司
【公開(kāi)日】2016年6月15日
【申請(qǐng)日】2015年12月28日