一種設(shè)置等待時(shí)長的方法和裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本公開是關(guān)于計(jì)算機(jī)技術(shù)領(lǐng)域，尤其是關(guān)于一種設(shè)置等待時(shí)長的方法和裝置。
【背景技術(shù)】
[0002]隨著計(jì)算機(jī)技術(shù)的發(fā)展，手機(jī)等移動(dòng)終端的功能越來越豐富，使得手機(jī)等移動(dòng)終端逐漸成為現(xiàn)代人的必備品。移動(dòng)終端的各部件經(jīng)常需要向處理器傳輸數(shù)據(jù)，部件一般通過兩路電平信號(hào)向處理器傳輸數(shù)據(jù)，下面以攝像頭為例介紹一下部件向處理器傳輸數(shù)據(jù)的過程。
[0003]現(xiàn)有技術(shù)中，移動(dòng)終端的攝像頭拍攝完圖像，通常需要將圖像數(shù)據(jù)傳輸至處理器，處理器對接收到的圖像數(shù)據(jù)進(jìn)行相應(yīng)的處理，移動(dòng)終端的攝像頭與處理器之間通常使用MIPI(Mobile Industry Processor Interface，移動(dòng)產(chǎn)業(yè)處理器接口)協(xié)議進(jìn)行傳輸數(shù)據(jù)，每次傳輸數(shù)據(jù)，攝像頭傳輸出的電平信號(hào)在時(shí)序上可以分為多個(gè)階段，依次為LP-1l階段(控制模式階段)、LP-01階段(高速請求階段)、LP-00階段(準(zhǔn)備階段)、HS-0階段(等待接收階段)和數(shù)據(jù)傳輸階段，在LP-1l階段，兩路電平信號(hào)均為高電平，在LP-Ol階段，兩路電平信號(hào)一路為高電平、另一路為低電平，在LP-OO階段，兩路電平信號(hào)均為低電平，在HS-O階段，兩路電平信號(hào)的電壓值上升至差分信號(hào)電壓范圍，形成差分信號(hào)，在數(shù)據(jù)傳輸階段，兩路電平信號(hào)保持差分信號(hào)的狀態(tài)進(jìn)行數(shù)據(jù)傳輸。
[0004]—般在數(shù)據(jù)傳輸過程中LP-OO階段的時(shí)長可能會(huì)受到線路阻抗的影響而發(fā)生改變。處理器中預(yù)先會(huì)設(shè)置有一個(gè)等待時(shí)長，處理器在接收數(shù)據(jù)時(shí)，當(dāng)檢測到輸入信號(hào)由LP-01階段進(jìn)入LP-OO階段(即兩路電平信號(hào)一路保持低電平、另一路由高電平變?yōu)榈碗娖?之后，經(jīng)過預(yù)設(shè)的等待時(shí)長后，開始檢測HS-O階段的開始點(diǎn)(即兩路電平信號(hào)的電壓值上升至差分信號(hào)電壓范圍)，當(dāng)檢測到該開始點(diǎn)之后，再經(jīng)過預(yù)設(shè)的HS-O階段時(shí)長，就開始在差分信號(hào)上進(jìn)行數(shù)據(jù)檢測，進(jìn)而可以得到攝像頭傳輸過來的數(shù)據(jù)。基于MIPI協(xié)議，上述等待時(shí)長需要在協(xié)議規(guī)定的標(biāo)準(zhǔn)時(shí)長范圍內(nèi)，而且由等待時(shí)長結(jié)束到HS-O階段開始的時(shí)長也需要在協(xié)議規(guī)定的標(biāo)準(zhǔn)時(shí)長范圍內(nèi)，這樣處理器才能夠正確的接收數(shù)據(jù)。
[0005]基于以上數(shù)據(jù)傳輸過程的基本原理，技術(shù)人員在設(shè)置處理器的等待時(shí)長時(shí)，通常是對多臺(tái)相同型號(hào)的樣本終端進(jìn)行測試，使用示波器分別檢測每個(gè)移動(dòng)終端處理器的接收信號(hào)中的LP-OO階段的時(shí)長，然后求此多個(gè)時(shí)長的平均值，再將平均值除以2得到的時(shí)長值作為這個(gè)型號(hào)的移動(dòng)終端的預(yù)設(shè)的等待時(shí)長。
[0006]在實(shí)現(xiàn)本公開的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)至少存在以下問題:
[0007]技術(shù)人員使用多個(gè)樣本終端的LP-OO階段的時(shí)長的平均值的一半作為處理器的等待時(shí)長，對于大批量的生產(chǎn)過程中，不同移動(dòng)終端的處理器接收到的電平信號(hào)的LP-OO階段時(shí)長可能會(huì)存在較大的偏差，而且移動(dòng)終端在使用過程中由于各種原因?qū)е戮€路阻抗變化，進(jìn)而使處理器接收到的電平信號(hào)的LP-OO階段時(shí)長可能會(huì)發(fā)生變化，這樣，由于每個(gè)終端等待時(shí)長是統(tǒng)一不變的，對于個(gè)別移動(dòng)終端，由等待時(shí)長結(jié)束到HS-O階段開始的時(shí)長有可能不在MIPI協(xié)議規(guī)定的標(biāo)準(zhǔn)時(shí)長范圍內(nèi)，從而有可能導(dǎo)致處理器讀取到的數(shù)據(jù)不準(zhǔn)確。

【發(fā)明內(nèi)容】

[0008]為了克服相關(guān)技術(shù)中存在的問題，本公開提供了一種設(shè)置等待時(shí)長的方法。技術(shù)方案如下:
[0009]根據(jù)本公開實(shí)施例的第一方面，提供一種設(shè)置等待時(shí)長的方法，所述方法包括:
[0010]控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收；
[0011]在所述不同的等待時(shí)長中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長和最小等待時(shí)長；
[0012]根據(jù)所述最大等待時(shí)長和所述最小等待時(shí)長，確定待使用的等待時(shí)長，進(jìn)行存儲(chǔ)。
[0013]可選的，所述控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收，包括:
[0014]控制處理器分別基于多個(gè)間隔預(yù)設(shè)時(shí)長差的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。
[0015]這樣，可以提高等待時(shí)長的計(jì)算精確度。
[0016]可選的，所述控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收，包括:
[0017]在MIPI協(xié)議的標(biāo)準(zhǔn)時(shí)長范圍內(nèi)，控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。
[0018]這樣，可以提高設(shè)置等待時(shí)長的效率。
[0019]可選的，所述在所述不同的等待時(shí)長中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長和最小等待時(shí)長，包括:
[0020]如果對于所述不同的等待時(shí)長中相鄰的第一等待時(shí)長和第二等待時(shí)長，所述處理器使用第一等待時(shí)長能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第二等待時(shí)長不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第一等待時(shí)長小于所述第二等待時(shí)長，則確定所述第一等待時(shí)長為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長；
[0021]如果對于所述不同的等待時(shí)長中相鄰的第三等待時(shí)長和第四等待時(shí)長，所述處理器使用第四等待時(shí)長能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第三等待時(shí)長不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第三等待時(shí)長小于所述第四等待時(shí)長，則確定所述第四等待時(shí)長為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最小等待時(shí)長。
[0022]這樣，可以較為準(zhǔn)確的確定最大等待時(shí)長和最小等待時(shí)長。
[0023]可選的，所述根據(jù)所述最大等待時(shí)長和所述最小等待時(shí)長，確定待使用的等待時(shí)長，進(jìn)行存儲(chǔ)，包括:
[0024]確定所述最大等待時(shí)長和所述最小等待時(shí)長的平均值，作為待使用的等待時(shí)長，進(jìn)行存儲(chǔ)。
[0025]這樣，可以確定較為準(zhǔn)確的等待時(shí)長。
[0026]可選的，所述方法還包括:
[0027]當(dāng)檢測到所述目標(biāo)部件后續(xù)向所述處理器傳輸?shù)臉I(yè)務(wù)數(shù)據(jù)時(shí)，基于所述待使用的等待時(shí)長，對所述業(yè)務(wù)數(shù)據(jù)進(jìn)行接收。
[0028]這樣，處理器可以準(zhǔn)確接收業(yè)務(wù)數(shù)據(jù)。
[0029]根據(jù)本公開實(shí)施例的第二方面，提供一種設(shè)置等待時(shí)長的裝置，所述裝置包括:
[0030]控制模塊，用于控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收；
[0031]確定模塊，用于在所述不同的等待時(shí)長中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長和最小等待時(shí)長；
[0032]存儲(chǔ)模塊，用于根據(jù)所述最大等待時(shí)長和所述最小等待時(shí)長，確定待使用的等待時(shí)長，進(jìn)行存儲(chǔ)。
[0033]可選的，所述控制模塊，用于:
[0034]控制處理器分別基于多個(gè)間隔預(yù)設(shè)時(shí)長差的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。
[0035]可選的，所述控制模塊，用于:
[0036]在MIPI協(xié)議的標(biāo)準(zhǔn)時(shí)長范圍內(nèi)，控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收。
[0037]可選的，所述確定模塊包括第一確定子模塊和第二確定子模塊，其中:
[0038]所述第一確定子模塊，用于如果對于所述不同的等待時(shí)長中相鄰的第一等待時(shí)長和第二等待時(shí)長，所述處理器使用第一等待時(shí)長能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第二等待時(shí)長不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第一等待時(shí)長小于所述第二等待時(shí)長，則確定所述第一等待時(shí)長為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長；
[0039]所述第二確定子模塊，用于如果對于所述不同的等待時(shí)長中相鄰的第三等待時(shí)長和第四等待時(shí)長，所述處理器使用第四等待時(shí)長能夠正確接收所述預(yù)設(shè)數(shù)據(jù)，使用第三等待時(shí)長不能正確接收所述預(yù)設(shè)數(shù)據(jù)，且第三等待時(shí)長小于所述第四等待時(shí)長，則確定所述第四等待時(shí)長為所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最小等待時(shí)長。
[0040]可選的，所述存儲(chǔ)模塊，用于:
[0041]確定所述最大等待時(shí)長和所述最小等待時(shí)長的平均值，作為待使用的等待時(shí)長，進(jìn)行存儲(chǔ)。
[0042]可選的，所述控制模塊，還用于:
[0043]當(dāng)檢測到所述目標(biāo)部件后續(xù)向所述處理器傳輸?shù)臉I(yè)務(wù)數(shù)據(jù)時(shí)，基于所述待使用的等待時(shí)長，對所述業(yè)務(wù)數(shù)據(jù)進(jìn)行接收。
[0044]根據(jù)本公開實(shí)施例的第三方面，提供一種設(shè)置等待時(shí)長的裝置，所述裝置包括:
[0045]處理器；
[0046]用于存儲(chǔ)處理器可執(zhí)行指令的存儲(chǔ)器；
[0047]其中，所述處理器被配置為:
[0048]控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收；
[0049]在所述不同的等待時(shí)長中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長和最小等待時(shí)長；
[0050]根據(jù)所述最大等待時(shí)長和所述最小等待時(shí)長，確定待使用的等待時(shí)長，進(jìn)行存儲(chǔ)。
[0051]本公開的實(shí)施例提供的技術(shù)方案可以包括以下有益效果:
[0052]本公開實(shí)施例中，控制目標(biāo)部件向處理器多次發(fā)送預(yù)設(shè)數(shù)據(jù)，并控制處理器分別基于不同的等待時(shí)長對所述目標(biāo)部件每次發(fā)送的預(yù)設(shè)數(shù)據(jù)進(jìn)行接收;在所述不同的等待時(shí)長中，確定所述處理器能夠正確接收所述預(yù)設(shè)數(shù)據(jù)所使用的最大等待時(shí)長和最小等待時(shí)長;根據(jù)所述最大等待時(shí)長和所述最小等待時(shí)長，確定待使用的等待時(shí)長，進(jìn)行存儲(chǔ)。這樣，每個(gè)終端可以根據(jù)自身的線路阻抗設(shè)置處理器的等待時(shí)長，處理器可以正確接收數(shù)據(jù)。
[0053]應(yīng)當(dāng)理解