DMA鏈表，將目前層級(jí)的輸出數(shù)據(jù)H1保存第二條鏈表源地址為A2中以作為下一層級(jí)的密鑰數(shù)據(jù)。
[0039]步驟509:3層KL運(yùn)算操作完成，直接存儲(chǔ)訪問器將目前層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到安全存儲(chǔ)器中，即KL結(jié)果處于B1地址中。
[0040]在具體實(shí)施中，本發(fā)明還提供一種實(shí)施例的數(shù)據(jù)加/解密的處理裝置，如圖6所示，所述處理裝置包括:處理器101、直接存儲(chǔ)訪問器103、加/解密模塊102和安全存儲(chǔ)器105，其中所述直接存儲(chǔ)訪問器102通過總線106分別與所述處理器101和加/解密模塊102電連接，所述直接存儲(chǔ)訪問器103和安全存儲(chǔ)器105電連接；
所述處理器101，用于獲取密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，其中η為大于等于1的正整數(shù)，并根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成η層級(jí)的DMA鏈表，以及將目前層級(jí)的DMA鏈表數(shù)據(jù)寫入直接存儲(chǔ)訪問器，并啟動(dòng)直接存儲(chǔ)訪問器工作；
所述直接存儲(chǔ)訪問器103，用于根據(jù)目前層級(jí)的DMA鏈表，搬送目前層級(jí)的密鑰數(shù)據(jù)和目前層級(jí)的輸入數(shù)據(jù)到加/解密模塊，并啟動(dòng)加/解密模塊工作；
加/解密模塊102，當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，根據(jù)所述密鑰數(shù)據(jù)對(duì)所述目前層級(jí)的輸入數(shù)據(jù)進(jìn)行加/解密處理，得到目前層級(jí)的輸出數(shù)據(jù)； 所述處理器101，用于判斷是否獲取到下一層級(jí)的DMA鏈表，如果是，輸出第一判斷信號(hào)，如果否，輸出第二判斷信號(hào)或者用于判斷目前層級(jí)的級(jí)數(shù)是否小于n，如果是，輸出第一判斷信號(hào)，如果否，輸出第二判斷信號(hào)，以檢查η層KL運(yùn)算流程是否全部執(zhí)行完成；所述直接存儲(chǔ)訪問器103，用于接收到所述第一判斷信號(hào)時(shí)，根據(jù)下一層級(jí)的DMA鏈表，將目前層級(jí)的輸出數(shù)據(jù)作為下一層級(jí)的密鑰數(shù)據(jù)輸出至所述加/解密模塊以進(jìn)行加/解密處理，以及接收到所述第二判斷信號(hào)時(shí)，將目前層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到所述安全存儲(chǔ)器中。
[0041]通過上述裝置的方案可以看出，首先處理器根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成η層級(jí)的DMA鏈表，接著直接存儲(chǔ)訪問器根據(jù)目前層級(jí)的DMA鏈表，得到密鑰數(shù)據(jù)、目前層級(jí)的輸入數(shù)據(jù)以及控制數(shù)據(jù)，然后當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，加/解密模塊根據(jù)所述目前層級(jí)的輸入數(shù)據(jù)對(duì)所述密鑰數(shù)據(jù)進(jìn)行加/解密處理，得到目前層級(jí)的輸出數(shù)據(jù)，可以進(jìn)行至少一個(gè)層級(jí)的加/解密處理，也就是說，本申請(qǐng)通過對(duì)原始保密數(shù)據(jù)進(jìn)行逐級(jí)加密，在每一級(jí)加密處理過程中引入新的密鑰數(shù)據(jù)，并保證每一級(jí)的加密結(jié)果不可讀取，只輸出最終加密結(jié)果。經(jīng)指定層數(shù)的加密處理后的數(shù)據(jù)，與只進(jìn)行一次加密操作的結(jié)果相比，具有更高的安全級(jí)別，能滿足特定應(yīng)用場(chǎng)景的安全需求。
[0042]在具體實(shí)施中，通過可任意增減運(yùn)算層數(shù)的Keyladder(以下均簡(jiǎn)稱KL)加/解密處理機(jī)制以對(duì)密鑰數(shù)據(jù)的加/解密處理，其中實(shí)現(xiàn)KL的功能是對(duì)指定的輸入數(shù)據(jù)，采用多個(gè)輸入密鑰進(jìn)行加/解密操作，并輸出最終的密/明文數(shù)據(jù)的一種處理流程；KL的組成是由一種可實(shí)現(xiàn)AES/DES/TDES算法的加/解密功能的加/解密模塊102 (簡(jiǎn)稱ADES模塊)和一種可以由硬件請(qǐng)求觸發(fā)啟動(dòng)數(shù)據(jù)搬運(yùn)操作的直接存儲(chǔ)器訪問器103(簡(jiǎn)稱DMA)組合而成。KL流程既可作為加密引擎對(duì)數(shù)據(jù)進(jìn)行加密，也可作為解密引擎對(duì)數(shù)據(jù)進(jìn)行解密，另外一層KL流程是指進(jìn)行一次完整的某一層數(shù)據(jù)的加密或解密操作。
[0043]一個(gè)具有N(N>=1)層輸入數(shù)據(jù)的KL流程，是由N次連續(xù)的ADES運(yùn)算操作實(shí)現(xiàn)，該N次連續(xù)的ADES運(yùn)算操作由預(yù)先定義好的DMA鏈表控制。DMA鏈表定義了每一層KL運(yùn)算所需要的數(shù)據(jù)搬運(yùn)任務(wù)及對(duì)ADES模塊102的配置及運(yùn)算啟動(dòng)，N層KL流程則對(duì)應(yīng)由N組DMA鏈表控制。另外，直接存儲(chǔ)訪問器103即DMA具備自動(dòng)載入鏈表數(shù)據(jù)并執(zhí)行數(shù)據(jù)搬送任務(wù)的功能。
[0044]在具體實(shí)施中，KL層數(shù)是通過配置加/解密運(yùn)算單元的運(yùn)算次數(shù)決定的，可以任意增減，故能實(shí)現(xiàn)任意層數(shù)的KL引擎，且不受硬件資源的限制，具有較高的靈活性。其次，ADES模塊102的算法可靈活配置，能實(shí)現(xiàn)一種不同層次采用不同算法的KL引擎，提高了數(shù)據(jù)加密復(fù)雜程度，從而提高了數(shù)據(jù)的安全性。另外，KL最終結(jié)果可以由DMA103搬送至指定的安全地址。采用鏈表配置DMA，可以實(shí)現(xiàn)對(duì)KL結(jié)果的靈活使用。
[0045]在具體實(shí)施中，當(dāng)?shù)玫疆?dāng)前層級(jí)的輸出數(shù)據(jù)時(shí)，處理器101還用于判斷對(duì)所述密鑰數(shù)據(jù)進(jìn)行加/解密處理是否準(zhǔn)確，如果是，處理器101用語(yǔ)判斷是否獲取到下一層級(jí)的DMA鏈表的步驟；如果否，加/解密的處理結(jié)束。
[0046]在具體實(shí)施中，所述加/解密模塊102還用于根據(jù)所述目前層級(jí)的輸入數(shù)據(jù)所述密鑰數(shù)據(jù)進(jìn)行AES算法、DES算法或TDES算法的加/解密處理。
[0047]在具體實(shí)施中，所述處理裝置還包括:靜態(tài)存儲(chǔ)器104，用于存儲(chǔ)η層級(jí)的輸入數(shù)據(jù)。需要獲取的數(shù)據(jù)是:KL的密鑰數(shù)據(jù)、三層KL運(yùn)算所需的輸入數(shù)據(jù)(密文)，其中:密鑰數(shù)據(jù)存儲(chǔ)于安全存儲(chǔ)器中，三層輸入密文數(shù)據(jù)存儲(chǔ)于靜態(tài)存儲(chǔ)器中。假設(shè)，密鑰數(shù)據(jù)在安全存儲(chǔ)器中的地址是AO，KL最終解密結(jié)果在安全存儲(chǔ)器中的地址是B1，三層KL輸入密文在靜態(tài)存儲(chǔ)器中的地址分別是A1，A2，A3。比如，需要進(jìn)行三層KL解密時(shí)，處理器101需要獲取的數(shù)據(jù)是:KL的密鑰數(shù)據(jù)、三層KL運(yùn)算所需的輸入數(shù)據(jù)(密文)，其中:密鑰數(shù)據(jù)存儲(chǔ)于安全存儲(chǔ)器105中，三層輸入密文數(shù)據(jù)存儲(chǔ)于靜態(tài)存儲(chǔ)器104中。另外可以假設(shè)密鑰數(shù)據(jù)在安全存儲(chǔ)器105中的地址是A0，KL最終解密結(jié)果在安全存儲(chǔ)器105中的地址是B1，三層KL輸入密文在靜態(tài)存儲(chǔ)器104中的地址分別是Al，A2，A3。處理器101根據(jù)A0，Al，A2，A3的值生成3層KL運(yùn)算所需的DMA鏈表。
[0048]在具體實(shí)施中，如圖7所示，所述加/解密模塊102包括與DAM103通過總線106連接的密鑰寄存器201，與靜態(tài)存儲(chǔ)器104通過總線106連接的數(shù)據(jù)輸入寄存器202，控制寄存器203，狀態(tài)寄存器204，數(shù)據(jù)輸出寄存器和加/解密引擎206，所述加/解密引擎206分別與密鑰寄存器201，數(shù)據(jù)輸入寄存器202，控制寄存器203，狀態(tài)寄存器204和與靜態(tài)存儲(chǔ)器104通過總線106連接的數(shù)據(jù)輸出寄存器205，其中密鑰寄存器201用于保存每個(gè)層級(jí)的密鑰數(shù)據(jù)，數(shù)據(jù)輸入寄存器202用于接收從靜態(tài)存儲(chǔ)器104傳輸過來的每個(gè)層級(jí)的輸入密文數(shù)據(jù)，控制寄存器203用于保存控制數(shù)據(jù)，狀態(tài)寄存器204用于狀態(tài)數(shù)據(jù)，數(shù)據(jù)輸出寄存器用于保存加/解密引擎206的處理結(jié)果數(shù)據(jù)，加/解密引擎206用于進(jìn)行AES算法、DES算法或TDES算法的加/解密處理。
[0049]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種數(shù)據(jù)加/解密的處理方法，其特征在于:所述處理方法包括以下步驟: 處理器獲取密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，其中η為大于等于1的正整數(shù)； 處理器根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成η層級(jí)的DMA鏈表； 處理器將目前層級(jí)的DMA鏈表數(shù)據(jù)寫入直接存儲(chǔ)訪問器，并啟動(dòng)直接存儲(chǔ)訪問器工作； 直接存儲(chǔ)訪問器根據(jù)目前層級(jí)的DMA鏈表，搬送目前層級(jí)的密鑰數(shù)據(jù)和目前層級(jí)的輸入數(shù)據(jù)到加/解密模塊，并啟動(dòng)加/解密模塊工作； 加/解密模塊使用所述目前層級(jí)的密鑰數(shù)據(jù)對(duì)所述輸入數(shù)據(jù)進(jìn)行加/解密處理當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，得到目前層級(jí)的輸出數(shù)據(jù)； 處理器判斷目前層級(jí)的級(jí)數(shù)是否小于n，如果是，輸出第一判斷信號(hào)，如果否，輸出第二信號(hào); 直接存儲(chǔ)訪問器獲取下一層級(jí)的DMA鏈表，并根據(jù)下一層級(jí)的DMA鏈表，將目前層級(jí)的輸出數(shù)據(jù)作為下一層級(jí)的密鑰數(shù)據(jù)當(dāng)接收到所述第一判斷信號(hào)時(shí)，以進(jìn)行加/解密處理；直接存儲(chǔ)訪問器將目前層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到安全存儲(chǔ)器中。2.如權(quán)利要求1所述的數(shù)據(jù)加/解密