電路板的簡(jiǎn)易走線方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種電路板的簡(jiǎn)易走線方法，具體涉及一種對(duì)電路板的信號(hào)完整性要 求較高的簡(jiǎn)易走線方法。
【背景技術(shù)】
[0002] 現(xiàn)今高速信號(hào)群組走線都要求等長(zhǎng)，通常的做法是采用電路仿真軟件進(jìn)行模擬計(jì) 算，不僅需要功能強(qiáng)大的電路放置軟件，而且還需要有精確的器件模型，特別是還需要電路 板制板廠家材料的準(zhǔn)確參數(shù)才能計(jì)算準(zhǔn)確，成本高且難以實(shí)現(xiàn)；
[0003] 另外，通常進(jìn)行電路的延時(shí)仿真計(jì)算時(shí)，通常以線路板單板或者板內(nèi)某段信號(hào)作 為研究對(duì)象，未對(duì)互連的多板系統(tǒng)進(jìn)行整體研究，如板間互連時(shí)連接器引起的延時(shí)并未計(jì) 算在內(nèi)。
[0004] 對(duì)于BGA封裝器件，通常會(huì)存在部分未連接的管腳，如何進(jìn)行管腳分配和扇出以 減少線路板的過(guò)孔數(shù)量和增加在BGA封裝器件背部的濾波電容數(shù)量，成為電路板設(shè)計(jì)工程 師必須面對(duì)的問(wèn)題。對(duì)于電路板上的不同功能單元，如何進(jìn)行區(qū)域劃分和層疊控制以減少 相互干擾也是需要解決的問(wèn)題。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明為解決現(xiàn)有線路板走線存在不同功能單元需要減小相互干擾、群組等長(zhǎng)走 線和BGA器件扇出操作及增加背部濾波電容數(shù)量的過(guò)孔位置調(diào)整方法問(wèn)題，提供一種電路 板的簡(jiǎn)易走線方法。
[0006] 電路板的簡(jiǎn)易走線方法，采用群組信號(hào)等長(zhǎng)走線方式和BGA的出線方式，該方法 由以下步驟實(shí)現(xiàn)：
[0007] 步驟一、采用線路板上不同功能單元分區(qū)并結(jié)合線路板層間距離控制的方法減小 不同功能單元的相互干擾；
[0008] 具體為：
[0009] 根據(jù)線路板中不同層間重疊區(qū)域等效電容器的公式，計(jì)算不同功能單元之間重疊 面積；
[0010] 所述線路板的電容容值
式中S為線路板中不同層間重疊區(qū)域的重疊面 積，d為線路板間的距離；
[0011] 步驟二、采用群組信號(hào)等長(zhǎng)走線方式在步驟一所述的線路板上進(jìn)行走線；
[0012] 具體過(guò)程為：
[0013] 步驟二一、計(jì)算各傳輸線上的延時(shí)，用公式一表示為：
[0014] A 式、tpd ? microstip+tstip+tvia+tconnector+tchip
[0015] 上式中，tmi(：rostip為微帶線弓丨起的延時(shí)，t stip為帶狀線弓丨起的延時(shí)，t via為過(guò)孔引起 的延時(shí)，為連接器引起的延時(shí)，t為芯片引起的延時(shí)；
[0016] 步驟二二、按照等效微帶線長(zhǎng)度的方法計(jì)算步驟一一中各傳輸線上的延時(shí)，所述 等效微帶線長(zhǎng)度的方法用公式二表示為：
[0017] 公式二、
[0018]式中，Urostip為微帶線的長(zhǎng)度，I stip為帶狀線的長(zhǎng)度，k為帶狀線的線長(zhǎng)系數(shù)，
ε為線路板中介質(zhì)的等效介電常數(shù)；η為過(guò)孔的數(shù)量，Ivla為過(guò)孔在線 路板上的貫穿厚度，m為連接器上的接點(diǎn)間隔數(shù)，lran_t"為連接器上接點(diǎn)的間隔距離，t 為芯片引起的延時(shí)，I1^1為等效微帶線長(zhǎng)度；
[0019] 步驟二三、根據(jù)步驟一二中計(jì)算的等效微帶線長(zhǎng)度Ipd l，以最長(zhǎng)的微帶線的延時(shí) 長(zhǎng)度lpd__為基準(zhǔn)，分別減去其余的延時(shí)長(zhǎng)度，獲得各傳輸線的延時(shí)差值I Pd__-iPd_1;
[0020] 步驟二四、根據(jù)步驟二三中計(jì)算的延時(shí)差值Ipdniax-Ipd l，增加除最長(zhǎng)延時(shí)的信號(hào)的 走線，保證增加的等效長(zhǎng)度為
：式中$ 1〇〇/;〃7為允許的偏差值；
[0021] 步驟三、采用先外后內(nèi)的BGA封裝器件的出線方式；
[0022] 具體過(guò)程為：
[0023] 步驟三一、計(jì)算進(jìn)行連接的管腳數(shù)p ;
[0024] 步驟三二、從外側(cè)（行和列）開(kāi)始向內(nèi)側(cè)（行和列）推進(jìn)，計(jì)算進(jìn)行連接的管腳行 列數(shù)q，并要3
式中^為第i行列可用的管腳數(shù)；
[0025] 步驟三三、進(jìn)行最外兩側(cè)（行和列）管腳的連接；自動(dòng)扇出除最外兩側(cè)（行和列） 外管腳的自動(dòng)扇出過(guò)孔操作；
[0026] 步驟三四、在對(duì)應(yīng)的BGA封裝器件背部擺放濾波電容；并對(duì)步驟三三中自動(dòng)扇出 的過(guò)孔的位置進(jìn)行調(diào)整，然后進(jìn)行所術(shù)述BGA封裝器件未連接管腳的連接，實(shí)現(xiàn)在電路板 上的走線。
[0027] 本發(fā)明的有益效果：
[0028] -、不需要專(zhuān)用的軟件，也不需要建立復(fù)雜的電路模型，即可方便的進(jìn)行群組走線 延時(shí)的簡(jiǎn)單計(jì)算。
[0029] 二、進(jìn)行群組的走線延時(shí)相同，綜合考慮考慮微帶線和帶狀線引起延時(shí)的差異，還 包括過(guò)孔數(shù)量，連接器間連接和接入的芯片引起的延時(shí)差異。等長(zhǎng)設(shè)置可進(jìn)行信號(hào)傳輸路 徑整體的加權(quán)等長(zhǎng)，而不需要分段等長(zhǎng)以多處繞線對(duì)板空間的要求，同時(shí)降低繞線引起的 反射等信號(hào)完整性問(wèn)題。
[0030] 三、通過(guò)優(yōu)化BGA的走線步驟，可以大大提高走線效率，并提高背部濾波電容的擺 放數(shù)量，提高濾波效果。采用線路板上分區(qū)結(jié)合層間距離控制的方法減小不同功能單元的 相互串?dāng)_。
【附圖說(shuō)明】
[0031] 圖1為本發(fā)明所述的電路板的簡(jiǎn)易走線方法中線路板上信號(hào)傳輸模型示意圖；
[0032] 圖2為本發(fā)有所述的電路板的簡(jiǎn)易走線方法中線路板上連接器接點(diǎn)位置的差異 引起的延時(shí)不意圖；
[0033] 圖3為本發(fā)明所述的電路板的簡(jiǎn)易走線方法中BGA封裝的管腳分布示意圖；
[0034] 圖4為本發(fā)明所述的電路板的簡(jiǎn)易走線方法中不同單元在線路板上區(qū)域隔離的 布局圖；
[0035] 圖5為本發(fā)明所述的電路板的簡(jiǎn)易走線方法中不同單元在線路板上出現(xiàn)重疊時(shí) 的布局圖；
【具體實(shí)施方式】
【具體實(shí)施方式】 [0036] 一、結(jié)合圖1至圖5說(shuō)明本實(shí)施方式，電路板的簡(jiǎn)易走線方法，該方 法由以下步驟實(shí)現(xiàn)：
[0037] -、采用線路板上分區(qū)結(jié)合層間距離控制的方法減小不同功能單元A和B (如大功 率單元與小功率單元部分、一次電源與二次電源之間）的相互干擾。
[0038] 根據(jù)平板電容器的公式，其容值為
式中ε為線路板間介質(zhì)的介電常數(shù)，S 為線路板的重疊面積，d為線路板間的距離。
[0039] 故對(duì)于不同單元之間應(yīng)該盡量減小重疊面積隔離，結(jié)合圖2,功能單元A和功能單 元B之間在線路板的各層都獨(dú)立，無(wú)重疊區(qū)域，可有效降低相互間的干擾。結(jié)合3,當(dāng)功能單 元A和功能單元B之間在線路板上出現(xiàn)重疊時(shí)，可將不同的功能單元分別合并在線路板不 同的層，在不同單元相鄰的層間增加間隔距離（dab > dai且dab > dbi)，并適當(dāng)降低之間 介質(zhì)的介電常數(shù)（e_ab< ￡_&1且e_ab< e_bi)，最終使不同單元的層間親合電容滿(mǎn)足
式中cai和cbi分別為不同單元內(nèi)的層間的耦合電容值。
[0040] 式中dab為不同單元間相鄰的層間間隔距離，dai和dbi為相同單元內(nèi)相鄰的層 間間隔距離；式中e_ab為不同單元間相鄰的層間介質(zhì)的介電常數(shù)，￡_ &1和e_bi為相同 單元內(nèi)相鄰的層間介質(zhì)的介電常數(shù)。
[0041] 二、群組等長(zhǎng)走線方式不僅考慮微帶線和帶狀線引起延時(shí)的差異，還包括過(guò)孔數(shù) 量，連接器間連接和接入的芯片引起的延時(shí)差異；另外對(duì)于差分信號(hào)，由于存在匹配電阻和 上下拉電阻，同一網(wǎng)絡(luò)出現(xiàn)多個(gè)管腳，進(jìn)行等長(zhǎng)匹配時(shí)應(yīng)該選擇差分芯片管腳與外部