寄存在寄存裝置4，并進(jìn)行與上述片選信號(hào)相同的判斷，寄存裝置4最終通過數(shù)據(jù)寫模塊2輸出字節(jié)使能信號(hào);
[0039]數(shù)據(jù)寫模塊2將AHB總線輸入的地址信息進(jìn)行與產(chǎn)生字節(jié)使能信號(hào)相同的操作，并將寄存裝置4通過數(shù)據(jù)寫模塊2最終輸出的地址經(jīng)處理產(chǎn)生SRAM可用的地址信號(hào)；
[0040]片選信號(hào)、字節(jié)使能信號(hào)和SRAM可用的地址信號(hào)為數(shù)據(jù)寫模塊2產(chǎn)生的控制信號(hào);
[0041]寫數(shù)據(jù)通過AHB總線直接寫入寄存裝置4，再由寄存裝置4輸出的結(jié)果和數(shù)據(jù)寫模塊2產(chǎn)生的控制信號(hào)配合最終寫入SRAM存儲(chǔ)器中。
[0042]數(shù)據(jù)讀模塊3根據(jù)AHB總線輸入的地址信息產(chǎn)生要訪問的SRAM的片選信號(hào)，并將地址信息做進(jìn)一步處理產(chǎn)生所要訪問的SRAM的地址信號(hào)，即當(dāng)前的讀地址；
[0043]數(shù)據(jù)讀模塊3將AHB總線輸入的讀寫控制信號(hào)經(jīng)過處理產(chǎn)生SRAM所需要的輸出使能信號(hào)；
[0044]數(shù)據(jù)讀模塊3比較當(dāng)前的讀地址是否和寄存裝置4寄存的數(shù)據(jù)的地址是否相同，然后根據(jù)比較結(jié)果在輸出使能信號(hào)的作用下選擇讀取最終數(shù)據(jù)，并將讀取的最終數(shù)據(jù)由AHB總線輸出。
[0045]數(shù)據(jù)讀模塊3讀取的數(shù)據(jù)來自寄存裝置4或SRAM存儲(chǔ)器。
[0046]本發(fā)明的工作過程為:時(shí)鐘門控模塊1同時(shí)向數(shù)據(jù)寫模塊2和數(shù)據(jù)讀模塊3發(fā)出與多塊SRAM儲(chǔ)存器一一對(duì)應(yīng)的關(guān)閉時(shí)鐘請(qǐng)求，數(shù)據(jù)寫模塊2接收到與多塊SRAM儲(chǔ)存器一一對(duì)應(yīng)的關(guān)閉時(shí)鐘請(qǐng)求后，分別判斷各個(gè)關(guān)閉時(shí)鐘請(qǐng)求屬于哪一個(gè)SRAM儲(chǔ)存器，再根據(jù)該數(shù)據(jù)寫模塊2中對(duì)應(yīng)多塊SRAM的寫操作的地址和當(dāng)前寫操作的是否完成來對(duì)應(yīng)響應(yīng)時(shí)鐘門控模塊1的多個(gè)時(shí)鐘關(guān)閉請(qǐng)求，數(shù)據(jù)讀模塊3接收到與多塊SRAM儲(chǔ)存器一一對(duì)應(yīng)的關(guān)閉時(shí)鐘請(qǐng)求后，分別判斷各個(gè)關(guān)閉時(shí)鐘請(qǐng)求屬于哪一個(gè)SRAM儲(chǔ)存器，再根據(jù)該數(shù)據(jù)讀模塊3中對(duì)應(yīng)多塊SRAM儲(chǔ)存器的讀操作的地址和當(dāng)前讀操作的是否完成來對(duì)應(yīng)響應(yīng)時(shí)鐘門控模塊1的時(shí)鐘關(guān)閉請(qǐng)求，時(shí)鐘門控模塊1接收到數(shù)據(jù)寫模塊2和數(shù)據(jù)度模塊3的對(duì)應(yīng)響應(yīng)信號(hào)后，判斷每一個(gè)時(shí)鐘開關(guān)單元的開閉狀態(tài)，將不需要工作的區(qū)域的時(shí)鐘關(guān)閉，從而達(dá)到AHB總線上SRAM的低功耗管理，降低了整個(gè)系統(tǒng)的功耗，增強(qiáng)了系統(tǒng)的續(xù)航能力。
[0047]若某一 SRAM儲(chǔ)存器未進(jìn)行讀操作，也未進(jìn)行寫操作，則數(shù)據(jù)寫模塊2和數(shù)據(jù)讀模塊3對(duì)時(shí)鐘門控模塊1針對(duì)該SRAM儲(chǔ)存器發(fā)出的時(shí)鐘關(guān)閉請(qǐng)求均給予關(guān)閉響應(yīng)，此時(shí)對(duì)應(yīng)該SRAM儲(chǔ)存器的時(shí)鐘開關(guān)單元關(guān)閉。
[0048]若某一 SRAM儲(chǔ)存器正在進(jìn)行寫操作或讀操作，則數(shù)據(jù)寫模塊2和數(shù)據(jù)讀模塊3對(duì)時(shí)鐘門控模塊1針對(duì)該SRAM儲(chǔ)存器發(fā)出的時(shí)鐘關(guān)閉請(qǐng)求對(duì)應(yīng)給予一個(gè)關(guān)閉響應(yīng)和一個(gè)開啟響應(yīng)，此時(shí)對(duì)應(yīng)該SRAM儲(chǔ)存器的時(shí)鐘開關(guān)單元開啟，SRAM儲(chǔ)存器正常工作。
[0049]若某一 SRAM儲(chǔ)存器正在進(jìn)行寫操作和讀操作，則數(shù)據(jù)寫模塊2和數(shù)據(jù)讀模塊3對(duì)時(shí)鐘門控模塊1針對(duì)該SRAM儲(chǔ)存器發(fā)出的時(shí)鐘關(guān)閉請(qǐng)求均給予開啟響應(yīng)，此時(shí)對(duì)應(yīng)該SRAM儲(chǔ)存器的時(shí)鐘開關(guān)單元開啟，SRAM儲(chǔ)存器正常工作。
[0050]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.可分時(shí)鐘控制的低功耗高速AHB總線訪問多塊SRAM的橋裝置，其特征在于:包括時(shí)鐘門控模塊、數(shù)據(jù)寫模塊、數(shù)據(jù)讀模塊和寄存裝置； 所述時(shí)鐘門控模塊將輸入到該時(shí)鐘門控模塊的時(shí)鐘信號(hào)通過時(shí)鐘開關(guān)單元分成多個(gè)同頻率的時(shí)鐘信號(hào)輸出，所述多個(gè)同頻率的時(shí)鐘信號(hào)分別輸入多塊SRAM，所述多個(gè)同頻率的時(shí)鐘信號(hào)與所述SRAM —一對(duì)應(yīng)，該多個(gè)同頻率的時(shí)鐘信號(hào)中的每一個(gè)均能夠單獨(dú)的控制打開或關(guān)閉； 所述時(shí)鐘門控模塊同時(shí)向數(shù)據(jù)寫模塊和數(shù)據(jù)讀模塊發(fā)出關(guān)閉時(shí)鐘請(qǐng)求，并根據(jù)所述數(shù)據(jù)寫模塊和數(shù)據(jù)讀模塊的響應(yīng)控制所述多個(gè)同頻率的時(shí)鐘信號(hào)的打開或關(guān)閉； 所述數(shù)據(jù)寫模塊接收AHB總線輸入的地址信息，完成向SRAM的寫入操作，且該數(shù)據(jù)寫模塊根據(jù)SRAM寫操作的地址和當(dāng)前寫操作的是否完成來響應(yīng)時(shí)鐘門控模塊的時(shí)鐘關(guān)閉請(qǐng)求； 所述數(shù)據(jù)讀模塊接收AHB總線輸入的地址信息，完成向SRAM的讀取操作，且該數(shù)據(jù)讀模塊根據(jù)SRAM讀操作的地址和當(dāng)前讀操作的是否完成來響應(yīng)時(shí)鐘門控模塊的時(shí)鐘關(guān)閉請(qǐng)求； 所述寄存裝置配合所述數(shù)據(jù)讀模塊和數(shù)據(jù)寫模塊完成SRAM的讀操作和寫操作。2.根據(jù)權(quán)利要求1所述的可分時(shí)鐘控制的低功耗高速AHB總線訪問多塊SRAM的橋裝置，其特征在于:所述數(shù)據(jù)寫模塊通過接收AHB總線輸入的地址信息產(chǎn)生要訪問的SRAM的片選信號(hào)，并將這些片選信號(hào)寄存在寄存裝置；若此次操作為該數(shù)據(jù)寫模塊的第一次寫操作，則這些片選信號(hào)不被寄存裝置輸出，若此次操作并非該數(shù)據(jù)寫模塊的第一次寫操作，則寄存裝置將這些片選信號(hào)通過數(shù)據(jù)寫模塊輸出； 所述數(shù)據(jù)寫模塊將AHB總線輸入的讀寫控制信號(hào)、字節(jié)信使能信號(hào)寄存在寄存裝置，并進(jìn)行與上述片選信號(hào)相同的判斷，寄存裝置最終通過數(shù)據(jù)寫模塊輸出字節(jié)使能信號(hào)； 所述數(shù)據(jù)寫模塊將AHB總線輸入的地址信息進(jìn)行與產(chǎn)生所述字節(jié)使能信號(hào)相同的操作，并將寄存裝置通過數(shù)據(jù)寫模塊最終輸出的地址經(jīng)處理產(chǎn)生SRAM可用的地址信號(hào)； 所述片選信號(hào)、字節(jié)使能信號(hào)和SRAM可用的地址信號(hào)為數(shù)據(jù)寫模塊產(chǎn)生的控制信號(hào)； 寫數(shù)據(jù)通過AHB總線直接寫入寄存裝置，再由寄存裝置輸出的結(jié)果和數(shù)據(jù)寫模塊產(chǎn)生的控制信號(hào)配合最終寫入SRAM存儲(chǔ)器中。3.根據(jù)權(quán)利要求1所述的可分時(shí)鐘控制的低功耗高速AHB總線訪問多塊SRAM的橋裝置，其特征在于:所述數(shù)據(jù)讀模塊根據(jù)AHB總線輸入的地址信息產(chǎn)生要訪問的SRAM的片選信號(hào)，并將地址信息做進(jìn)一步處理產(chǎn)生所要訪問的SRAM的地址信號(hào)，即當(dāng)前的讀地址； 所述數(shù)據(jù)讀模塊將AHB總線輸入的讀寫控制信號(hào)經(jīng)過處理產(chǎn)生SRAM所需要的輸出使能信號(hào)； 所述數(shù)據(jù)讀模塊比較當(dāng)前的讀地址是否和寄存裝置寄存的數(shù)據(jù)的地址是否相同，然后根據(jù)比較結(jié)果在輸出使能信號(hào)的作用下選擇讀取最終數(shù)據(jù)，并將讀取的最終數(shù)據(jù)由AHB總線輸出。4.根據(jù)權(quán)利要求3所述的可分時(shí)鐘控制的低功耗高速AHB總線訪問多塊SRAM的橋裝置，其特征在于:所述數(shù)據(jù)讀模塊讀取的數(shù)據(jù)來自寄存裝置或SRAM存儲(chǔ)器。
【專利摘要】本發(fā)明提供了可分時(shí)鐘控制的低功耗高速AHB總線訪問多塊SRAM的橋裝置，包括時(shí)鐘門控模塊、數(shù)據(jù)寫模塊、數(shù)據(jù)讀模塊和寄存裝置；時(shí)鐘門控模塊將輸入到該時(shí)鐘門控模塊的時(shí)鐘信號(hào)通過時(shí)鐘開關(guān)單元分成多個(gè)同頻率的時(shí)鐘信號(hào)輸出，多個(gè)同頻率的時(shí)鐘信號(hào)分別輸入多塊SRAM，多個(gè)同頻率的時(shí)鐘信號(hào)與SRAM一一對(duì)應(yīng)，該多個(gè)同頻率的時(shí)鐘信號(hào)中的每一個(gè)均能夠單獨(dú)的控制打開或關(guān)閉；時(shí)鐘門控模塊同時(shí)向數(shù)據(jù)寫模塊和數(shù)據(jù)讀模塊發(fā)出關(guān)閉時(shí)鐘請(qǐng)求，并根據(jù)數(shù)據(jù)寫模塊和數(shù)據(jù)讀模塊的響應(yīng)控制多個(gè)同頻率的時(shí)鐘信號(hào)的打開或關(guān)閉。本發(fā)明可以有效的管理高速的AHB總線上的SRAM存儲(chǔ)器的工作和關(guān)閉，這樣就可以降低整個(gè)系統(tǒng)的功耗，增強(qiáng)系統(tǒng)的續(xù)航能力。
【IPC分類】G06F13/16, G06F1/32
【公開號(hào)】CN105242768
【申請(qǐng)?zhí)枴緾N201510648227
【發(fā)明人】蘭光洋, 肖佐楠, 鄭茳
【申請(qǐng)人】天津國(guó)芯科技有限公司
【公開日】2016年1月13日
【申請(qǐng)日】2015年10月9日