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可分時(shí)鐘控制的低功耗高速ahb總線(xiàn)訪(fǎng)問(wèn)多塊sram的橋裝置的制造方法

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可分時(shí)鐘控制的低功耗高速ahb總線(xiàn)訪(fǎng)問(wèn)多塊sram的橋裝置的制造方法
【專(zhuān)利說(shuō)明】可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于計(jì)算機(jī)技術(shù)中的多時(shí)鐘低功耗控制領(lǐng)域,尤其是涉及一種可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置。
【背景技術(shù)】
[0002]隨著深亞微米制造技術(shù)、集成電路設(shè)計(jì)技術(shù)的迅速發(fā)展,集成電路已進(jìn)入片上系統(tǒng)時(shí)代。而隨著現(xiàn)代人們對(duì)片上系統(tǒng)的功能要求越來(lái)越多,使得片上系統(tǒng)的面積變得原來(lái)越大,功耗也變得越來(lái)越高,從而使得產(chǎn)品的續(xù)航能力也變得越來(lái)越弱,不能滿(mǎn)足人們對(duì)產(chǎn)品的需求。
[0003]在整個(gè)片上系統(tǒng)中,SRAM是使用頻率最高的模塊,同時(shí)也是系統(tǒng)中較耗電的模塊,因此如果能夠同時(shí)管理多塊SRAM,在其不工作的時(shí)候?qū)⑵潢P(guān)閉,將會(huì)大大的降低系統(tǒng)的功耗,提升整個(gè)系統(tǒng)的續(xù)航能力。

【發(fā)明內(nèi)容】

[0004]有鑒于此,本發(fā)明旨在提出一種可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置,以降低系統(tǒng)功耗,提高系統(tǒng)的續(xù)航能力,滿(mǎn)足當(dāng)前消費(fèi)市場(chǎng)對(duì)芯片系統(tǒng)設(shè)計(jì)續(xù)航時(shí)長(zhǎng)的要求。
[0005]為達(dá)到上述目的,本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:
[0006]可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置,包括時(shí)鐘門(mén)控模塊、數(shù)據(jù)寫(xiě)模塊、數(shù)據(jù)讀模塊和寄存裝置;
[0007]所述時(shí)鐘門(mén)控模塊將輸入到該時(shí)鐘門(mén)控模塊的時(shí)鐘信號(hào)通過(guò)時(shí)鐘開(kāi)關(guān)單元分成多個(gè)同頻率的時(shí)鐘信號(hào)輸出,所述多個(gè)同頻率的時(shí)鐘信號(hào)分別輸入多塊SRAM,所述多個(gè)同頻率的時(shí)鐘信號(hào)與所述SRAM —一對(duì)應(yīng),該多個(gè)同頻率的時(shí)鐘信號(hào)中的每一個(gè)均能夠單獨(dú)的控制打開(kāi)或關(guān)閉;
[0008]所述時(shí)鐘門(mén)控模塊同時(shí)向數(shù)據(jù)寫(xiě)模塊和數(shù)據(jù)讀模塊發(fā)出關(guān)閉時(shí)鐘請(qǐng)求,并根據(jù)所述數(shù)據(jù)寫(xiě)模塊和數(shù)據(jù)讀模塊的響應(yīng)控制所述多個(gè)同頻率的時(shí)鐘信號(hào)的打開(kāi)或關(guān)閉;
[0009]所述數(shù)據(jù)寫(xiě)模塊接收AHB總線(xiàn)輸入的地址信息,完成向SRAM的寫(xiě)入操作,且該數(shù)據(jù)寫(xiě)模塊根據(jù)SRAM寫(xiě)操作的地址和當(dāng)前寫(xiě)操作的是否完成來(lái)響應(yīng)時(shí)鐘門(mén)控模塊的時(shí)鐘關(guān)閉請(qǐng)求;
[0010]所述數(shù)據(jù)讀模塊接收AHB總線(xiàn)輸入的地址信息,完成向SRAM的讀取操作,且該數(shù)據(jù)讀模塊根據(jù)SRAM讀操作的地址和當(dāng)前讀操作的是否完成來(lái)響應(yīng)時(shí)鐘門(mén)控模塊的時(shí)鐘關(guān)閉請(qǐng)求;
[0011]所述寄存裝置配合所述數(shù)據(jù)讀模塊和數(shù)據(jù)寫(xiě)模塊完成SRAM的讀操作和寫(xiě)操作。
[0012]進(jìn)一步的,所述數(shù)據(jù)寫(xiě)模塊通過(guò)接收AHB總線(xiàn)輸入的地址信息產(chǎn)生要訪(fǎng)問(wèn)的SRAM的片選信號(hào),并將這些片選信號(hào)寄存在寄存裝置;若此次操作為該數(shù)據(jù)寫(xiě)模塊的第一次寫(xiě)操作,則這些片選信號(hào)不被寄存裝置輸出,若此次操作并非該數(shù)據(jù)寫(xiě)模塊的第一次寫(xiě)操作,則寄存裝置將這些片選信號(hào)通過(guò)數(shù)據(jù)寫(xiě)模塊輸出;
[0013]所述數(shù)據(jù)寫(xiě)模塊將AHB總線(xiàn)輸入的讀寫(xiě)控制信號(hào)、字節(jié)信使能信號(hào)寄存在寄存裝置,并進(jìn)行與上述片選信號(hào)相同的判斷,寄存裝置最終通過(guò)數(shù)據(jù)寫(xiě)模塊輸出字節(jié)使能信號(hào);
[0014]所述數(shù)據(jù)寫(xiě)模塊將AHB總線(xiàn)輸入的地址信息進(jìn)行與產(chǎn)生所述字節(jié)使能信號(hào)相同的操作,并將寄存裝置通過(guò)數(shù)據(jù)寫(xiě)模塊最終輸出的地址經(jīng)處理產(chǎn)生SRAM可用的地址信號(hào);
[0015]所述片選信號(hào)、字節(jié)使能信號(hào)和SRAM可用的地址信號(hào)為數(shù)據(jù)寫(xiě)模塊產(chǎn)生的控制信號(hào);
[0016]寫(xiě)數(shù)據(jù)通過(guò)AHB總線(xiàn)直接寫(xiě)入寄存裝置,再由寄存裝置輸出的結(jié)果和數(shù)據(jù)寫(xiě)模塊產(chǎn)生的控制信號(hào)配合最終寫(xiě)入SRAM存儲(chǔ)器中。
[0017]進(jìn)一步的,所述數(shù)據(jù)讀模塊根據(jù)AHB總線(xiàn)輸入的地址信息產(chǎn)生要訪(fǎng)問(wèn)的SRAM的片選信號(hào),并將地址信息做進(jìn)一步處理產(chǎn)生所要訪(fǎng)問(wèn)的SRAM的地址信號(hào),即當(dāng)前的讀地址;
[0018]所述數(shù)據(jù)讀模塊將AHB總線(xiàn)輸入的讀寫(xiě)控制信號(hào)經(jīng)過(guò)處理產(chǎn)生SRAM所需要的輸出使能信號(hào);
[0019]所述數(shù)據(jù)讀模塊比較當(dāng)前的讀地址是否和寄存裝置寄存的數(shù)據(jù)的地址是否相同,然后根據(jù)比較結(jié)果在輸出使能信號(hào)的作用下選擇讀取最終數(shù)據(jù),并將讀取的最終數(shù)據(jù)由AHB總線(xiàn)輸出。
[0020]進(jìn)一步,所述數(shù)據(jù)讀模塊讀取的數(shù)據(jù)來(lái)自寄存裝置或SRAM存儲(chǔ)器。
[0021]相對(duì)于現(xiàn)有技術(shù),本發(fā)明所述的可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置具有以下優(yōu)勢(shì):
[0022](1)本發(fā)明所述的可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置,可以有效的管理高速的AHB總線(xiàn)上的SRAM存儲(chǔ)器的工作和關(guān)閉,這樣就可以降低整個(gè)系統(tǒng)的功耗,增強(qiáng)系統(tǒng)的續(xù)航能力,同時(shí)增加使用本系統(tǒng)的產(chǎn)品的競(jìng)爭(zhēng)力。
[0023](2)本發(fā)明所述的可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置中的寄存裝置是為了維持本設(shè)計(jì)的高速性,同時(shí)滿(mǎn)足SRAM要求的時(shí)序而增加的
【附圖說(shuō)明】
[0024]構(gòu)成本發(fā)明的一部分的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解,本發(fā)明的示意性實(shí)施例及其說(shuō)明用于解釋本發(fā)明,并不構(gòu)成對(duì)本發(fā)明的不當(dāng)限定。在附圖中:
[0025]圖1為本發(fā)明實(shí)施例所述的可分時(shí)鐘控制的低功耗高速AHB總線(xiàn)訪(fǎng)問(wèn)多塊SRAM的橋裝置原理示意圖;
[0026]圖2為本發(fā)明實(shí)施例所述的時(shí)鐘門(mén)控模塊結(jié)構(gòu)示意圖。
[0027]附圖標(biāo)記說(shuō)明:
[0028]1-時(shí)鐘門(mén)控模塊,2-數(shù)據(jù)寫(xiě)模塊,3-數(shù)據(jù)讀模塊,4-寄存裝置。
【具體實(shí)施方式】
[0029]需要說(shuō)明的是,在不沖突的情況下,本發(fā)明中的實(shí)施例及實(shí)施例中的特征可以相互組合。
[0030]下面將參考附圖并結(jié)合實(shí)施例來(lái)詳細(xì)說(shuō)明本發(fā)明。
[0031]如圖1和2所示,本發(fā)明包括時(shí)鐘門(mén)控模塊1、數(shù)據(jù)寫(xiě)模塊2、數(shù)據(jù)讀模塊3和寄存裝置4。
[0032]時(shí)鐘門(mén)控模塊1將輸入到該時(shí)鐘門(mén)控模塊1的時(shí)鐘信號(hào)通過(guò)時(shí)鐘開(kāi)關(guān)單元分成多個(gè)同頻率的時(shí)鐘信號(hào)輸出,多個(gè)同頻率的時(shí)鐘信號(hào)分別輸入多塊SRAM,多個(gè)同頻率的時(shí)鐘信號(hào)與SRAM—一對(duì)應(yīng),該多個(gè)同頻率的時(shí)鐘信號(hào)中的每一個(gè)均能夠單獨(dú)的控制打開(kāi)或關(guān)閉;
[0033]時(shí)鐘門(mén)控模塊1同時(shí)向數(shù)據(jù)寫(xiě)模塊2和數(shù)據(jù)讀模塊3發(fā)出關(guān)閉時(shí)鐘請(qǐng)求,并根據(jù)數(shù)據(jù)寫(xiě)模塊2和數(shù)據(jù)讀模塊3的響應(yīng)控制多個(gè)同頻率的時(shí)鐘信號(hào)的打開(kāi)或關(guān)閉;
[0034]數(shù)據(jù)寫(xiě)模塊2接收AHB總線(xiàn)輸入的地址信息,完成向SRAM的寫(xiě)入操作,且該數(shù)據(jù)寫(xiě)模塊2根據(jù)SRAM寫(xiě)操作的地址和當(dāng)前寫(xiě)操作的是否完成來(lái)響應(yīng)時(shí)鐘門(mén)控模塊1的時(shí)鐘關(guān)閉請(qǐng)求;
[0035]數(shù)據(jù)讀模塊3接收AHB總線(xiàn)輸入的地址信息,完成向SRAM的讀取操作,且該數(shù)據(jù)讀模塊3根據(jù)SRAM讀操作的地址和當(dāng)前讀操作的是否完成來(lái)響應(yīng)時(shí)鐘門(mén)控模塊1的時(shí)鐘關(guān)閉請(qǐng)求;
[0036]寄存裝置4配合數(shù)據(jù)讀模塊3和數(shù)據(jù)寫(xiě)模塊2完成SRAM的讀操作和寫(xiě)操作。
[0037]數(shù)據(jù)寫(xiě)模塊2通過(guò)接收AHB總線(xiàn)輸入的地址信息產(chǎn)生要訪(fǎng)問(wèn)的SRAM的片選信號(hào),并將這些片選信號(hào)寄存在寄存裝置4 ;若此次操作為該數(shù)據(jù)寫(xiě)模塊2的第一次寫(xiě)操作,則這些片選信號(hào)不被寄存裝置4輸出,若此次操作并非該數(shù)據(jù)寫(xiě)模塊2的第一次寫(xiě)操作,則寄存裝置4將這些片選信號(hào)通過(guò)數(shù)據(jù)寫(xiě)模塊2輸出;
[0038]數(shù)據(jù)寫(xiě)模塊2將AHB總線(xiàn)輸入的讀寫(xiě)控制信號(hào)、字節(jié)信使能信號(hào)
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