寄存器R2的數(shù)據(jù)端，并在第二個(gè)時(shí)鐘周期被寄存器R2寄存并輸出，在隨后的 每個(gè)時(shí)鐘上升沿依次被寄存器R3、R4、R5.......R32寄存并輸出。這樣總線接口電路就將 來(lái)自系統(tǒng)輸入輸出端口 1位寬的配置碼流轉(zhuǎn)化為32位的配置數(shù)據(jù)IDB[31:0]，輸出給配置 總線。
[0059] 本說(shuō)明書(shū)中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。
【主權(quán)項(xiàng)】
1. 一種可通過(guò)用戶輸入輸出端口完成FPGA重配的配置電路，其特征在于：包括通用配 置接口電路、用戶配置接□電路、總線接□電路、配置總線、配置寄存器、配置狀態(tài)機(jī)和配置 存儲(chǔ)器陣列； 通用配置接口電路接收用戶通過(guò)系統(tǒng)輸入輸出端口輸入的通用配置控制信號(hào)、時(shí)鐘信 號(hào)及數(shù)據(jù)信號(hào)，輸出給總線接口電路；所述通用配置控制信號(hào)包括片選信號(hào)、寫(xiě)使能信號(hào)和 模式選擇信號(hào)MO、Ml、M2 ; 用戶配置接口電路在FPGA重配時(shí)，接收用戶通過(guò)任意用戶輸入輸出端口輸入的用戶 配置控制信號(hào)、時(shí)鐘信號(hào)及數(shù)據(jù)信號(hào)，在配置存儲(chǔ)器陣列的控制下將接收的數(shù)據(jù)進(jìn)行選通 并輸出給總線接口電路；所述用戶配置控制信號(hào)包括片選信號(hào)和寫(xiě)使能信號(hào)； 總線接口電路在配置時(shí)接收通用配置接口電路輸入的數(shù)據(jù)信號(hào)，在重配時(shí)接收通用配 置接口電路或用戶配置接口電路輸入的數(shù)據(jù)信號(hào)，并在配置存儲(chǔ)器陣列和配置狀態(tài)機(jī)的控 制下對(duì)接收的信號(hào)進(jìn)行選通，然后將選通后的信號(hào)轉(zhuǎn)化為32位的配置數(shù)據(jù)IDB[31:0]輸出 給配置總線； 配置總線將接收的32位配置數(shù)據(jù)輸出給配置寄存器； 配置寄存器解析配置數(shù)據(jù)中的地址信息，根據(jù)解析出的地址信息將該配置數(shù)據(jù)寫(xiě)入到 配置存儲(chǔ)器陣列相應(yīng)的地址位； 配置狀態(tài)機(jī)用于控制通用配置接口電路、用戶配置接口電路、總線接口電路、配置總 線、配置寄存器和配置存儲(chǔ)器陣列的工作時(shí)序，以及控制通用配置接口電路或用戶配置接 口電路的數(shù)據(jù)選通； 配置存儲(chǔ)器陣列接收配置寄存器寫(xiě)入的配置數(shù)據(jù)，控制用戶配置接口電路和總線接口 電路的數(shù)據(jù)選通； 所述數(shù)據(jù)信號(hào)包括配置地址信息和配置數(shù)據(jù)信息。2. 根據(jù)權(quán)利要求1所述的一種可通過(guò)用戶輸入輸出端口完成FPGA重配的配置電路， 其特征在于：用戶配置接口電路包括11個(gè)32選1多路選擇器MUX32、11個(gè)半鎖存器Half Latch以及11個(gè)緩沖器buffer;每個(gè)MUX32的輸入端與用戶輸入輸出端口連接，輸出端通 過(guò)一個(gè)半鎖存器HalfLatch與一個(gè)緩沖器buffer連接，緩沖器buffer的輸出與總線接口 電路連接，每個(gè)MUX32的選擇控制端與配置存儲(chǔ)器陣列的SRAM單元連接；所述用戶配置接 口電路在配置存儲(chǔ)器陣列SRAM單元的控制下將來(lái)自用戶輸入輸出端口的輸入選通輸出， 其中8路接收用戶通過(guò)用戶輸入輸出端口輸入的數(shù)據(jù)信號(hào)，經(jīng)過(guò)選通后作為FPGA的重配數(shù) 據(jù)輸出給總線接口電路，另外3路分別接收用戶通過(guò)用戶輸入輸出端口輸入的用戶配置控 制信號(hào)和時(shí)鐘信號(hào)，經(jīng)過(guò)選通后分別作為FPGA的配置控制信號(hào)和時(shí)鐘信號(hào)輸出給總線接 口電路，所述用戶配置控制信號(hào)包括片選信號(hào)和寫(xiě)使能信號(hào)。3. 根據(jù)權(quán)利要求1所述的一種可通過(guò)用戶輸入輸出端口完成FPGA重配的配置電路，其 特征在于：總線接口電路包括數(shù)據(jù)傳輸模塊和控制模塊； 數(shù)據(jù)傳輸模塊包括第一二選一多路選擇器組、第二二選一多路選擇器組、32個(gè)二輸入 與非門(mén)以及32個(gè)寄存器，第一二選一多路選擇器組包括9個(gè)二選一多路選擇器MXl、MX2、 MX3、MX4、MX5、MX6、MX7、MX8和MX10,第二二選一多路選擇器組包括32個(gè)二選一多路選擇 器MX11、MX12、MX13、MX14、MX15、MX16、MX17、MX18、MX19、MX20、MX21、MX22、MX23、MX24、 MX25、MX26、MX27、MX28、MX29、MX30、MX31、MX32、MX33、MX34、MX35、MX36、MX37、MX38、MX39、 MX40、MX41、MX42 ;32 個(gè)寄存器記為RUR2、R3、R4、R5、R6、R7、R8、R9、RIO、Rll、R12、R13、R14、R15、R16、R17、R18、R19、R20、R21、R22、R23、R24、R25、R26、R27、R28、R29、R30、R31、 R32 ； 第一二選一多路選擇器組MX1、MX2、MX3、MX4、MX5、MX6、MX7、MX8和MXlO的選擇控制 端由控制模塊控制^乂1、1?2、1?3、1?4、1?5、1?6、1?7和1?8的0輸入端接收通用配置接口 電路輸出的數(shù)據(jù)信號(hào)，1輸入端接收用戶配置接口電路輸出的數(shù)據(jù)信號(hào)，在控制模塊控制下 向第二二選一多路選擇器組中的MX12、MX13、MX14、MX15、MX16、MX17和MX18輸出選通后的 數(shù)據(jù)信號(hào)，MXlO的兩個(gè)輸入端分別接收通用配置接口電路和用戶配置接口電路輸出的時(shí)鐘 信號(hào)，在控制模塊控制下向32個(gè)寄存器的時(shí)鐘端輸出選通后的時(shí)鐘信號(hào)； 第二二選一多路選擇器組32個(gè)二選一多路選擇器的選擇控制端由控制模塊控制，用 于對(duì)輸入數(shù)據(jù)進(jìn)行選通；32個(gè)二選一多路選擇器的輸出分別與32個(gè)二輸入與非門(mén)的一個(gè) 輸入端連接，32個(gè)二輸入與非門(mén)的另一個(gè)輸入端由控制模塊控制，以決定總線接口電路是 否使能工作，32個(gè)二輸入與非門(mén)的輸出分別與32個(gè)寄存器的數(shù)據(jù)輸入端連接，32個(gè)寄存器 將接收的信號(hào)轉(zhuǎn)化為32位的配置數(shù)據(jù)IDB[31:0]輸出給配置總線；Mll的兩個(gè)輸入端分別 接收通用配置接口電路輸出的串行數(shù)據(jù)信號(hào)和MXl的輸出，MX12、MX13、MX14、MX15、MX16、 MX17和MX18的0輸入端分別連接寄存器RUR2、R3、R4、R5、R6、R7的輸出，1輸入端分別 連接MX2、MX3、MX4、MX5、MX6、MX7、MX8 的輸出，MX19、MX20、MX21、MX22、MX23、MX24、MX25、 MX26、MX27、MX28、MX29、MX30、MX31、MX32、MX33、MX34、MX35、MX36、MX37、MX38、MX39、MX40、 MX4UMX42 的 0 輸入端分別連接寄存器R8、R9、RIO、Rll、R12、R13、R14、R15、R16、R17、R18、 R19、R20、R21、R22、R23、R24、R25、R26、R27、R28、R29、R30、R31 的輸出，1 輸入端分別連接 寄存器RUR2、R3、R4、R5、R6、R7、R8、R9、RIO、Rll、R12、R13、R14、R15、R16、R17、R18、R19、 R20、R21、R22、R23、R24 的輸出。4.根據(jù)權(quán)利要求3所述的一種可通過(guò)用戶輸入輸出端口完成FPGA重配的配置電路，其 特征在于：所述控制模塊包括接口選擇模塊、串并選擇模塊和使能控制模塊； 接口選擇模塊包含二輸入與門(mén)ANDl、二輸入與門(mén)AND2、反相器IVl以及反相器IV2 ; 反相器IVl的輸入端接收來(lái)自配置狀態(tài)機(jī)的Persist信號(hào)，反相器IVl的輸出端與二輸入 與門(mén)ANDl的一個(gè)輸入端相連；反相器IV2的輸入端與配置存儲(chǔ)器陣列中的SRAM單元相 連，反相器IV2的輸出端與二輸入與門(mén)AND2的一個(gè)輸入端相連；二輸入與門(mén)AND2的另一 個(gè)輸入端接收來(lái)自配置狀態(tài)機(jī)的啟動(dòng)完成信號(hào)，二輸入與門(mén)AND2的輸出端與二輸入與門(mén) ANDl的另一個(gè)輸入端相連；二輸入與門(mén)ANDl的輸出端輸出控制信號(hào)UserlSel，該控制信號(hào) UserISe1用于控制數(shù)據(jù)傳輸模塊中第一二選一多路選擇器組MXI、MX2、MX3、MX4、MX5、MX6、 MX7、MX8和MXlO的選擇控制端以及串并選擇模塊和使能控制模塊； 串并選擇模塊包含二輸入與非門(mén)NAND1、二輸入與非門(mén)NAND2、異或門(mén)XORl和反相器IV3 ;異或門(mén)XORl的兩個(gè)輸入端分別接收通用配置接口電路的模式選擇信號(hào)MO和M2,異 或門(mén)的輸出端與二輸入與非門(mén)NANDl的一個(gè)輸入端相連；二輸入與非門(mén)NANDl的另一個(gè) 輸入端接收通用配置接口電路的模式選擇信號(hào)M1，二輸入與非門(mén)NANDl的輸出端與二輸 入與非門(mén)NAND2的一個(gè)輸入端相連；反相器IV3的輸入端接收接口選擇模塊的輸出信號(hào) UserlSel，反相器IV3的輸出端與二輸入與非門(mén)NAND2的另一個(gè)輸入端相連；二輸入與非 門(mén)NAND2的輸出端輸出控制信號(hào)Paral，該控制信號(hào)用于控制數(shù)據(jù)傳輸模塊中第二二選一 多路選擇器組32個(gè)二選一多路選擇器的選擇控制端； 使能控制模塊包含反相器IV4、反相器IV5、反相器IV6、反相器IV7、二選一多路選擇器MX61、二選一多路選擇器MX62和二輸入與門(mén)AND3 ;反相器IV4的輸入端接收來(lái)自通用配置 接口電路的片選信號(hào)，反相器IV4的輸出端與二選一多路選擇器MX61的O輸入端相連；反 相器IV5的輸入端接收來(lái)自用戶配置接口電路的片選信號(hào)，反相器IV5的輸出端與二選一 多路選擇器MX61的1輸入端相連；反相器IV6的輸入端接收來(lái)自通用配置接口電路的寫(xiě) 使能信號(hào)，反相器IV6的輸出端與二選一多路選擇器MX62的O輸入端相連；反相器IV7的 輸入端接收來(lái)自用戶配置接口電路的寫(xiě)使能信號(hào)，反相器IV7的輸出端與二選一多路選擇 器MX62的1輸入端相連；二選一多路選擇器MX61和二選一多路選擇器MX62的選擇控制端 與接口選擇模塊的輸出信號(hào)UserISel相連，二選一多路選擇器MX61和二選一多路選擇器 MX62的輸出端連接二輸入與門(mén)AND3的兩個(gè)輸入端，二輸入與門(mén)AND3的輸出端輸出控制信 號(hào)EN，該控制信號(hào)用于控制數(shù)據(jù)傳輸模塊中每個(gè)二輸入與非門(mén)的一個(gè)輸入端。
【專利摘要】本發(fā)明提出了一種可通過(guò)用戶輸入輸出端口完成FPGA重配的配置電路。通過(guò)在傳統(tǒng)配置電路架構(gòu)中增加用戶配置接口電路，將用戶輸入輸出端口(用戶IOB)與配置電路連接，為用戶輸入輸出端口能訪問(wèn)配置電路，并完成動(dòng)態(tài)重配提供了條件，同時(shí)對(duì)配置電路中的總線接口電路作了改進(jìn)，使其兼容用戶輸入輸出端口并行配置、系統(tǒng)輸入輸出端口并行配置和串行配置的三種工作模式。本發(fā)明避免了配置電路對(duì)固定系統(tǒng)輸入輸出端口的依賴，使FPGA器件在置入用戶系統(tǒng)后仍可改變其內(nèi)部功能實(shí)現(xiàn)系統(tǒng)內(nèi)可重構(gòu)，增加了FPGA芯片的靈活性和可靠性。
【IPC分類】G06F13/40
【公開(kāi)號(hào)】CN105224493
【申請(qǐng)?zhí)枴緾N201510634203
【發(fā)明人】趙元富, 林彥君, 張彥龍, 王浩弛, 鄧先坤, 方新嘉, 李學(xué)武, 陳雷
【申請(qǐng)人】北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所
【公開(kāi)日】2016年1月6日
【申請(qǐng)日】2015年9月29日