二延時(shí)子模塊和第三延時(shí)子模塊；所述第一寫(xiě)信號(hào) 直接得到并輸出所述第一零延時(shí)寫(xiě)信號(hào)，通過(guò)所述第一延時(shí)子模塊延時(shí)得到并輸出所述第 二延時(shí)寫(xiě)信號(hào)，依次通過(guò)所述第一延時(shí)子模塊和所述第二延時(shí)子模塊延時(shí)得到并輸出所述 第三延時(shí)寫(xiě)信號(hào)，依次通過(guò)所述第一延時(shí)子模塊、所述第二延時(shí)子模塊和所述第三延時(shí)子 模塊延時(shí)得到并輸出所述第四延時(shí)寫(xiě)信號(hào)。
4. 根據(jù)權(quán)利要求2所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述寫(xiě) 時(shí)序模塊包括三個(gè)分別與所述寫(xiě)時(shí)序模塊四個(gè)輸入端連接的4輸入與非門(mén)，和一個(gè)三輸入 端分別與所述三個(gè)4輸入與非門(mén)的輸出端連接的3輸入與門(mén)；所述三個(gè)4輸入與非門(mén)的輸 出結(jié)果分別為所述第一選通信號(hào)、所述第二選通信號(hào)和所述第三選通信號(hào)，所述3輸入與 門(mén)的輸出結(jié)果為所述第三寫(xiě)信號(hào)； 其中，第一 4輸入與非門(mén)帶有一個(gè)反向輸入端和三個(gè)非反相輸入端，反向輸入端輸入 所述第一零延時(shí)寫(xiě)信號(hào)；第二4輸入與非門(mén)帶有兩個(gè)反向輸入端和兩個(gè)非反相輸入端，反 向輸入端輸入所述第一零延時(shí)寫(xiě)信號(hào)和所述第二延時(shí)寫(xiě)信號(hào)；第三4輸入與非門(mén)帶有三個(gè) 反向輸入端和一個(gè)非反相輸入端，反向輸入端輸入所述第一零延時(shí)寫(xiě)信號(hào)、所述第二延時(shí) 寫(xiě)信號(hào)和所述第三延時(shí)寫(xiě)信號(hào)。
5. 根據(jù)權(quán)利要求2所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述讀 信號(hào)處理單元包括： 讀信號(hào)延時(shí)模塊，輸入端連接第一讀信號(hào)引腳，四個(gè)輸出端分別輸出第一零延時(shí)讀信 號(hào)、第二延時(shí)讀信號(hào)、第三延時(shí)讀信號(hào)和第四延時(shí)讀信號(hào)，用于將所述第一讀信號(hào)多級(jí)延時(shí) 輸出；所述第一讀信號(hào)引腳與所述微處理器的讀信號(hào)引腳連接； 讀時(shí)序模塊，四個(gè)輸入端分別連接所述讀信號(hào)延時(shí)模塊的四個(gè)輸出端，四個(gè)輸出端分 別輸出所述第二讀信號(hào)、第四選通信號(hào)、第五選通信號(hào)和第六選通信號(hào)，用于計(jì)算并輸出讀 操作的第二讀信號(hào)和選通讀操作地址的選通信號(hào)；所述輸出第二讀信號(hào)的輸出端與第二讀 信號(hào)引腳連接，所述第二讀信號(hào)引腳與所述隨機(jī)靜態(tài)存儲(chǔ)器的讀信號(hào)引腳連接。
6. 根據(jù)權(quán)利要求5所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述讀 信號(hào)延時(shí)模塊包括第四延時(shí)子模塊、第五延時(shí)子模塊和第六延時(shí)子模塊；所述第一讀信號(hào) 直接得到并輸出所述第一零延時(shí)讀信號(hào)，通過(guò)所述第四延時(shí)子模塊延時(shí)得到并輸出所述第 二延時(shí)讀信號(hào)，依次通過(guò)所述第四延時(shí)子模塊和所述第五延時(shí)子模塊延時(shí)得到并輸出所述 第三延時(shí)讀信號(hào)，依次通過(guò)所述第四延時(shí)子模塊、所述第五延時(shí)子模塊和所述第六延時(shí)子 模塊延時(shí)得到并輸出所述第四延時(shí)讀信號(hào)。
7. 根據(jù)權(quán)利要求5所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述讀 時(shí)序模塊包括三個(gè)分別與所述讀時(shí)序模塊四個(gè)輸入端連接的4輸入與非門(mén)，和一個(gè)三輸入 端分別與所述三個(gè)4輸入與非門(mén)的輸出端連接的3輸入與門(mén)；所述三個(gè)4輸入與非門(mén)的輸 出結(jié)果分別為所述第四選通信號(hào)、所述第五選通信號(hào)和所述第六選通信號(hào)，所述3輸入與 門(mén)的輸出結(jié)果為所述第二讀信號(hào)； 其中，第四4輸入與非門(mén)帶有一個(gè)反向輸入端和三個(gè)非反相輸入端，反向輸入端輸入 所述第一零延時(shí)讀信號(hào)；第五4輸入與非門(mén)帶有兩個(gè)反向輸入端和兩個(gè)非反相輸入端，反 向輸入端分別輸入所述第一零延時(shí)讀信號(hào)和所述第二延時(shí)讀信號(hào)；第六4輸入與非門(mén)帶有 三個(gè)反向輸入端和一個(gè)非反相輸入端，反向輸入端分別輸入所述第一零延時(shí)讀信號(hào)、所述 第二延時(shí)讀信號(hào)和所述第三延時(shí)讀信號(hào)。
8. 根據(jù)權(quán)利要求5所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述地 址信號(hào)處理單元包括： 地址計(jì)算模塊，輸入端連接第一地址信號(hào)引腳，三個(gè)輸出端分別輸出第一備份地址信 號(hào)、第二備份地址信號(hào)和第三備份地址信號(hào)，用于計(jì)算并輸出所述第一地址信號(hào)所對(duì)應(yīng)的 三個(gè)備份地址；所述第一地址信號(hào)引腳與所述微處理器的地址信號(hào)引腳連接； 寫(xiě)地址模塊，六個(gè)輸入端分別連接所述寫(xiě)時(shí)序模塊輸出選通信號(hào)的三個(gè)輸出端和所述 地址計(jì)算模塊的三個(gè)輸出端，輸出端輸出寫(xiě)操作地址，用于接收并處理所述第一選通信號(hào)、 所述第二選通信號(hào)、所述第三選通信號(hào)，和寫(xiě)操作時(shí)序的所述第一備份地址信號(hào)、所述第二 備份地址信號(hào)、所述第三備份地址信號(hào)，輸出所述寫(xiě)操作地址； 讀地址模塊，六個(gè)輸入端分別連接所述讀時(shí)序模塊輸出選通信號(hào)的三個(gè)輸出端和所述 地址計(jì)算模塊的三個(gè)輸出端，輸出端輸出讀操作地址，用于接收并處理所述第四選通信號(hào)、 所述第五選通信號(hào)、所述第六選通信號(hào)，和讀操作時(shí)序的所述第一備份地址信號(hào)、所述第二 備份地址信號(hào)、所述第三備份地址信號(hào)，輸出所述讀操作地址； 糾錯(cuò)地址模塊，七個(gè)輸入端分別連接所述讀時(shí)序模塊輸出第二讀信號(hào)的輸出端、所述 三模冗余糾錯(cuò)單元輸出選通信號(hào)的三個(gè)輸出端和所述地址計(jì)算模塊的三個(gè)輸出端，輸出端 輸出糾錯(cuò)操作地址，用于接收并處理所述第二讀信號(hào)、所述三模冗余糾錯(cuò)單元輸出的糾錯(cuò) 操作地址選通信號(hào)，和糾錯(cuò)操作時(shí)序的所述第一備份地址信號(hào)、所述第二備份地址信號(hào)、所 述第三備份地址信號(hào)，輸出所述糾錯(cuò)操作地址； 第二與模塊，三個(gè)輸入端分別連接所述寫(xiě)地址模塊的輸出端、所述讀地址模塊的輸出 端、所述糾錯(cuò)地址模塊的輸出端，輸出端連接第二地址信號(hào)引腳，用于在寫(xiě)操作時(shí)序輸出所 述寫(xiě)操作地址，在讀操作時(shí)序輸出所述讀操作地址，在糾錯(cuò)操作時(shí)序輸出所述糾錯(cuò)操作地 址；所述第二地址信號(hào)引腳與所述隨機(jī)靜態(tài)存儲(chǔ)器的地址信號(hào)引腳連接。
9. 根據(jù)權(quán)利要求8所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述地 址計(jì)算模塊分三路計(jì)算電路對(duì)所述第一地址信號(hào)進(jìn)行并行計(jì)算處理，所述第一地址信號(hào)分 別通過(guò)緩沖器直接得到并輸出所述第一備份地址信號(hào)、通過(guò)第一加法器與偏移量相加得到 并輸出所述第二備份地址信號(hào)、通過(guò)第二加法器與兩倍所述偏移量相加得到并輸出所述第 三備份地址信號(hào)；所述偏移量通過(guò)所述異步隨機(jī)靜態(tài)存儲(chǔ)器的地址位寬計(jì)算得到。
10. 根據(jù)權(quán)利要求9所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述異 步隨機(jī)靜態(tài)存儲(chǔ)器的地址位寬為N位，則所述偏移量Offset的計(jì)算方式為：
11. 根據(jù)權(quán)利要求8所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述寫(xiě) 地址模塊分別通過(guò)三個(gè)2輸入或門(mén)和所述第一選通信號(hào)、所述第二選通信號(hào)、所述第三選 通信號(hào)對(duì)所述第一備份地址信號(hào)、所述第二備份地址信號(hào)、所述第三備份地址信號(hào)進(jìn)行輸 出控制，并通過(guò)一個(gè)3輸入與門(mén)合并所述三個(gè)2輸入或門(mén)的輸出，從而實(shí)現(xiàn)連續(xù)輸出寫(xiě)操作 時(shí)序的所述第一備份地址信號(hào)、所述第二備份地址信號(hào)和所述第三備份地址信號(hào)。
12. 根據(jù)權(quán)利要求8所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述讀 地址模塊分別通過(guò)三個(gè)2輸入或門(mén)和所述第四選通信號(hào)、所述第五選通信號(hào)、所述第六選 通信號(hào)對(duì)所述第一備份地址信號(hào)、所述第二備份地址信號(hào)、所述第三備份地址信號(hào)進(jìn)行輸 出控制，并通過(guò)一個(gè)3輸入與門(mén)合并所述三個(gè)2輸入或門(mén)的輸出，從而實(shí)現(xiàn)連續(xù)輸出讀操作 時(shí)序的所述第一備份地址信號(hào)、所述第二備份地址信號(hào)和所述第三備份地址信號(hào)。
13. 根據(jù)權(quán)利要求8所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述糾 錯(cuò)地址模塊包括三個(gè)2輸入或門(mén)、一個(gè)3輸入與門(mén)和一個(gè)包含一個(gè)反向輸入端的第十2輸 入或門(mén)，分別通過(guò)所述三個(gè)2輸入或門(mén)和所述第七選通信號(hào)、所述第八選通信號(hào)、所述第九 選通信號(hào)對(duì)所述第一備份地址信號(hào)、所述第二備份地址信號(hào)、所述第三備份地址信號(hào)進(jìn)行 輸出控制，所述三個(gè)2輸入或門(mén)的輸出端分別連接所述3輸入與門(mén)的輸入端，所述第十2輸 入或門(mén)的非反向輸入端連接所述3輸入與門(mén)的輸出端，反向輸入端連接輸入第二讀信號(hào)的 輸入端，輸出端輸出所述糾錯(cuò)操作地址。
14. 根據(jù)權(quán)利要求8所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述三 模冗余糾錯(cuò)單元包括： 多數(shù)表決模塊，六個(gè)輸入端分別連接所述讀時(shí)序模塊輸出第二讀信號(hào)的輸出端、所述 讀信號(hào)延時(shí)模塊的四個(gè)輸出端、第二數(shù)據(jù)信號(hào)引腳，六個(gè)輸出端分別輸出第一比較結(jié)果信 號(hào)、第二比較結(jié)果信號(hào)、第三比較結(jié)果信號(hào)、多數(shù)表決結(jié)果數(shù)據(jù)、多數(shù)表決結(jié)果選通信號(hào)和 錯(cuò)誤狀態(tài)信號(hào)，用于對(duì)通過(guò)所述第二數(shù)據(jù)信號(hào)引腳輸入的三份備份數(shù)據(jù)進(jìn)行三模冗余比較 并輸出比較結(jié)果，向所述微處理器輸出錯(cuò)誤狀態(tài)信號(hào)和比較結(jié)果數(shù)據(jù)；所述第一比較結(jié)果 信號(hào)、第二比較結(jié)果信號(hào)、第三比較結(jié)果信號(hào)為所述三份備份數(shù)據(jù)兩兩比較的結(jié)果信號(hào)；所 述第二數(shù)據(jù)信號(hào)引腳與所述隨機(jī)靜態(tài)存儲(chǔ)器的數(shù)據(jù)信號(hào)引腳連接；輸出所述多數(shù)表決結(jié)果 數(shù)據(jù)和所述多數(shù)表決結(jié)果選通信號(hào)的兩個(gè)輸出端與第一數(shù)據(jù)信號(hào)引腳連接，所述第一數(shù)據(jù) 信號(hào)引腳與所述微處理器的數(shù)據(jù)信號(hào)引腳連接；輸出所述錯(cuò)誤狀態(tài)信號(hào)的輸出端與第一錯(cuò) 誤狀態(tài)信號(hào)引腳連接，所述第一錯(cuò)誤狀態(tài)信號(hào)引腳與所述微處理器的第二錯(cuò)誤狀態(tài)信號(hào)引 腳連接； 糾錯(cuò)時(shí)序模塊，四個(gè)輸入端分別連接所述讀時(shí)序模塊輸出第二讀信號(hào)的輸出端、所述 多數(shù)表決模塊輸出比較結(jié)果信號(hào)的三個(gè)輸出端，四個(gè)輸出端分別連接所述第一與模塊的輸 入端、所述糾錯(cuò)地址模塊用于輸入選通信號(hào)的三個(gè)輸入端，用于接收并處理所述第二讀信 號(hào)、所述第一比較結(jié)果信號(hào)、所述第二比較結(jié)果信號(hào)、所述第三比較結(jié)果信號(hào)，向所述第一 與模塊輸出糾錯(cuò)操作的第四寫(xiě)信號(hào)，向所述糾錯(cuò)地址模塊輸出用于選通糾錯(cuò)操作地址的第 七選通信號(hào)、第八選通信號(hào)和第九選通信號(hào)。
15. 根據(jù)權(quán)利要求14所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述 多數(shù)表決模塊通過(guò)三個(gè)鎖存器分別鎖存所述三份備份數(shù)據(jù)，并通過(guò)三個(gè)比較器對(duì)所述三份 備份數(shù)據(jù)進(jìn)行兩兩比較，得到所述第一比較結(jié)果信號(hào)、第二比較結(jié)果信號(hào)、第三比較結(jié)果信 號(hào)，再通過(guò)邏輯電路運(yùn)算分別得到并輸出所述多數(shù)表決結(jié)果數(shù)據(jù)、所述多數(shù)表決結(jié)果選通 信號(hào)和所述錯(cuò)誤狀態(tài)信號(hào)。
16. 根據(jù)權(quán)利要求14所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述 糾錯(cuò)時(shí)序模塊包括三個(gè)輸入端分別輸入所述第一比較結(jié)果信號(hào)、第二比較結(jié)果信號(hào)、第三 比較結(jié)果信號(hào)的3輸入與非門(mén)，輸入端分別連接所述三個(gè)3輸入與非門(mén)輸出端的3輸入與 門(mén)，和輸入端分別連接輸入第二讀信號(hào)的輸入端和所述3輸入與門(mén)的輸出端的2輸入或 門(mén)； 所述2輸入或門(mén)輸出端輸出所述第四寫(xiě)信號(hào)； 所述三個(gè)3輸入與非門(mén)各帶有兩個(gè)反向輸入端和一個(gè)非反向輸入端，其中，第一 3輸 入與非門(mén)的非反向輸入端輸入所述第二比較結(jié)果，輸出端輸出所述第七選通信號(hào)，第二3 輸入與非門(mén)的非反向輸入端輸入所述第三比較結(jié)果，輸出端輸出所述第八選通信號(hào)，第三3 輸入與非門(mén)的非反向輸入端輸入所述第一比較結(jié)果，輸出端輸出所述第九選通信號(hào)。
17. 根據(jù)權(quán)利要求14所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在于，所述 第一數(shù)據(jù)信號(hào)引腳和所述第二數(shù)據(jù)信號(hào)引腳之間設(shè)有第一輸入緩沖器和由所述第一與模 塊控制的第一三態(tài)輸出緩沖器；所述第二數(shù)據(jù)信號(hào)引腳和所述多數(shù)表決模塊的輸入端之間 設(shè)有第二輸入緩沖器；所述輸出所述多數(shù)表決結(jié)果數(shù)據(jù)和所述多數(shù)表決結(jié)果選通信號(hào)的兩 個(gè)輸出端和所述第一數(shù)據(jù)信號(hào)引腳之間設(shè)有由所述多數(shù)表決結(jié)果選通信號(hào)控制的第二三 態(tài)輸出緩沖器； 所述第二寫(xiě)信號(hào)有效時(shí)，所述第一三態(tài)輸出緩沖器向所述第二數(shù)據(jù)信號(hào)引腳輸出所述 微處理器通過(guò)所述第一數(shù)據(jù)信號(hào)引腳和所述第一輸入緩沖器輸入的數(shù)據(jù)； 所述多數(shù)表決結(jié)果選通信號(hào)有效時(shí)，所述第二三態(tài)輸出緩沖器向所述第一數(shù)據(jù)信號(hào)引 腳輸出所述多數(shù)表決結(jié)果數(shù)據(jù)。
18.根據(jù)權(quán)利要求1-17任一項(xiàng)所述的異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，其特征在 于，還包括與所述微處理器的片選信號(hào)引腳連接的第一片選信號(hào)引腳和與所述隨機(jī)靜態(tài)存 儲(chǔ)器的片選信號(hào)引腳連接的第二片選信號(hào)引腳，所述第一片選信號(hào)引腳與所述第二片選信 號(hào)引腳連接。
【專(zhuān)利摘要】本發(fā)明提供一種異步隨機(jī)靜態(tài)存儲(chǔ)器三模冗余控制器，包括：地址信號(hào)處理單元，分別連接微處理器和SRAM的地址信號(hào)引腳，用于接收并處理第一地址信號(hào)，向SRAM輸出第二地址信號(hào)；寫(xiě)信號(hào)處理單元，分別連接微處理器和SRAM的寫(xiě)信號(hào)引腳，用于接收并處理第一寫(xiě)信號(hào)，向SRAM輸出第二寫(xiě)信號(hào)，并輸出寫(xiě)操作地址選通信號(hào)；讀信號(hào)處理單元，分別連接微處理器和SRAM的讀信號(hào)引腳，用于接收并處理第一讀信號(hào)，向SRAM輸出第二讀信號(hào)，并輸出讀操作地址選通信號(hào)；三模冗余糾錯(cuò)單元，分別連接微處理器和SRAM的數(shù)據(jù)信號(hào)引腳，用于進(jìn)行三模冗余比較，輸出錯(cuò)誤狀態(tài)信號(hào)和比較結(jié)果數(shù)據(jù)，對(duì)SRAM存儲(chǔ)的備份數(shù)據(jù)進(jìn)行糾錯(cuò)。本發(fā)明具有結(jié)構(gòu)簡(jiǎn)單、兼容性強(qiáng)、適用范圍廣、可靠度高等優(yōu)點(diǎn)。
【IPC分類(lèi)】G06F11-14
【公開(kāi)號(hào)】CN104866390
【申請(qǐng)?zhí)枴緾N201510178271
【發(fā)明人】趙建領(lǐng), 林濤
【申請(qǐng)人】中國(guó)科學(xué)院高能物理研究所
【公開(kāi)日】2015年8月26日
【申請(qǐng)日】2015年4月15日