專利名稱：可加倍的處理器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一個處理器設(shè)備，該設(shè)備具有一個時鐘產(chǎn)生單元、一個處理器單元、一個工作存儲器和一個作為處理器單元和工作存儲器的數(shù)據(jù)與地址總線建立的處理器總線。
上述形式的處理器設(shè)備用于控制不同技術(shù)的系統(tǒng)，比如一個電話網(wǎng)絡(luò)的交換技術(shù)系統(tǒng)。依賴于應(yīng)用范圍處理器設(shè)備具有附加的、應(yīng)用特殊的元件，該元件由處理器設(shè)備控制，并且也許再控制另外的、外部元件。
在許多應(yīng)用中，因此也在提到的交換技術(shù)的系統(tǒng)中，由于安全技術(shù)的原因要求一個特別的差錯可靠性。為了實(shí)現(xiàn)這個差錯可靠性，在應(yīng)用控制的處理器系統(tǒng)內(nèi)加倍基本的硬件部分。該處理器系統(tǒng)因此包含一個處理器設(shè)備的二個同樣的結(jié)構(gòu)，其中一個作為主設(shè)備執(zhí)行處理器系統(tǒng)的任務(wù)，而另一個設(shè)備是從屬的，并且在空載中運(yùn)行或同時在一個“中繼自動通信”中運(yùn)行。在主設(shè)備方面，在運(yùn)行期間監(jiān)控一個差錯的出現(xiàn)。在主設(shè)備出錯的情況下從屬設(shè)備自動開始運(yùn)行，對此應(yīng)當(dāng)盡可能無問題地并且對于用戶悄悄地進(jìn)行轉(zhuǎn)接。僅僅可以等待或替換現(xiàn)在的從屬設(shè)備，否則必須擔(dān)心中斷運(yùn)行，通過主設(shè)備保證該中斷。
如果在特別情況下系統(tǒng)安全的要求是非常高的，并且加倍不再夠用，在處理器系統(tǒng)內(nèi)部也可以多次地執(zhí)行處理器設(shè)備，對此設(shè)備中一個始終是主設(shè)備，對此剩余的設(shè)備是從屬的。在這種情況下例如循環(huán)地實(shí)現(xiàn)處理器設(shè)備的監(jiān)控和相互交替的順序。對于專業(yè)人士可以毫無困難地從加倍情況推廣到倍增的比較普遍的情況，只要不明確地另外闡明，并且為了簡潔起見，下面在討論加倍系統(tǒng)的情況下始終默默地共同論述這個推廣。
在迄今已知的方法中在轉(zhuǎn)接時刻實(shí)現(xiàn)從屬方面的修改。在這種情況下，激活處理器設(shè)備方面出現(xiàn)差錯之后，倘若其狀態(tài)接收例如工作存儲器的內(nèi)容，并且然后繼續(xù)進(jìn)行運(yùn)行，從屬處理器設(shè)備才進(jìn)入工作狀態(tài)。這與運(yùn)行的明顯的中斷存在必然的聯(lián)系，并且在許多情況下必須中斷個別部分的運(yùn)行，或甚至于完全中斷整個運(yùn)行，開始一個新的運(yùn)行。這例如在一個交換設(shè)備中預(yù)示一個短暫地或永久地中斷一個數(shù)據(jù)連接或者信息傳遞。
在WO94/08292中描述了一個加倍的處理器控制單元，包括二個相同的、彼此連接的具有各一個處理器單元，一個RAM數(shù)據(jù)存儲器和外圍電路的控制單元。每個處理器單元為此建立地確定，是否其是主設(shè)備或處在等待運(yùn)行中。激活處理器單元同步地在二個加倍的RAM存儲器中或在二個RAM存儲器的一個中執(zhí)行RAM存儲器上的寫入周期。為了替換迄今的主單元，等待單元保持在靜止?fàn)顟B(tài)直到根據(jù)主單元的干擾調(diào)用該單元。二個處理器單元附加經(jīng)過一個同步的通信信道連接，借助于特有的組件實(shí)現(xiàn)這個通信信道。激活處理器單元在實(shí)施確定的行動時使用這個通信信道，激活處理器單元在等待單元上實(shí)施該行動，例如監(jiān)控過程和差錯診斷過程。
按照WO94/08292的二個處理器單元的行動因此基本上是非對稱的，對此主單元在等待單元上使用該通信信道用于過程的轉(zhuǎn)移；基本上僅僅由激活處理器設(shè)備進(jìn)行對包括工作存儲器在內(nèi)的外圍元件的存取。由于缺乏與例如一個并行運(yùn)行的第二處理器單元的比較，激活處理器單元的功能失誤因此導(dǎo)致一個有錯誤寫入的工作存儲器或在外圍設(shè)備中的差錯狀態(tài)，這些是在轉(zhuǎn)接之后在迄今的等待單元上首先需修改的。
WO94/08292的這二個處理器單元中的一個此外配備二個工作在微同步的方式中的微處理器。借助于一個比較器塊監(jiān)控兩個微處理器的微同步性，該比較器塊在每個時刻檢查兩個處理器的地址信號、數(shù)據(jù)信號和控制信號的同一性；偏差說明相關(guān)處理器單元的干擾。在微處理器對的微同步運(yùn)行中的誤差因此導(dǎo)致一個中斷信號或者整個處理器的復(fù)位。處理器單元的運(yùn)行不可能基于兩個微處理器中的僅僅一個。此外在一個處理器單元內(nèi)部微處理器的加倍導(dǎo)致一個“復(fù)合單元”，可以不導(dǎo)致本身獨(dú)立的處理器設(shè)備，其具有分別特有的工作存儲器和處理器總線，該處理器設(shè)備可以與一個根據(jù)本發(fā)明對象的處理器進(jìn)行比較。再者，在WO94/08292中公開的微處理器的微同步性轉(zhuǎn)移到一個與這些處理器完全不同的道路上。
DE 40 05 321 A1表明一個誤差允許的、具有兩個冗余計算機(jī)單元的計算機(jī)系統(tǒng)。在這篇文章中兩個計算機(jī)單元的行動也是非對稱的，因?yàn)橐粋€計算機(jī)單元總是運(yùn)行管理的并且在兩個單元的存儲器中寫入，而另外一個作為替代電路單元是運(yùn)行靜止的。在DE 40 05 321 A1中明確排除了在兩個計算機(jī)單元的處理器之間的微同步并聯(lián)運(yùn)行。
在電子計算機(jī)設(shè)備22(1980)中，229到236頁，H.-J.Lohmann的文章公開了一個微型計算機(jī)系統(tǒng)，該系統(tǒng)包括兩個相同形式的、用于產(chǎn)生控制鐵路信號設(shè)備的輸出信號的微型計算機(jī)。這些微型計算機(jī)分別產(chǎn)生一個輸出信號；這兩個輸出信號經(jīng)過一個變換器被供給控制電路。對于兩個微型計算機(jī)中的每一個來說在各一個定時脈沖發(fā)生器中分開產(chǎn)生微型計算機(jī)時鐘信號。在每一個處理時鐘脈沖之后，根據(jù)一個由定時脈沖發(fā)生器發(fā)送的監(jiān)控脈沖比較輸出信號。在無誤差消息分別按順到達(dá)之后，定時脈沖發(fā)生器才觸發(fā)緊接著的時鐘脈沖。以這種方式在每個處理步驟之后迫使一個安全的協(xié)調(diào)控制。如果出現(xiàn)不一致性，則中止無誤差信號并且定時脈沖發(fā)生器不觸發(fā)時鐘脈沖；按照這個順序無電流地接通控制電路。
由該說明得知，在按照H.-J.Lohman的系統(tǒng)中，比較輸出信號；處理器設(shè)備的一個內(nèi)部狀態(tài)的相互檢查是不可能的。此外不利的是，借此明確降低了微型計算機(jī)系統(tǒng)的速度，即在每個處理步驟之前完全執(zhí)行輸出信號的檢查。此外，僅僅根據(jù)二個微型計算機(jī)的同時運(yùn)行設(shè)計該微型計算機(jī)系統(tǒng)-類似于WO94/08292的每一個處理器單元的微處理器對-。因?yàn)椴活A(yù)先規(guī)定微型計算機(jī)的單獨(dú)運(yùn)行，更別提僅僅一個微型計算機(jī)的存在(而例如等待另一個)；更確切地說整個系統(tǒng)總是運(yùn)行或停止。
專業(yè)人士可以把按照H.-J.Lohman的微型計算機(jī)系統(tǒng)考慮為具有WO94/08292的二個微同步的微處理器的一個處理器單元的有益實(shí)施例。通過實(shí)現(xiàn)在處理器單元內(nèi)部的微同步性此外不必要地顯現(xiàn)，在二個處理單元之間引入微同步性。
因此本發(fā)明的任務(wù)是，建立一個具有可加倍的處理器設(shè)備的處理器系統(tǒng)，在該系統(tǒng)中有關(guān)的處理器設(shè)備一方面可以運(yùn)行在一個微同步的運(yùn)行方式中，在該方式中設(shè)備的處理器在同一時鐘脈沖邊沿執(zhí)行相同的過程，并且對此相互檢查。另一方面一個處理器設(shè)備也應(yīng)當(dāng)能夠獨(dú)立地完整運(yùn)行。特別是應(yīng)當(dāng)在沒有中斷應(yīng)用特殊的控制的情況下可以最廣泛地執(zhí)行差錯監(jiān)控和差錯處理。
以開始提到形式的一個處理器設(shè)備為出發(fā)點(diǎn)借助于一個在處理器設(shè)備中預(yù)先規(guī)定的總線控制設(shè)備解決這個任務(wù)，該總線控制設(shè)備具有一個用于到至少一個另外的處理器設(shè)備的交叉的總線的接口，并且為此建立這個總線控制設(shè)備，在處理器設(shè)備運(yùn)行期間，在一個共同的與至少一個、經(jīng)過交叉總線連接的處理器設(shè)備微同步的運(yùn)行方式中，在一個經(jīng)過處理器總線的數(shù)據(jù)交換、例如處理器單元的一個數(shù)據(jù)存取的情況下，-計算或接收交換數(shù)據(jù)的特征，-經(jīng)過交叉總線與至少一個另外的總線控制設(shè)備交換特征，-如此獲得的特征與獨(dú)有的特征進(jìn)行比較，并且-在缺乏特征一致的情況下輸出一個差錯信號，該信號觸發(fā)處理器設(shè)備的一個差錯處理，例如差錯診斷。
該解決方案使這成為可能，即在沒有應(yīng)用運(yùn)行干擾的情況下需擔(dān)心，在運(yùn)行期間可靠地監(jiān)控處理器功能，并且在偏差的情況下迅速開始差錯處理。通過特征交換在微同步性的意義上允許二個或多個設(shè)備的并行運(yùn)行，并且在幾個系統(tǒng)時鐘的執(zhí)行時間之后能夠識別一個在差錯情況中出現(xiàn)的非同步性。因此在差錯情況下能夠運(yùn)行中斷，可是在等待情況下也把運(yùn)行中斷降低到最低限度或甚至于完全避免運(yùn)行中斷。
與按照H.-J.Lohman的系統(tǒng)不同，根據(jù)本發(fā)明借助于對此形成的特征檢查在一個處理器總線上存在的數(shù)據(jù)，這相當(dāng)于處理器設(shè)備的一個內(nèi)部狀態(tài)的檢查和因此一個較強(qiáng)控制的檢查。在根據(jù)本發(fā)明的處理器設(shè)備中進(jìn)行在未干擾運(yùn)行情況下的特征交換。
在本發(fā)明的一個優(yōu)選實(shí)施形式中，為了支持建立微同步的運(yùn)行，時鐘產(chǎn)生單元在一個預(yù)先確定的最大同步公差內(nèi)可以與第二個經(jīng)過交叉總線連接的處理器設(shè)備的一個時鐘產(chǎn)生單元同步，并且在時鐘產(chǎn)生單元的同步時鐘的基礎(chǔ)上該處理器單元可以通過一個起動信號在一個預(yù)先確定的最大時鐘偏差內(nèi)與這個第二處理器設(shè)備的一個處理器單元同步起動。只要在這種情況下涉及一個第二處理器設(shè)備，則這不理解為在處理器系統(tǒng)中對僅僅對二個設(shè)備的限制；相反就此指的是一個特別選擇的處理器設(shè)備、例如首先開始運(yùn)轉(zhuǎn)的或一個已經(jīng)激活的處理器設(shè)備。
對于特征控制的實(shí)施，總線控制設(shè)備比較有利地具有一個比較組件，在其輸入端上被供給特征，并且建立該特征(Signatur)的逐位比較。
為了平衡經(jīng)過交叉總線的傳輸時間，這是實(shí)用的，即獨(dú)有的特征經(jīng)過一個先進(jìn)先出存儲器時間延遲地被供給比較。
在一個另外的有益實(shí)施形式中總線控制設(shè)備具有一個交叉讀出設(shè)備，在一個與第二處理器設(shè)備的交叉讀出設(shè)備同步的時刻，在釋放讀出數(shù)據(jù)的情況下，建立該設(shè)備用于處理器設(shè)備和/或一個第二、經(jīng)過交叉總線連接的處理器設(shè)備的元件經(jīng)過交叉總線的相互讀出。這允許通這些元件、這些元件通過交叉總線同步、對非同步的(“異步的”)元件的存取。
對此，在對一個在處理器設(shè)備方面可以存取的元件讀存取時比較有利地為此建立交叉讀出設(shè)備，既經(jīng)過交叉總線傳遞由該元件獲得的數(shù)據(jù)。
同樣對此這是有利的，為此建立交叉讀出設(shè)備，代替對一個在第二處理器設(shè)備方面可以存取的元件的存取，經(jīng)過交叉總線由第二處理器單元接收相應(yīng)的數(shù)據(jù)。
為了管理對“非同步的”元件的存取這是有益的，即交叉讀出設(shè)備根據(jù)分配給相關(guān)元件的地址域的尋址控制對處理器設(shè)備或者第二處理器設(shè)備的元件的存取，對此-一個第一地址域分配給二個處理器設(shè)備對處理器設(shè)備的相關(guān)元件的存取，-一個第二地址域分配給二個處理器設(shè)備對第二處理器設(shè)備的相關(guān)元件的存取，以及-一個第三地址域分配給處理器設(shè)備對分別特有的元件的存取。
在一個另外優(yōu)選的實(shí)施形式中，總線控制設(shè)備具有一個交叉刷新主設(shè)備，為此建立該主設(shè)備，通過直接存取讀出動作存儲器的內(nèi)容，并且與各附屬的存儲器地址一起經(jīng)過交叉總線被傳遞。這使相關(guān)存儲器內(nèi)容的協(xié)調(diào)復(fù)制成為可能。
對此這是實(shí)用的，為了根據(jù)當(dāng)前狀態(tài)保持本身已經(jīng)復(fù)制的區(qū)域，為此建立該主設(shè)備，在處理器單元對在已經(jīng)傳遞的存儲器內(nèi)容的地址域內(nèi)的工作存儲器寫存取的情況下，經(jīng)過交叉總線分別傳遞相關(guān)存儲器數(shù)據(jù)的和存儲器地址的一個復(fù)制。
經(jīng)過交叉總線交換的數(shù)據(jù)比較有利地包含附加于在直接存儲時讀出或者寫入數(shù)據(jù)的，例如標(biāo)識數(shù)據(jù)、信息，這些信息表明數(shù)據(jù)塊的開始或結(jié)束，或包含一個用于區(qū)分?jǐn)?shù)據(jù)和地址的地址識別碼。
此外這是有益的，特別為了平衡在處理器設(shè)備中和在交叉總線上的不同數(shù)據(jù)傳輸速率，主設(shè)備具有一個先進(jìn)先出存儲器作為經(jīng)過交叉總線需傳輸?shù)臄?shù)據(jù)和地址的緩沖存儲器。
為了預(yù)防先進(jìn)先出存儲器的益出，主設(shè)備適當(dāng)?shù)鼐哂幸粋€信號輸出端，在先進(jìn)先出存儲器的一個預(yù)先確定占空系數(shù)的情況下激活該信號輸出端，并且該信號輸出端與處理器單元的輸入端連接，通過該輸出端延緩或暫時阻止處理器單元對工作存儲器的寫存取。
對于存儲器內(nèi)容的協(xié)調(diào)復(fù)制來說，此外這是有利的，總線控制設(shè)備具有一個交叉刷新從屬設(shè)備，為此建立該從屬設(shè)備，接收的存儲器內(nèi)容與分別附屬的存儲器地址一起經(jīng)過交叉總線在相應(yīng)的地址位上寫入工作存儲器中。
為了平衡不同的數(shù)據(jù)傳輸速率，這是有益的，交叉刷新從屬設(shè)備具有一個先進(jìn)先出存儲器作為經(jīng)過交叉總線傳輸?shù)臄?shù)據(jù)和地址的緩沖存儲器。
同樣通過一個包括至少二個所描述形式的處理器設(shè)備的處理器系統(tǒng)解決了上面提出的任務(wù)，在該系統(tǒng)中根據(jù)本發(fā)明-處理器設(shè)備彼此經(jīng)過交叉總線連接，-在一個公共時鐘的基礎(chǔ)上，在一個預(yù)先確定的最大時鐘偏差內(nèi)相互通過一個共同的起動信號可以同步起動處理器設(shè)備的處理器單元，并且-為此建立處理器設(shè)備的總線控制設(shè)備，在處理器單元經(jīng)過分別分配的處理器總線的接著的數(shù)據(jù)存儲時，經(jīng)過交叉總線交換關(guān)于該數(shù)據(jù)存取的特征，關(guān)于其一致性分析利用這個特征，并且在缺乏一致的情況下輸出一個差錯信號。
聯(lián)系根據(jù)本發(fā)明的處理器設(shè)備已經(jīng)說明了這個解決方案的優(yōu)點(diǎn)。
對此比較有利地建立處理器系統(tǒng)，根據(jù)一個差錯信號至少在那個觸發(fā)差錯信號的處理器設(shè)備中實(shí)施一個差錯處理，例如差錯診斷，并且在此期間在至少一個剩余的處理器設(shè)備中繼續(xù)進(jìn)行處理器系統(tǒng)的運(yùn)行。由此在處理器設(shè)備的一個中出錯的情況下處理器系統(tǒng)的“順利”繼續(xù)進(jìn)行運(yùn)行得以成功。
下面根據(jù)一個在圖中說明的、一個適合于ATM系統(tǒng)(異步傳輸模式系統(tǒng))的交換一個中繼站的處理器控制的實(shí)施例詳細(xì)闡述本發(fā)明。這些圖以方框圖的形式表明

圖1該實(shí)施例的處理器系統(tǒng)的元件的概要；圖2特征的檢查；圖3一個加倍元件的地址域的存儲器分配；圖4在建立微同步狀態(tài)期間數(shù)據(jù)/地址經(jīng)過交叉總線的傳遞，其中圖4a表明在“主設(shè)備”方的數(shù)據(jù)流，圖4b表明在“從屬設(shè)備”方的數(shù)據(jù)流；先談?wù)剬?shí)施例的說明，本發(fā)明并不僅限適用于一個ATM系統(tǒng)或一個另外的通信系統(tǒng)的中繼站的控制，而且可以用于任意另外的處理器控制的系統(tǒng)，在這些系統(tǒng)中根據(jù)所要求的差錯預(yù)防考慮作出處理器設(shè)備的加倍-或比較一般的是倍增。
處理器設(shè)備的加倍在圖1中指出了按照本發(fā)明的一個ATM中繼站的處理器控制PSR的基本元件。中繼控制PSR具有二個處理器設(shè)備MPU、MPU’(‘主處理單元’)，這二個處理器設(shè)備有基本上相同的結(jié)構(gòu)，其元件分別可以組合為一個或多個組件。在這個實(shí)施例中每個處理器設(shè)備MPU、MPU’形成為在插入式支架中的一個插件，這個插入式支架全部描述一個ATM中繼的處理器系統(tǒng)，對于處理器設(shè)備具有二個或多個插件位置，并且也可能預(yù)先規(guī)定這個應(yīng)用的其它元件，例如ATM網(wǎng)絡(luò)的驅(qū)動器組件和電源部分。對于中繼控制任務(wù)的執(zhí)行來說在處理器系統(tǒng)PSR中存在一個處理器設(shè)備基本上就足夠了，因?yàn)槿绱嗽O(shè)計每個處理器設(shè)備MPU、MPU’，即該處理器設(shè)備在不存在一個同伴設(shè)備MPU’、MPU的情況下可以維持完整運(yùn)行。加倍滿足這個目的，在激活處理器設(shè)備出錯的情況下盡可能“悄悄地”轉(zhuǎn)接到迄今的從屬處理器設(shè)備上。這種情況例如出現(xiàn)在-在本身非常可靠的系統(tǒng)中從未完全排除這種情況-差錯情況下或在處理器單元等待的情況下。
每個處理器單元MPU具有一個處理器單元CPU(‘中央處理器’)和一個工作存儲器MEM，其例如形成一個動態(tài)的RAM存儲器。其它可能的元件也許是一個永久性存儲器ROM(‘只讀存儲器’)，其例如形成為EPROM組件，并且含有處理器設(shè)備MPU的初始化所必需的程序和數(shù)據(jù)，以及是一個固定磁盤存儲器HDD，其不一定處于處理器設(shè)備MPU的插件上，可是明確地分配了這個固定磁盤存儲器。一個時鐘信號發(fā)生器CLK(‘時鐘’)提供一個例如100MHz的系統(tǒng)時鐘，這個時鐘用于處理器CPU的時鐘，并且用于與剩余的元件同步。此外通常預(yù)先規(guī)定應(yīng)用特殊的元件，例如一個ATM發(fā)射/接收組件ASE，該組件履行ATM中繼的真正功能，并且由處理器CPU控制這個組件。最后預(yù)先規(guī)定一個跟蹤接口HWT(‘硬件跟蹤接口’)，在該接口上可以連接一個用于處理器設(shè)備的運(yùn)行跟蹤(‘跟蹤’)的所謂跟蹤器。處理器總線PBU用于在處理器CPU和處理器設(shè)備的其它元件之間交換數(shù)字?jǐn)?shù)據(jù)。由上述元件中的一個或由一個特有的設(shè)備執(zhí)行處理器總線PBU的總線功能的控制。第二個處理器設(shè)備MPU’的元件與第一個處理器設(shè)備MPU的元件相同，并且因此具有在圖1中相同的參考符號，為了區(qū)分其補(bǔ)充了一個標(biāo)線(’)。
為了在加倍的處理器設(shè)備MPU、MPU’之間交換信號在每個處理器設(shè)備中預(yù)先規(guī)定一個總線控制設(shè)備BMI(‘總線存儲器接口’)。兩個處理器設(shè)備的總線控制設(shè)備彼此經(jīng)過一個特別為了產(chǎn)生和監(jiān)控微同步的目的建立的接口連接，該接口在下面被稱作交叉總線BXL(‘總線交叉線’；在縮寫和參考標(biāo)記中X代表英語的‘cross’)。在本實(shí)施例中總線控制設(shè)備BMI有益地承擔(dān)不僅控制交叉總線而且也控制處理器總線的功能。總線控制設(shè)備BMI可以作為特有的單元實(shí)現(xiàn)，或在使用處理器設(shè)備PSR的不同元件的情況下實(shí)現(xiàn)；同樣這些元件可以預(yù)先規(guī)定也適合于另外的任務(wù)的總線控制設(shè)備BMI。
交叉總線BXL是在二個處理器設(shè)備MPU、MPU’或者中繼控制PSR的總線控制設(shè)備BMI、BMI’之間的平行的、雙向總線。該交叉總線可以理解為半雙工16位總線或理解為全雙工8位總線，其中這個總線模式的調(diào)整嚴(yán)格地結(jié)合交叉總線BXL的運(yùn)行方式。在這種情況下區(qū)分關(guān)于在微同步的和非微同步的運(yùn)行之間的運(yùn)行模式，其中非微同步的運(yùn)行模式可以進(jìn)一步劃分為刷新階段、也就是說微同步運(yùn)行的產(chǎn)生、和“單獨(dú)存在的”運(yùn)行，在這個運(yùn)行中僅僅一個處理器設(shè)備MPU工作，而另外的MPU’不存在或準(zhǔn)備工作的，這也許是根據(jù)一個差錯或由等待決定的。總線控制設(shè)備BMI尤其依賴于處理器控制PSR的運(yùn)行模式管理，激活總線控制BMI的那些元件。為此另外的控制信號在總線控制設(shè)備BMI、BMI’之間經(jīng)過交叉總線BXL交叉，以便協(xié)調(diào)關(guān)于參與的處理器設(shè)備MPU、MPU’的運(yùn)行方式。
為了緩沖不同的經(jīng)過交叉總線BXL傳輸?shù)男畔?，有利地使用了先進(jìn)先出存儲器。先進(jìn)先出存儲器也表明FIFO存儲器(‘先進(jìn)先出’)、對列或排隊(duì)存儲器；在一個先進(jìn)先出存儲器中存儲的數(shù)據(jù)僅僅可以按其到達(dá)的順序調(diào)用，并且在調(diào)用之后從先進(jìn)先出存儲器中清除。只要兩個時鐘信號發(fā)生器在中繼控制PSR中處于無差錯狀態(tài)，兩個處理器設(shè)備的時鐘信號發(fā)生器CLK、CLK’附加可以同步的，更確切地說兩個信號發(fā)生器相互固定地同步。通過時鐘交叉線CXL(‘時鐘交叉線’)實(shí)現(xiàn)同步，時鐘交叉線在邏輯方面屬于交叉總線，可是在本實(shí)施例中單獨(dú)執(zhí)行同步。在初始化處理器設(shè)備MPU’時以此實(shí)現(xiàn)系統(tǒng)時鐘的同步，-只要存在-由時鐘信號發(fā)生器接管第一處理器設(shè)備MPU的時鐘。從那時起兩個時鐘信號發(fā)生器固定保持相互同步，對此依賴于實(shí)施形式確定允許的同步公差，例如納秒級的最大時間差。
微同步運(yùn)行方式本發(fā)明的主要目的是，在無干擾的運(yùn)行期間處理器設(shè)備MPU、MPU’可以同時在完整運(yùn)行中如此運(yùn)行，即其系統(tǒng)時鐘相互同步，并且其處理器CPU、CPU’在時鐘脈沖波前執(zhí)行同一個過程。同步性的這個特別形式在下面被稱作“微同步性”。該發(fā)明因此致力于產(chǎn)生、維持和監(jiān)控加倍系統(tǒng)PSR的同步運(yùn)行，包括在出錯情況下向外無干擾的轉(zhuǎn)接。
通過持續(xù)交換在處理器設(shè)備MPU、MPU’之間特征的形式的控制信號實(shí)現(xiàn)微同步運(yùn)行的監(jiān)控。特征包含用于檢查數(shù)據(jù)交換，也就是在此檢查處理器CPU經(jīng)過處理器總線PBU的數(shù)據(jù)存取的特征信息。這些特征例如可以按照一個檢驗(yàn)總和的形式或借助于一個組合的數(shù)據(jù)壓縮與選擇方法由此形成為超出數(shù)據(jù)存取的，例如讀出/寫入的數(shù)據(jù)、存儲器地址、端口地址等等的或一個預(yù)確定的分量的重要數(shù)值的識別代碼。以這種方式在干擾微同步運(yùn)行的情況下已交換的特征的內(nèi)容彼此偏離，并且因此可以用于干擾識別。
由此在四個系統(tǒng)時鐘的執(zhí)行時間后能夠識別在出錯情況下出現(xiàn)的非同步性。本發(fā)明的主要優(yōu)點(diǎn)在于，在一個硬件出錯或軟件出錯之后立刻插手差錯識別，并且可以引起轉(zhuǎn)接到無差錯的處理器設(shè)備上。
根據(jù)本發(fā)明處理器總線存取在兩個處理器設(shè)備MPU、MPU’中在微同步運(yùn)行模式下相互同步。經(jīng)過處理器CPU、CPU’的處理器總線PBU、PBU’可供使用的元件因此同樣遭受到微同步性，并且在每個處理器設(shè)備MPU、MPU’中分別形成一個“微同步范圍”MSY、MSY’，在圖1中以短劃線定界。二個“微同步的范圍”彼此通過時鐘信號發(fā)生器CLK、CLk’的公共的系統(tǒng)時鐘同步，在該范圍內(nèi)在相同的時鐘時間內(nèi)執(zhí)行相同的過程。只要無差錯地進(jìn)行微同步的運(yùn)行，二個處理器設(shè)備MPU、MPU’時鐘占據(jù)相同狀態(tài)。為了檢查微同步性，經(jīng)過交叉總線BXL交換特征。只要處理器設(shè)備的特征是相同的，在根據(jù)本發(fā)明的概念的意義上微同步性視為等待。在每個總線存取中由處理器CPU確定特征，并且特征被移交給總線控制設(shè)備BMI。在一個變體中，總線控制設(shè)備BMI本身也可以經(jīng)過處理器總線計算特征。
一個處理器設(shè)備MPU也可以具有這樣的元件，該元件不屬于一個“微同步范圍”MSY。如此不同步的元件是特別如此的元件，對于該元件來說同步于系統(tǒng)時鐘的存取是不可能的或不合理的。關(guān)于圖1，例如對于一個固定磁盤存儲器HDD或一個永久性存儲器ROM來說是這種情況。借助域一個或多個非同步的總線ABU實(shí)現(xiàn)到這些非同步元件的訪問，對此總線控制器BMI用作在一方面這個或者這些非同步的總線和另一方面“微同步的”處理器總線PBU之間的接口。一方面可以在分別特有的元件上實(shí)現(xiàn)對非同步元件的存取，例如在“主設(shè)備”方面處理器CPU從永久性磁盤ROM中讀取和相似的、“從屬”處理器CPU’從“從屬”方面的永久性磁盤ROM’中讀取。另一方面可以實(shí)現(xiàn)對一個確定元件、例如二個固定磁盤HDD、HDD’中的確定的一個的非同步存取，對此如此獲得的數(shù)據(jù)被復(fù)制給另外的處理器設(shè)備(‘cross read’-交叉讀取)。通過這種方式這是可能的，即僅僅簡單實(shí)現(xiàn)非同步元件，或如果非同步元件被加倍，則也可以認(rèn)為是不同的裝置。
微同步性的監(jiān)控(特征交換，差錯處理)為了檢查在微同步狀態(tài)中正確運(yùn)行，在處理器設(shè)備MPU、MPU’之間交換涉及處理器總線PBU、PBU’的數(shù)據(jù)的特征，并且相互進(jìn)行比較，參見圖2。通過處理其設(shè)備MPU的處理器CPU形成處理器總線PBU的特征psg。經(jīng)過交叉總線BXL提供伙伴設(shè)備MPU’的特征xsg。在這種情況下，為了平衡運(yùn)行時間延遲，經(jīng)過一個先進(jìn)先出存儲器PFF緩沖獨(dú)有的特征。二個特征被供給一個比較器VGL，該比較器逐位地比較這些特征并且在到達(dá)的特征至少一位不一致的情況下激活其輸出信號；該輸出信號經(jīng)過一個D觸發(fā)器停止提供時鐘脈沖，并且作為特征檢查信號sfl遞交給總線控制設(shè)備BMI的控制邏輯電路。
為了檢驗(yàn)的目的，可以模擬特征差錯。為此預(yù)先規(guī)定一個特有的差錯檢驗(yàn)輸入fti，該輸入激活一個邏輯電路FTL，其在伙伴特征中用該特有的特征的倒置第一位代替第一位b0。
只要不進(jìn)行交叉讀出存取，實(shí)現(xiàn)特征的交換。對此交叉總線有利地連接到全雙工運(yùn)行上，以至可以同時傳輸特征。如果出現(xiàn)交叉交叉讀取請求，則禁止特征交換，并且已經(jīng)接通用于交叉讀取的交叉總線的數(shù)據(jù)通路。當(dāng)在結(jié)束交叉讀取過程之后轉(zhuǎn)換到特征檢查時，觸發(fā)特征比較的信號還截止確定數(shù)目的時鐘，直到在特有的和交換的特征之間重新存在同步。
為了檢驗(yàn)的目的，此外也在微同步模式中經(jīng)過一個為此特地預(yù)先規(guī)定的輸入斷開特征檢查。這可以用于，為了檢驗(yàn)?zāi)康膯蝹€的處理器設(shè)備MPU偽裝為微同步運(yùn)行。
以一個狀態(tài)為出發(fā)點(diǎn)，在該狀態(tài)中二個處理器設(shè)備MPU、MPU’的工作存儲器MEM、MEN’的存儲器內(nèi)容是一致的，例如通過一個為此預(yù)先規(guī)定的起動信號、同步復(fù)位可以實(shí)現(xiàn)微同步的啟動，在需要時也可以通過一個處理器中斷實(shí)現(xiàn)這個同步復(fù)位。根據(jù)這個同步復(fù)位，在一個預(yù)先確定的最大時鐘偏差、所謂的容許的‘時鐘偏離’內(nèi)同步起動二個處理器設(shè)備CPU、CPU’，并且按順序微同步執(zhí)行其指令。
根據(jù)下面的狀態(tài)或事件-出現(xiàn)特征差錯-特征檢查信號sfl；-交叉讀取-超時(見下)；-出現(xiàn)另外的差錯中斷、例如根據(jù)在總線控制設(shè)備BMI中內(nèi)部差錯；-系統(tǒng)起動或復(fù)位；結(jié)束微同步運(yùn)行。在出錯情況下無差錯的處理器設(shè)備繼續(xù)運(yùn)行，并且因此承擔(dān)在“單獨(dú)存在”模式中運(yùn)行；只要這是可能的，另外的處理器設(shè)備實(shí)施自檢。通過相應(yīng)的指示或出錯信息當(dāng)然可以通知維護(hù)人模式變換。
對非同步范圍的存取(交叉讀取)從事于實(shí)施交叉讀取的、總線控制設(shè)備的元件在此稱作交叉讀出設(shè)備(BXR‘總線交叉讀取控制’)。交叉讀取設(shè)備可以作為總線控制設(shè)備BMI的特有單元實(shí)現(xiàn)或通過總線控制設(shè)備的不同元件實(shí)現(xiàn)；也可以為另外的任務(wù)預(yù)先規(guī)定交叉讀出設(shè)備的元件。交叉讀出設(shè)備有利于處理器設(shè)備MPU、MPU’的元件，特別是非同步元件經(jīng)過交叉總線BXL的相互讀?。辉谝粋€與伙伴交叉讀取出設(shè)備同步的時刻釋放交換的數(shù)據(jù)。
通過尋址分配給這些元件的地址域?qū)崿F(xiàn)加倍的非對元件，例如永久性存儲器ROM、ROM’的存取的控制。正如已經(jīng)提到的，這些可能的存取方式是對分別特有的元件(ROM/ROM’)、對第一處理器設(shè)備MPU的元件(ROM)或?qū)Φ诙幚砥髟O(shè)備MPU’的元件(ROM’)的存?。辉诘诙偷谌N情況中進(jìn)行同另外的處理器設(shè)備交叉的讀取過程。為了實(shí)現(xiàn)三個不同的存取，在處理器CPU可及的地址域內(nèi)與各個元件一致的地址域增加四倍。
在圖3中為加倍設(shè)備PSR的永久性存儲器ROM、ROM’的地址域Adr、Adr’表明了存儲器分配的圖例，這些地址域分別占有64MB的地址空間；因此整個分配給永久性存儲器的地址空間包含256MB，例如從基本地址512MB起。在對第一地址域Adr存取時，在第一存儲器ROM上存取第一總線控制設(shè)備BMI經(jīng)過相應(yīng)非同步的總線ASU從存儲器ROM中讀出數(shù)據(jù)，經(jīng)過交叉總線把數(shù)據(jù)傳遞給另外的設(shè)備BMI’，并且在二個處理器總線PBU、PBU’上同步釋放數(shù)據(jù)。對第二地址域Adr’的存取相當(dāng)于對第二存儲器ROM’的存取，在這個存儲器中代替對特有存儲器ROM的存取，第一處理器設(shè)備經(jīng)過交叉總線BXL從第二處理器設(shè)備中接收數(shù)據(jù)類似于先前的情況，第二總線控制設(shè)備BMI’經(jīng)過相應(yīng)非同步的總線ASU’從存儲器ROM’中讀出數(shù)據(jù)，經(jīng)過交叉總線把數(shù)據(jù)傳遞給第一設(shè)備BMI，并且在二個處理器總線PBU、PBU’上同步釋放數(shù)據(jù)。在對第三地址域Adr/Adr’的存取時，在二個處理器設(shè)備MPU、MPU’中實(shí)現(xiàn)對分別特有的永久存儲器ROM、ROM’的存取，不使用交叉總線。第四地址域沒有獨(dú)特意義，并且例如象第三域一樣可以配備相同的功能。
通過交叉讀出原理因此在微同步的范圍內(nèi)使二個處理器CPU、CPU’對一個部件的非同步的數(shù)據(jù)區(qū)MSY的存取成為可能。除了經(jīng)過非對稱總線ABU的存取之外，如此也講述了對總線控制設(shè)備BMI的內(nèi)部寄存器的存取。經(jīng)過交叉總線BXL通過分別特有的請求信號信令化對非同步區(qū)域或者總線控制設(shè)備的內(nèi)部寄存器的存取，這些請求信號分別長時間地激活一個公共的總線周期。通過一個附加的方向信號表明在總線控制設(shè)備BMI、BMI’之間的數(shù)據(jù)轉(zhuǎn)移的方向。
借助于一個所謂的就緒信號實(shí)現(xiàn)交叉讀出的數(shù)據(jù)釋放到處理器總線PBU、PBU’上。在對除了同步范圍之外的所有元件的所有存取中使用這個就緒信號，以及用于“空寫”存取，這是對非同步總線ABU、ABU’或總線控制設(shè)備的寄存器的寫存取，在存取中沒有數(shù)據(jù)傳輸并且因此沒有數(shù)據(jù)可以用于處理器CPU、CPU’的同步。如果相應(yīng)的請求是合適的，并且激活交叉讀出功能，則就緒信號經(jīng)過交叉總線BXL傳輸?shù)交锇樵O(shè)備；在伙伴方面就緒信號恰當(dāng)?shù)嘏鋫湟粋€超時。如果沒有成功地交叉讀出而輸出超時，則觸發(fā)一個差錯信號和此外一個中斷信號，以便防止系統(tǒng)閉鎖和結(jié)束微同步運(yùn)行。從包括內(nèi)部延遲在內(nèi)的非同步總線的一個周期的最大持續(xù)時間中得出超時的持續(xù)時間。典型值例如是330個時鐘周期。
在交叉讀出超時的情況下差錯信號的觸發(fā)是必要的，因?yàn)榻邮諉卧豢赡苤袛嘟徊孀x出過程，而發(fā)射單元的激勵器還是有效的；當(dāng)然存在受到損害的危險。
如果不經(jīng)過交叉總線接通就緒信號，則在非微同步的運(yùn)行中交叉讀出請求和“空寫”請求也可以是有效的?？墒窃诜峭降倪\(yùn)行中也起動超時-該超時安全停止，因?yàn)闆]有得出伙伴設(shè)備的就緒信號-并且通過與此連接的中斷信號在非微同步的運(yùn)行中告知對伙伴設(shè)備的非法存取的運(yùn)行軟件。
也可以為微同步區(qū)域的另外元件對非同步元件的存取激活交叉讀取過程，例如在一個為具有在工作存儲器和固定磁盤存儲器之間通過例如直接存取的數(shù)據(jù)交換的非同步范圍的固定磁盤在工作存儲器中設(shè)置的存儲器緩沖器中。
微同步性的建立(交叉刷新)按照本發(fā)明在較短時間內(nèi)以一個狀態(tài)為出發(fā)點(diǎn)，在該狀態(tài)中僅僅一個處理器設(shè)備MPU有效(在完整運(yùn)行狀態(tài)中鑒于處理器系統(tǒng)PSR的運(yùn)行作為中繼控制)，在沒有運(yùn)行干擾的情況下微同步運(yùn)行的建立是可能的。第二處理器設(shè)備MPU’，其例如恰好嵌入或復(fù)位，并且這時初始化其“從屬”運(yùn)行，達(dá)到激活處理器設(shè)備MPU的當(dāng)前狀態(tài)。這個刷新發(fā)生“在后臺”，也就是沒有中繼控制PSR的運(yùn)行過程的延遲。更新的目的是存儲器內(nèi)容和也許的外圍狀態(tài)的、比如在此的ATM組件、二個處理器設(shè)備MPU、MPU’的一致。為了這個目的，根據(jù)本發(fā)明為此建立總線控制設(shè)備BMI，在微同步運(yùn)行中經(jīng)過處理器總線PBU在處理器CPU的一個存取間隔期間直接對處理器設(shè)備的元件、尤其是對處理器總線進(jìn)行存取，并且經(jīng)過交叉總線BXL交換在直接存取時讀出和/或?qū)懭氲倪@些數(shù)據(jù)或涉及如此的數(shù)據(jù)。
為了實(shí)施刷新在“從屬”MEM’中復(fù)制“激活”工作存儲器MEM的存儲器內(nèi)容。借助于總線控制設(shè)備BMI經(jīng)過處理器總線PBU在激活處理器設(shè)備CPU的存取間隔期間的直接存取實(shí)現(xiàn)“激活”工作存儲器MEM的讀出(‘交叉復(fù)制’)。讀出的存儲器內(nèi)容經(jīng)過交叉總線BXL發(fā)送到從屬處理器設(shè)備。附加地在對工作存儲器MEM寫存取時在已經(jīng)傳遞的存儲器內(nèi)容的區(qū)域內(nèi)更新“從屬”存儲器MEM’的相應(yīng)地址域的內(nèi)容(‘交叉更新’)，這時通過分別復(fù)制相關(guān)數(shù)據(jù)和處理器總線PBU的存儲器地址和經(jīng)過交叉總線BXL傳遞實(shí)現(xiàn)的。
對于交叉讀出的實(shí)施，總線控制設(shè)備BMI(自然分別在二個處理器設(shè)備中)具有一個交叉刷新主設(shè)備BXUM(‘總線交叉更新主機(jī)’)和一個交叉刷新從屬設(shè)備BXUS(‘總線交叉更新從屬設(shè)備’)。交叉刷新設(shè)備BXUM、BXUS可以實(shí)現(xiàn)為總線控制設(shè)備BMI特有的單元，共同在一個交叉刷新單元中或通過總線控制設(shè)備的不同元件實(shí)現(xiàn)；也可以為另外的任務(wù)預(yù)先規(guī)定交叉刷新設(shè)備的元件。下面為了簡潔起見交叉刷新設(shè)備稱作主機(jī)BXUM或者從屬設(shè)備BXUS。在刷新階段期間激活處理器設(shè)備MPU的主機(jī)BXUM是發(fā)射機(jī)，其通過直接存取讀出工作存儲器MEM的內(nèi)容，并把內(nèi)容與分別附屬的存儲器地址一起經(jīng)過交叉總線BXL傳遞，從屬處理器設(shè)備MPU’的從屬設(shè)備BXUS’是接收機(jī)，其經(jīng)過交叉總線BXL把與分別附屬的存儲器地址一起共同接收的存儲器內(nèi)容在相應(yīng)的位置上寫入在工作存儲器MEM’中。在圖4中指出了在忽略全部的對于理解非絕對需要的元件，特別是控制線路和主設(shè)備與交叉總線的禁止信號的情況下在經(jīng)過交叉總線BXL的交叉刷新時數(shù)據(jù)流的基本特征。
在一個處理器設(shè)備上-排除檢驗(yàn)?zāi)康?始終或者激活主機(jī)BXUM或者激活從屬設(shè)備BXUS，可是不是同時激活二者。同樣根據(jù)刷新過程的實(shí)質(zhì)在處理器系統(tǒng)PSR中始終僅僅激活處理器設(shè)備MPU、MPU’的主機(jī)中的一個。后者在處理器設(shè)備中借助于一個用于激活分別特有的主機(jī)BXUM的交叉刷新釋放信號(BXUN可能)保證，在處理器設(shè)備之間如此交叉這些信號，即禁止另外處理器設(shè)備的主機(jī)。在微同步運(yùn)行方式期間-可以排除檢驗(yàn)?zāi)康?截止交叉刷新設(shè)備BXUM、BXUS，特別是禁止在完整運(yùn)行狀態(tài)中通過從屬設(shè)備BXUS對工作存儲器的寫入。
交叉刷新主設(shè)備交叉刷新主設(shè)備BXUM具有二個區(qū)間寄存器，其關(guān)于工作存儲器MEM定義一個地址區(qū)間，從該區(qū)間中讀出存儲器內(nèi)容并復(fù)制到“非激活”方面。在通過區(qū)間寄存器定義的地址區(qū)間的存儲器內(nèi)容實(shí)現(xiàn)復(fù)制之后繼續(xù)移動區(qū)間，有益地到與這個區(qū)間臨接的地址區(qū)間。同時，通過這個寄存器結(jié)合工作存儲器MEM的基準(zhǔn)地址定義已經(jīng)復(fù)制的區(qū)域，該區(qū)域在寫存取時在相應(yīng)的“非激活”存儲器區(qū)域MEM’中被更新。
在刷新階段期間，主設(shè)備方面MPU的交叉刷新主機(jī)BXUM檢查通過區(qū)間寄存器在所有寫存取中以及在“交叉復(fù)制”的直接讀存取中確定的工作存儲器MEM的存儲器區(qū)域。如果識別一個如此的存取，則經(jīng)過交叉總線BXL傳輸該存取的地址和數(shù)據(jù)以及附加信息，例如一個用于區(qū)分地址和數(shù)據(jù)的特征位和/或一個用于標(biāo)記數(shù)據(jù)串結(jié)束的特征位。在本實(shí)施例的情況下數(shù)據(jù)串結(jié)束的標(biāo)記是必需的，因?yàn)锳TM應(yīng)用的一個完整的數(shù)據(jù)組，即一個所謂的數(shù)據(jù)串，包含20個字長。依賴于實(shí)施形式經(jīng)過交叉總線可以傳輸另外的附加信息。
在每個處理器總線周期中，以一個地址有效信號接受在主機(jī)BXUM的地址比較寄存器中的地址，并且與區(qū)間寄存器進(jìn)行比較。比較的結(jié)果與工作存儲器的寫信號和總線控制設(shè)備BMI的直接存取信號一起被分析求值，并從中推導(dǎo)出，是否執(zhí)行一個交叉刷新周期用于經(jīng)過交叉總線PBU傳輸數(shù)據(jù)到處理器總線PBU上。如果不，則主機(jī)BXUM等待緊接著的有效地址。如果與此相反初始化交叉刷新周期，在一個預(yù)先規(guī)定在主機(jī)BXUM中的先進(jìn)先出存儲器中寫入數(shù)據(jù)。
在本實(shí)施例中，在一個數(shù)據(jù)串周期期間隨著處理器總線PBU的每個時鐘周期出現(xiàn)總線寬的新數(shù)據(jù)，也就是說一個32位字。在具有16位總線寬的交叉總線BXL上因此需要二個時鐘周期。為了不使處理器設(shè)備MPU減速，在主機(jī)BXUM中為了消除在交叉總線BXL上的瓶頸預(yù)先規(guī)定一個先進(jìn)先出存儲器MFF(‘主先進(jìn)先出’)。正如在圖4a的方框電路圖中指出的，實(shí)現(xiàn)在具有各32位的主先進(jìn)先出存儲器MFF中寫入，在讀出期間，也就是說經(jīng)過交叉總線BXL的傳遞，分別提供16位。寫入每個有交叉刷新義務(wù)的地址pad和每個有交叉刷新義務(wù)的數(shù)據(jù)pdt。地址pad和數(shù)據(jù)字pdt經(jīng)過用于控制時鐘布局的D寄存器和一個乘法器MUX被供給先進(jìn)先出存儲器MFF。
正如已經(jīng)提到的，在主先進(jìn)先出存儲器MFF中分別32位方式地或34位方式地寫入并且16位方式地或者18位方式地讀出。為了能夠以32位傳輸全部地址，與附屬的特征位pkb一起、可是沒有二個最高位地傳輸?shù)刂穚ad。在本實(shí)施例中最高位的傳輸是多余的，因?yàn)楣ぷ鞔鎯ζ鱉EM僅僅占用一部分地址空間。主先進(jìn)先出存儲器MFF的深度總計為例如20乘34位，對此從各16位的地址和數(shù)據(jù)，加上附加信息中得出34位，并且與ATM應(yīng)用的數(shù)據(jù)串長度一致選擇數(shù)目20。主先進(jìn)先出存儲器MFF與另一個處理器設(shè)備MPU’的一個從屬先進(jìn)先出存儲器SFF(‘從FiFo’)連接，并且只要其不是空的，發(fā)送給這個從屬先進(jìn)先出存儲器地址字和數(shù)據(jù)字。
在特殊的情況中，例如如果在激活處理器設(shè)備MPU中連續(xù)出現(xiàn)多個有交叉刷新義務(wù)的數(shù)據(jù)串，并因此先進(jìn)先出存儲器達(dá)到了其飽和狀態(tài)，則需減慢這些數(shù)據(jù)串。借助與一個特有的信號告知工作存儲器MEM的控制器主先進(jìn)先出存儲器MFF達(dá)到飽和，該信號減慢對存儲器的寫存取，例如僅僅允許多次地以一半的時鐘速率進(jìn)行寫存取，或短暫地阻止寫存取，直到撤回這個信號。如果該先進(jìn)先出存儲器MFF快速地充滿，也就是例如僅僅還二個記錄是空的，并且識別有交叉刷新義務(wù)的總線存取，則當(dāng)然激活該信號。因此防止，減慢初始化本來沒有交叉更新的存取。
交叉刷新從屬設(shè)備該從屬設(shè)備BXUS’接收主設(shè)備BXUM經(jīng)過交叉總線BXL發(fā)送的數(shù)據(jù)。在本實(shí)施例中每一個周期接收16位數(shù)據(jù)和2位控制信息(地址/數(shù)據(jù)特征位和數(shù)據(jù)串結(jié)束特征位)。正如已經(jīng)提到的，該從屬設(shè)備BXUS’同樣具有一個先進(jìn)先出存儲器，從屬先進(jìn)先出存儲器SFF，在該該存儲器中一方面經(jīng)過交叉總線BXL寫入到達(dá)的數(shù)據(jù)，，另一方面讀出數(shù)據(jù)并轉(zhuǎn)交到處理器總線PBU’上。如果存在至少一組地址字和數(shù)據(jù)字(也就是先進(jìn)先出存儲器中的至少二個記錄)，處理器總線PBU’要求，只要對于從屬設(shè)備BXUS’處理器總線是空的，就對工作存儲器MEM’執(zhí)行一個寫周期；在此期間在從屬設(shè)備BXUM上的等待信號防止丟失數(shù)據(jù)。
正如從圖4b的方框電路圖中獲悉的，從屬先進(jìn)先出存儲器SFF包括二個具有例如各36個單元深度的信息組FF0、FF1，在這些單元中交替地寫入。經(jīng)過交叉總線BXL一定依次接收一個長字的較高的16位字hsw和一個長字的較低16位字lsw；一個乘法其MUX執(zhí)行這些字hsw、lsw以及特征位pkb在先進(jìn)先出存儲器信息組FF0、FF1上的分配。通過這種方式，實(shí)施2×16位到32位(34位)的轉(zhuǎn)換。二個字hsw、lsw的特征位是彼此冗余的，并且因此地址pad或者數(shù)據(jù)pdt的每長字僅僅一次地存儲。由此得出，一個信息組FF0是18位寬的，另一個信息組FF1是16位寬的。對過交叉總線BXL來到的數(shù)據(jù)hsw、lsw、pkb結(jié)束計時鐘，并放置在一個總線上，在該總線上存在先進(jìn)先出存儲器單元FF0、FF1的輸入端。由一個6位的寫計數(shù)器控制信息組FF0、FF1輸入端的控制線，對此寫計數(shù)器的最低位對此進(jìn)行判斷，在哪一個先進(jìn)先出存儲器信息組中寫入。對此僅僅在具有偶數(shù)地址的記錄中同時存儲控制位pkb，因?yàn)樵瓌t上以32位格式進(jìn)行處理器總線存取。
在從屬先進(jìn)先出存儲器SFF的讀出時，首先在地址比較寄存器中存入地址pad，并且在那與區(qū)間寄存器進(jìn)行比較。如果地址不在置入的范圍內(nèi)或不涉及一個適合的地址，則從屬設(shè)備BXUS’停止運(yùn)行，并且通過一個信號輸出表明這個差錯，該差錯例如觸發(fā)用于差錯處理的中斷。如果地址是正常的，請求處理器總線PBU’發(fā)出請求。如果從屬設(shè)備BXUS’得到總線，則在存儲器MEM’上實(shí)施一個寫周期。數(shù)據(jù)放置在處理器總線PBU’上，直到在先進(jìn)先出存儲器SFF中同時存儲的特征位的信令表明數(shù)據(jù)串結(jié)束。
正如已經(jīng)說明的，從屬設(shè)備BXUS’具有一個由二部分組成的從屬先進(jìn)先出存儲器SFF，其發(fā)生脈沖發(fā)式地工作并且可以同時寫入和讀出。在先進(jìn)先出存儲器SFF中的一個記錄包括34位。其中32位是數(shù)據(jù)pdt和地址pad，正如上面附加闡述的兩個剩余的位是特征位pkb，該特征位用于控制總線周期的次序?？墒鞘冀K32位方式地、不考慮特征位地、實(shí)現(xiàn)在交叉總線BXL上的數(shù)據(jù)傳輸，該特征位以地址字的形式在交叉總線上共同傳輸。如果在從屬先進(jìn)先出存儲器SFF中達(dá)到滿狀態(tài)，以至可以暫存少于20長字，通過已經(jīng)提到的禁止信號禁止另外的數(shù)據(jù)經(jīng)過交叉總線BSL通過伙伴設(shè)備MPU的主設(shè)備BXUM的傳遞。
如果并且只要主先進(jìn)先出存儲器是空的，就從主先進(jìn)先出存儲器MFF中讀出地址/數(shù)據(jù)。在本實(shí)施例中通過一個Silo禁止信號實(shí)現(xiàn)在主先進(jìn)先出存儲器和從屬先進(jìn)先出存儲器MFF、SFF之間的協(xié)調(diào)，該禁止信號來源于從屬處理其設(shè)備的從屬設(shè)備BXUS’，并且用于，封鎖主先進(jìn)先出存儲器MFF的讀出。例如這可能是必需的，此外不消除從屬先進(jìn)先出存儲器SFF的溢出。這是通過一個特有的監(jiān)控電路如下保證的。如果在從屬設(shè)備BXUS’上先進(jìn)先出存儲器SFF超出一個預(yù)確定的界限被填滿-例如如果僅僅多個16長字是空的，因此不在可能存儲一個完整的ATM數(shù)據(jù)串-，則設(shè)置Silo禁止信號，其被供給伙伴方面(激活處理器設(shè)備MPU)的從屬設(shè)備BXUM。如果在激活從設(shè)備BXUM期間設(shè)置這個信號，則借助于從屬控制器的一個內(nèi)部封鎖信號封鎖處理器總線PBU和/或處理器CPU，以便阻止另外數(shù)據(jù)的發(fā)送。此外，在從屬設(shè)備BXUM中起動128個時鐘的超時；在超時溢出的情況下重新取消封鎖信號，從屬設(shè)備BXUM停止，并且例如借助于一個NMI中斷觸發(fā)差錯處理。這是一個安全措施，其避免處理器設(shè)備MPU在伙伴設(shè)備MPU’的硬件差錯情況下的持續(xù)封鎖。
除了在有效的交叉刷新主設(shè)備BXUM中，在所有系統(tǒng)狀態(tài)中禁止先進(jìn)先出存儲器的作用，以便防止例如由于一個損壞的從屬設(shè)備BXUS’而無意地封鎖交叉總線BXL。在XUM的輸入端上Silo禁止信號如此遭受邊緣識別，即如果出現(xiàn)下降邊緣-禁止信號是低電平有效-并且激活主設(shè)備BXUM，則僅僅激活內(nèi)部封鎖信號。
微同步運(yùn)行的起動交叉刷新最后實(shí)現(xiàn)一種狀態(tài)，在該狀態(tài)中二個處理器設(shè)備MPU、MPU’的工作存儲器MEM、MEM’的存儲器內(nèi)容一致。如果是這種情況，總線控制設(shè)備BMI觸發(fā)一個信號，同步復(fù)位，其激活微同步模式并引起，二個處理器CPU、CPU’微同步地處理如下指令。
檢驗(yàn)交叉刷新為了檢驗(yàn)交叉刷新功能，在微同步運(yùn)行期間或在一個處理器設(shè)備MPU的單獨(dú)存在的運(yùn)行中預(yù)先規(guī)定一個交叉刷新檢驗(yàn)環(huán)路(BXUT、‘總線交叉更新檢驗(yàn)環(huán)路’)，可以經(jīng)過一個特有的控制電路激活這個交叉檢驗(yàn)環(huán)路。僅僅在這個檢驗(yàn)情況下這時可能的，同時激活這個處理器設(shè)備的主設(shè)備BXUM和從屬設(shè)備BXUS。這個檢驗(yàn)環(huán)路一起迅速地接通一個處理器設(shè)備的主設(shè)備BXUM和從屬設(shè)備BXUS，可是截止經(jīng)過交叉總線BXL到另一個處理器設(shè)備MPU’的連接。后者是必需的，以便避免在數(shù)據(jù)線上意外的短路。在數(shù)據(jù)從主設(shè)備BXUM到從屬設(shè)備BXUS的內(nèi)部傳送時，給地址配備一個在特有的寄存器中存儲的偏移，因此從屬設(shè)備BXUS不把數(shù)據(jù)重新寫在這個地址位上。
注明，交叉刷新的實(shí)現(xiàn)本來不以此為前提，參與的處理器設(shè)備可以在一個微同步的運(yùn)行方式中運(yùn)行；更確切地說交叉刷新機(jī)理適合于普通形式的加倍處理器設(shè)備，在這個處理器設(shè)備中要求例如工作存儲器的相互更新。
權(quán)利要求
1．處理器設(shè)備(MPU)，其具有一個時鐘產(chǎn)生單元(CLK)、一個處理器單元(CPU)、一個工作存儲器(MEM)和一個作為處理器單元與工作存儲器的數(shù)據(jù)總線和地址總線建立的處理器總線(PBU)，其特征在于，一個總線控制設(shè)備(BMI)，其具有到至少一個另外的處理器設(shè)備(MPU’)的、適合于交叉總線(BXL)的一個接口，如此建立這個總線控制設(shè)備，在處理器設(shè)備(MPU)的運(yùn)行期間，在一個共同的與至少一個經(jīng)過交叉總線連接的處理器設(shè)備(MPU’)微同步的運(yùn)行方式中，在經(jīng)過處理器總線(BPU)的數(shù)據(jù)交換，例如處理器單元(CPU)的一個數(shù)據(jù)存取的情況下，-計算或接收交換數(shù)據(jù)的特征(psg)，-與一個至少另外的總線控制設(shè)備(BMI’)經(jīng)過交叉總線(BXL)交換這個特征，-如此得到的特征(xsg)與獨(dú)有的特征(psg)比較，并且-在特征缺乏一致的情況下輸出一個差錯信號(sfl)，該信號觸發(fā)處理器設(shè)備(MPU)的一個差錯處理，例如差錯診斷。
2．按照權(quán)利要求1的處理器設(shè)備(MPU)，其特征在于，時鐘產(chǎn)生單元(CLK)在一個預(yù)先確定的最大同步公差內(nèi)可以與第二個經(jīng)過交叉總線連接的處理器設(shè)備(MPU’)的一個時鐘產(chǎn)生單元(CLK’)同步，并且處理器單元(CPU)在時鐘產(chǎn)生單元(CLK)的同步時鐘基礎(chǔ)上在一個預(yù)先確定的最大時鐘偏差內(nèi)通過一個起動信號可以與第二處理器設(shè)備(MPU’)的一個處理器單元(CPU’)同步起動。
3．按照權(quán)利要求1或2的處理器設(shè)備(MPU)，其特征在于，總線控制設(shè)備(BMI)具有一個比較組件(VGL)，經(jīng)過其輸入端輸送特征(psg、xsg)，并且該比較組件被建立用于逐位比較特征。
4．按照權(quán)利要求1至3之一的處理器設(shè)備(MPU)，其特征在于，獨(dú)有的特征(psg)經(jīng)過一個先進(jìn)先出存儲器(PFF)被時間延遲地供給比較。
5．按照權(quán)利要求1至4之一的處理器設(shè)備(MPU)，其特征在于，總線控制設(shè)備(BMI)具有一個交叉讀出設(shè)備，其在釋放讀出數(shù)據(jù)的情況下在與第二處理器設(shè)備(MPU’)的交叉讀出設(shè)備同步的時刻被建立用于處理器設(shè)備(MPU)的和/或第二經(jīng)過交叉總線(BXL)連接的處理器設(shè)備(MPU’)的元件經(jīng)過交叉總線的相互讀取。
6．按照權(quán)利要求5的處理器設(shè)備(MPU)，其特征在于，為此建立這個交叉讀出設(shè)備，在對一個在處理器設(shè)備(MPU)方面可以存取的元件讀存取時，經(jīng)過交叉總線(BXL)傳遞這個元件獲得的數(shù)據(jù)。
7．按照權(quán)利要求5或6的處理器設(shè)備(MPU)，其特征在于，為此建立交叉讀出設(shè)備，代替一個對在第二處理器設(shè)備(MPU’)方面可以存取的元件的讀存取，經(jīng)過交叉總線(BXL)由第二處理器設(shè)備(MPU’)接收相應(yīng)的數(shù)據(jù)。
8．按照權(quán)利要求5至7之一的處理器設(shè)備(MPU)，其特征在于，交叉讀出設(shè)備根據(jù)分配給相關(guān)元件的地址域的尋址控制對處理器設(shè)備(MPU)的或者第二處理器設(shè)備(MPU’)的元件的存取，其中-分配給兩個處理器設(shè)備(MPU、MPU’)對處理器設(shè)備(MPU)的相關(guān)元件的存取一個第一地址域，-分配給兩個處理器設(shè)備對第二處理器設(shè)備(MPU’)的相關(guān)元件的存取一個第二地址域，-分配給處理器設(shè)備對分別特有的元件的存取一個第三地址域。
9．按照權(quán)利要求1至8之一的處理器設(shè)備(MPU)，其特征在于，總線控制設(shè)備(BMI)具有一個交叉刷新主設(shè)備(BXUM)，為此建立這個交叉刷新主設(shè)備，通過直接存取讀出工作存儲器(MEM)的內(nèi)容，并且經(jīng)過交叉總線(BXL)與分別附屬的存儲器地址一起傳遞這個內(nèi)容。
10．按照權(quán)利要求9的處理器設(shè)備(MPU)，其特征在于，為此建立這個主設(shè)備(BXUM)，在處理器單元(CPU)對工作存儲器(MEM)寫存取時在已經(jīng)傳遞的存儲器內(nèi)容的地址域內(nèi)經(jīng)過交叉總線(BXL)分別傳遞相關(guān)存儲器數(shù)據(jù)和存儲器地址的復(fù)制。
11．按照權(quán)利要求9或10的處理器設(shè)備(MPU)，其特征在于，經(jīng)過交叉總線交換的數(shù)據(jù)包含附加與在直接存儲時讀出或者寫入數(shù)據(jù)的信息，例如特征位，其表明數(shù)據(jù)塊的開始或結(jié)束，或用于區(qū)分地址和數(shù)據(jù)的地址識別碼。
12．按照權(quán)利要求9至11之一的處理器設(shè)備(MPU)，其特征在于，主設(shè)備(BXUM)具有一個先進(jìn)先出存儲器(MFF)作為適合于經(jīng)過交叉總線需傳輸?shù)臄?shù)據(jù)和地址的緩沖存儲器。
13．按照權(quán)利要求12的處理器設(shè)備(MPU)，其特征在于，主設(shè)備(BXUM)具有一個信號輸出端，在先進(jìn)先出存儲器(MFF)的預(yù)先確定占空系數(shù)的情況下激活這個信號輸出端，并且該輸出端與處理器單元(CPU)的一個輸入端連接，通過該輸出端減緩或者短暫阻止處理器單元(CPU)對工作存儲器(MEM)的寫存取。
14．按照權(quán)利要求9至13之一的處理器設(shè)備(MPU)，其特征在于，總線控制設(shè)備(BMI)具有一個交叉刷新從屬設(shè)備(BXUS’)，為此建立這個交叉刷新從屬設(shè)備，經(jīng)過交叉總線(BXL)接收的存儲器內(nèi)容與分別附屬的存儲器地址一起在相應(yīng)的地址位上寫入在工作存儲器(MEM)中。
15．按照權(quán)利要求14的處理器設(shè)備(MPU)，其特征在于，交叉刷新從屬設(shè)備具有一個先進(jìn)先出存儲器(SFF)作為適合于經(jīng)過交叉總線傳輸?shù)臄?shù)據(jù)和地址的緩沖存儲器。
16．處理器系統(tǒng)(PSR)，包括至少兩個按照上述權(quán)利要求之一的處理器設(shè)備(MPU、MPU’)，其特征在于，-處理器設(shè)備(MPU、MPU’)彼此經(jīng)過交叉總線(BXL)連接，-處理器設(shè)備(MPU、MPU’)的處理器單元(CPU、CPU’)在一個公共時鐘基礎(chǔ)上相互通過一個公共起動信號在一個預(yù)先確定的最大的時鐘偏差內(nèi)可以同步起動，并且-為此建立處理器設(shè)備(MPU、MPU’)的總線控制設(shè)備(BMI、BMI’)，在處理器單元(CPU、CPU’)經(jīng)過分別分配的處理器總線(PBU、PBU’)的每個接著的數(shù)據(jù)存取中，經(jīng)過交叉總線(BXL)交換關(guān)于這個數(shù)據(jù)存取的特征(psg、xsg)，關(guān)于其一致性對該特征進(jìn)行分析，并在缺乏一致性的情況下輸出一個差錯信號。
17．按照權(quán)利要求16的處理器系統(tǒng)(PSR)，其特征在于，為此建立該處理器系統(tǒng)，根據(jù)一個差錯信號至少在這個處理器設(shè)備(MPU)中，該處理器設(shè)備觸發(fā)這個差錯信號，實(shí)施一個差錯處理，例如差錯診斷，并且在此期間在至少一個剩余的處理器設(shè)備(MPU’)上繼續(xù)進(jìn)行處理器系統(tǒng)的運(yùn)行。
全文摘要
一個處理器設(shè)備(MPU),其具有一個時鐘產(chǎn)生單元(CLK)、一個處理器單元(CPU)、一個工作存儲器(MEM)、一個處理器總線(PBU)以及一個總線控制設(shè)備(BMI),該總線控制設(shè)備具有到至少一個另外的處理器設(shè)備(MPU”)的、適合于交叉總線(BXL)的接口?？偩€控制設(shè)備(BMI)監(jiān)控處理器設(shè)備(CPU)經(jīng)過處理器總線(PBU)的數(shù)據(jù)存取,并且經(jīng)過該交叉總線(BXL)交換關(guān)于這個數(shù)據(jù)存取的信號,分析這些信號,并且依賴于分析的結(jié)果輸出一個差錯信號。在一個處理器系統(tǒng)(PSR)中,該系統(tǒng)包括至少二個彼此經(jīng)過交叉總線(BXL)連接的處理器設(shè)備(MPU、MPU’),同步起動處理器設(shè)備(MPU、MPU’)的處理器單元(CPU、CPU’);處理器設(shè)備(MPU、MPU’)的總線控制設(shè)備(BMI、BMI’)在處理器單元(CPU、CPU’)的每個數(shù)據(jù)存取中經(jīng)過交叉總線交換信號,并且在缺乏一致的情況下輸出一個差錯信號。當(dāng)在一個處理器設(shè)備(MPU)中出錯的情況在另外的處理器設(shè)備(MPU’)上繼續(xù)進(jìn)行處理器系統(tǒng)(PSR)的運(yùn)行。
文檔編號G06F11/20GK1309789SQ99808720
公開日2001年8月22日 申請日期1999年7月1日 優(yōu)先權(quán)日1998年7月16日
發(fā)明者W·凱恩拉斯, M·格哈梅施盧, S·克內(nèi)希特 申請人:西門子公司