專利名稱：數(shù)據(jù)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)處理裝置，尤其涉及用于既實現(xiàn)提高處理速度又確保所需要的半導(dǎo)體存儲器的存儲容量所進行的改進。


圖13是展示作為本發(fā)明的背景的以往的數(shù)據(jù)處理裝置的構(gòu)成的方框圖。在這以往裝置151中，內(nèi)置微機(以下簡稱CPU)的運算部分161，通過總線163與存儲部分162連接。在存儲部分162中備有例如DRAM(動態(tài)隨機存取存儲器)。各裝置161、162分別在獨立的半導(dǎo)體芯片(半導(dǎo)體基板)上構(gòu)成。
在該裝置151中，運算部分161，以N位為單位，從存儲部分162讀出數(shù)據(jù)信號，以及向存儲部分162寫入數(shù)據(jù)信號。具有通過在總線163上連接多個存儲部分162，從而可以自由地擴大運算部分161存取的存儲器空間的優(yōu)點。
但是，在裝置151中，由于是通過配設(shè)在各半導(dǎo)體芯片外的配線163進行數(shù)據(jù)信號的讀出與寫入，所以在數(shù)據(jù)信號的傳輸中存在著產(chǎn)生不能忽視的延遲的問題。另外，因為可以在1個半導(dǎo)體芯片上配備的引線(端子)的個數(shù)有限，所以能并列地寫入以及讀出的位數(shù)N受到限制。
由于加上數(shù)據(jù)信號的延遲，以及對并列位數(shù)N的制約，因而存在著不能提高運算部分161在單位時間可以讀出以及寫入的數(shù)據(jù)信號的量，即不能提高數(shù)據(jù)信號的傳輸速度的問題。數(shù)據(jù)信號的傳輸速度的延遲表現(xiàn)為裝置151的處理速度的延遲。
圖14是展示以解決此問題為目的而提出的另一以往裝置的方框圖。在該裝置152中，運算部分166和存儲部分167的雙方被制成在一個半導(dǎo)體芯片上，即所謂的單芯片中。因而，運算部分166和存儲部分167之間的N位單位的數(shù)據(jù)信號的傳輸在單一半導(dǎo)體芯片中進行。
因此，可以將伴隨數(shù)據(jù)信號的傳輸?shù)难舆t抑制在低水平。另外，因為不需要在單一半導(dǎo)體芯片上設(shè)置N條引線，所以并列傳送的信號的個數(shù)N不受引線條數(shù)的制約條件的限制。這樣也可以使運算部分166讀出以及寫入的數(shù)據(jù)信號的傳輸速度提高。
但是，在裝置152中，由于在單一半導(dǎo)體芯片中制造出運算部分166和存儲部分167，所以存在限制存儲部分167的存儲容量的大小的另一問題。通常，微機所需要的半導(dǎo)體存儲器的存儲容量，遠遠超過可以制作在單一半導(dǎo)體存儲芯片中的半導(dǎo)體存儲器的容量。
例如，在現(xiàn)有的DRAM制造技術(shù)中，可以制造在單一半導(dǎo)體芯片中的DRAM的存儲容量是16兆(=2兆字節(jié))。與此相對，目前一般性能的CPU所需要的半導(dǎo)體存儲器的存儲容量是8～16兆字節(jié)左右。眾所周知，小型計算機用戶通過增設(shè)DRAM就可以確保所需要的存儲容量。
由經(jīng)驗可知，在半導(dǎo)體技術(shù)的發(fā)展過程中，在CPU性能和該CPU所需要的半導(dǎo)體存儲器的存儲容量之間，存在比例關(guān)系，名為「安德魯定律」。因而，在將具備CPU的運算部分166和具備DRAM的存儲部分167制作在單一半導(dǎo)體存儲芯片中的裝置152的形態(tài)中，即使今后半導(dǎo)體技術(shù)發(fā)展了，存儲容量不足作為未解決的問題也始終存在。
本發(fā)明就是為了解決在以往裝置中的上述問題而提出的，其目的在于提供同時實現(xiàn)提高處理速度和確保所需要的半導(dǎo)體存儲器的存儲容量的數(shù)據(jù)處理裝置。
第1發(fā)明的裝置，在數(shù)據(jù)處理裝置中，具備m(m≥2)個運算部分、m個存儲部分、連接上述m個運算部分以及存儲部分的配線；上述m個運算部分，分別具備m個CPU，上述m個存儲部分分別具備m個半導(dǎo)體存儲器。
上述m個半導(dǎo)體存儲器，可以分別分擔(dān)存儲將包含規(guī)定上述m個CPU的動作的程序的，N(N≥2)位的數(shù)據(jù)信號列進行位片(bitslice)處理為L1、L2、…、Lm(在此，L1、L2、…、Lm≥1，而且，L1、L2、…、Lm=N)位后的數(shù)據(jù)信號，上述m個CPU順序讀出在上述全部m個半導(dǎo)體存儲器中存儲的N位的數(shù)據(jù)信號，順序執(zhí)行基于N位的數(shù)據(jù)信號的處理，上述m個運算部分和上述m個存儲部分，其每一對被形成在單獨的半導(dǎo)體芯片中。
根據(jù)本發(fā)明的第2裝置，在第1發(fā)明的數(shù)據(jù)處理裝置中，上述各m個CPU，讀出在上述全部m個半導(dǎo)體存儲器中存儲的上述N位的數(shù)據(jù)信號，順序執(zhí)行基于上述N位的數(shù)據(jù)信號的處理，其結(jié)果，上述m個CPU執(zhí)行相互同樣的處理。
根據(jù)本發(fā)明的第3裝置，在第2發(fā)明的數(shù)據(jù)處理裝置中，上述m個運算部分，還具有分別與上述m個CPU連接的m個第1接口，上述m個存儲部分，還具有分別與上述m個半導(dǎo)體存儲器連接的m個第2接口，上述配線通過中繼上述m個第1以及第2接口，使上述m個CPU的每一個都與上述全部m個半導(dǎo)體存儲器結(jié)合。
而后，上述m個第2接口，從上述m個半導(dǎo)體存儲器中分別讀出上述L1、L2、…、Lm位的數(shù)據(jù)信號，上述各m個第1接口，接收上述m個第2接口讀出的上述L1、L2、…、Lm位的數(shù)據(jù)信號的全部，在再次構(gòu)成上述N位的數(shù)據(jù)信號之后，輸入到屬于上述m個CPU中的同一運算部分的CPU，而且，上述第1以及第2接口，對應(yīng)于從外部輸入的選擇信號，可以變更地設(shè)定上述位的大小L1、L2、…、Lm。
根據(jù)本發(fā)明第4裝置，在第3發(fā)明的數(shù)據(jù)處理裝置中，上述各m個半導(dǎo)體存儲器，可自由讀寫，上述m個第1接口，從由上述m個CPU輸出的m個N位的數(shù)據(jù)信號中，分別分出每個被可變更地設(shè)定的上述L1、L2、…、Lm位，使其與位片對應(yīng)，并進行分別向上述m個第2接口交付這些信號的動作。
另外，上述m個第2接口，進而進行將接收到的上述L1、L2、…、Lm位的數(shù)據(jù)信號分別寫入上述m個半導(dǎo)體存儲器的動作，而且，從上述m個第1接口，通過上述m個第2接口至上述m個半導(dǎo)體存儲器的上述L1、L2、…、Lm位的數(shù)據(jù)信號的交付，是分別在相同的單一半導(dǎo)體芯片中進行。
根據(jù)本發(fā)明第5裝置，在第1或第2發(fā)明的數(shù)據(jù)處理裝置中，上述各m個半導(dǎo)體存儲器，可以自由讀寫，上述m個CPU，在向上述m個半導(dǎo)體存儲器寫入N位的數(shù)據(jù)信號時，分別寫入對上述每個數(shù)據(jù)信號位片成L1、L2、…、Lm位后的數(shù)據(jù)，而且，從上述m個CPU至上述m個半導(dǎo)體存儲器的上述L1、L2、…、Lm位的數(shù)據(jù)信號的發(fā)送，是分別在相同的單一半導(dǎo)體芯片中進行。
根據(jù)本發(fā)明第6裝置，在第1發(fā)明的數(shù)據(jù)處理裝置中，上述各m個CPU，在上述m個半導(dǎo)體存儲器中只讀取被共同形成在上述單一半導(dǎo)體芯片中的一個上的Li(在此，i是1、2、…、m之中的某個)位的數(shù)據(jù)信號，至少在上述全部m個CPU中，順序執(zhí)行基于上述N位的數(shù)據(jù)信號的處理。
根據(jù)本發(fā)明第7裝置，在第6發(fā)明的數(shù)據(jù)處理裝置中，上述各m個CPU，具備譯碼部分和執(zhí)行部分，上述譯碼部分，通過在每次譯碼上述Li位的數(shù)據(jù)信號時，將得到的譯碼信息信號，提供給其它所有的CPU，與此同時接受其它所有的CPU得到的譯碼信息信號，完成上述N位的數(shù)據(jù)信號的譯碼，上述執(zhí)行部分通過輸入在上述譯碼部分中形成的上述N位的數(shù)據(jù)信號的譯碼結(jié)果，執(zhí)行基于上述N位的數(shù)據(jù)信號的處理。
根據(jù)本發(fā)明第8裝置，在第6發(fā)明的數(shù)據(jù)處理裝置中，上述各m個CPU，具備讀取部分和執(zhí)行部分，上述讀取部分，在每次讀取上述Li位的數(shù)據(jù)信號時，將得到的讀取信息信號提供給其它所有的CPU，上述執(zhí)行部分通過來自上述讀取部分以及上述其它所有的CPU的讀取信息信號，執(zhí)行基于上述N位的數(shù)據(jù)信號的處理。
根據(jù)本發(fā)明第9裝置，在第1至第8發(fā)明的任意項中的數(shù)據(jù)處理裝置中，上述位的大小L1、L2、…、Lm是L1=L2=…=Lm。
根據(jù)本發(fā)明第10裝置，在數(shù)據(jù)處理裝置中，具備m(m≥2)個運算部分、m個存儲部分、分別連接在上述m個運算部分以及存儲部分之間的配線，上述m個運算部分，分別具備m個邏輯電路，上述m個存儲部分，分別具備m個半導(dǎo)體存儲器，上述m個半導(dǎo)體存儲器具有1兆以上的存儲容量，可以分別分擔(dān)存儲將N(N≥2)位的數(shù)據(jù)信號的列位片成L1、L2、…、Lm(L1、L2、…、Lm≥1；L1+L2+…+Lm=N)位后的數(shù)據(jù)信號。
上述m個邏輯電路，順序接收在上述全部m個半導(dǎo)體存儲器中存儲的N位的數(shù)據(jù)信號，根據(jù)其N位數(shù)據(jù)信號順序進行處理，上述m個運算部分和上述m個存儲部分，其每一對被分別形成在單一半導(dǎo)體芯片中。
圖1是實施例1的裝置的概略方框圖。
圖2是實施例1的裝置的詳細(xì)方框圖。
圖3是展示實施例1的裝置的另一例子的方框圖。
圖4是實施例2的裝置的方框圖。
圖5是實施例2的CPU的方框圖。
圖6是實施例2的CPU的流水處理的動作說明圖。
圖7是實施例2的CPU的一個指令周期的動作說明圖。
圖8是實施例2的CPU的另一例子的方框圖。
圖9是實施例3的裝置的方框圖。
圖10是實施例4的裝置的方框圖。
圖11是展示實施例4的裝置的位·字構(gòu)成例的圖。
圖12是展示比實施例4的裝置更理想的位·字構(gòu)成例的圖。
圖13是展示以往的裝置的構(gòu)成的方框圖。
圖14是展示以往的裝置的另一構(gòu)成例的方框圖。
<1．實施例1>
首先，說明有關(guān)實施例1的數(shù)據(jù)處理裝置。
圖1是展示實施例1的數(shù)據(jù)處理裝置的概略構(gòu)成的方框圖。在該裝置101中，具備電路板9，在該電路板9上，配設(shè)有相互并列連接的2個數(shù)據(jù)處理單元10a、10b。單元10a由單一半導(dǎo)體芯片構(gòu)成，單元10b由另一單一半導(dǎo)體芯片構(gòu)成。單元10a、10b各自具備有運算部分11和存儲部分12。
運算部分11，具備有以32位為單位執(zhí)行數(shù)據(jù)信號的運算處理的CPU。在運算部分11中通過接口R0～R31以32位為單位輸入數(shù)據(jù)信號。另一方面，對于輸出，運算部分11通過端口W0～W15，或端口W16～W31，以32位的一半16位為單位輸出數(shù)據(jù)信號。
存儲部分12，具備有超過1兆的存儲容量的DRAM。而后，在存儲部分12中，通過端口W0～W15，以16位為單位寫入數(shù)據(jù)信號，端過接口R0～R15，以16位單位讀出數(shù)據(jù)信號。進而，這里所謂的端口，是為了方便而稱配設(shè)在半導(dǎo)體芯片上的配線中的一點，與用于使信號和外部中繼的引線不同，不占特別大的面積。因而，在端口的個數(shù)上不存在如引線那樣的制約。
在單元10a、10b的各自中，具備有配線20～23。而無論在單元10a、10b的哪一個中，從運算部分11的端口A0～A15輸出的地址信號都被配線20傳送到存儲部分12的A0～A15。地址信號，是用于指定存儲部分12中的DRAM存儲區(qū)域的信號。另外，從運算部分11的W0～W15，或端口W16～W31輸出的數(shù)據(jù)信號，通過配線21傳送到存儲部分12的W0～W15。
再有，從單元10a的存儲部分12的端口R0～R15讀出的數(shù)據(jù)信號，通過配線22傳輸?shù)綄儆趩卧?0a、10b各自的運算部分11的端口R0～R15。從另一單元10b的存儲部分12的端口R0～R15讀出的數(shù)據(jù)信號，通過配線23傳輸?shù)綄儆趩卧?0a、10b各自的運算部分的接口R16～R31。
在存儲部分12內(nèi)配備的DRAM中，存儲有配備在運算部分11中的CPU進行運算處理所需要的程序以及數(shù)據(jù)。而后，在屬于兩個單元10a、10b各自的存儲部分12中，存儲構(gòu)成運算部分11進行讀出以及寫入的32位的單位數(shù)據(jù)信號的下位16位，以及上位16位。即，運算部分11進行讀出以及寫入的數(shù)據(jù)信號，被“位片”后，分別存儲在各存儲部分12中。
在各運算部分11中，通過配線22、23同時輸入32位的數(shù)據(jù)信號。為此，配備在運算部分11中的CPU，在單元10a、10b的雙方中，執(zhí)行完全相同的運算處理。而后，在相同的運算處理結(jié)果得到的數(shù)據(jù)信號中，例如下位16位在單元10a中被從運算部分11的端口W0～W15寫入存儲部分12，上位16位在單元10b中被從運算部分11的端口W16～W31寫入到存儲部分12。
即，屬于單元10a、10b的運算部分11的各自，共有兩個存儲部分12。因而，各運算部分11可以利用單一的存儲部分12具有的存儲空間的2倍大小的存儲空間。換言之，可以確保運算部分11可以存取的半導(dǎo)體存儲器的存儲空間超過單一半導(dǎo)體芯片的制約。
另外，在運算部分11和存儲部分12之間交換的數(shù)據(jù)信號中，從運算部分11寫入到存儲部分12的數(shù)據(jù)信號，只在單一半導(dǎo)體芯片中傳輸，不需要由配設(shè)在單一半導(dǎo)體芯片的外部的配線中繼。因而，對于寫入的數(shù)據(jù)信號，不產(chǎn)生傳輸?shù)难舆t問題。再有，因為地址信號也由配設(shè)在單一半導(dǎo)體芯片內(nèi)部的配線20傳輸，所以對于地址信號也不會產(chǎn)生傳輸?shù)难舆t問題。
還有，由于不需要將寫入的數(shù)據(jù)信號輸出到單一半導(dǎo)體芯片的外部，傳輸?shù)刂沸盘柕呐渚€20也不需要配設(shè)到外部，所以能夠配備在單一半導(dǎo)體芯片中的引線就可以專門作為中繼向運算部分11的接口R0～R31輸入的數(shù)據(jù)信號的引線。因而，可以同時并行輸入到運算部分11中的數(shù)據(jù)信號的位數(shù)，即輸入的數(shù)據(jù)信號的位得以提高。
由此，不只帶來數(shù)據(jù)信號的傳輸速度的提高，而且可以將CPU進行處理的單位的位擴大到例如64位、128位等。因而可以進一步提高裝置的處理速度。
即，在裝置101中，可以在維持高的裝置處理速度的同時，可以確保運算部分11所需要的存儲容量超過單一半導(dǎo)體芯片的制約。即，在以往裝置151、152中不能同時回避的2個問題，得以同時緩解或消除。
<1-2．詳細(xì)構(gòu)成>
圖2是詳細(xì)展示裝置101的構(gòu)成的方框圖。如圖2所示，在運算部分11中，除了CPU1外，配備有輸入輸出接口2，以及CPU總線接口3。另外，在存儲部分12中，除增加DRAM4外，配備有存儲器總線接口5以及超高速緩沖存儲器6。通過時鐘脈沖配線27向?qū)儆趩卧?0a、10b的各自的CPU，提供在時鐘脈沖生成部分25中生成的時鐘脈沖信號。CPU1與該時鐘脈沖信號同步地分階段執(zhí)行運算處理。
屬于單元10a、10b的各自的運算部分11，通過安裝在電路板9上的端子26，與在裝置101的外部準(zhǔn)備的外部總線29連接。因此，可以在運算部分11和外部總線29之間進行數(shù)據(jù)交換。
配備在運算部分11中的輸入輸出接口2，是具有作為CPU1和外部總線29之間的接口功能的裝置部分。由于輸入輸出接口2的構(gòu)成本身是以往公知的，所以省略涉及該構(gòu)成的詳細(xì)說明。CPU1如上所述是以32位為單位執(zhí)行運算的，所謂32位CPU。這時，在CPU1、輸入輸出接口2、端子26，以及外部總線29之間，以32位為單位傳輸數(shù)據(jù)信號。即，傳輸32位的數(shù)據(jù)信號。CPU1的構(gòu)成也是以往公知的。
配備在運算部分11中作為另一個接口的CPU總線接口3，是具有作為CPU1和存儲部分12之間的接口功能。CPU總線接口3只選擇CPU1輸出的32位的數(shù)據(jù)信號中的上位16位或下位16位輸出到配線21。即，屬于裝置10a的CPU總線接口3選擇下位16位，屬于裝置10b的CPU總線接口3選擇上位16位。
CPU總線接口3，還將通過配線22、23輸入的32位的數(shù)據(jù)信號，直接以32位傳送到CPU1。如果除去選擇位(分出)這一點，則CPU總線接口3與以往公知的CPU總線接口的構(gòu)成相同。
在構(gòu)成存儲部分12的主要部分的DRAM4中，存儲CPU1用于執(zhí)行運算處理的指令群，即程序。DRAM4，還可以根據(jù)需要存儲CPU1進行運算處理得到的數(shù)據(jù)。因而，在從DRAM4讀出的數(shù)據(jù)信號中，包含有構(gòu)成程序的指令。
因此，DRAM4至少具有1兆的存儲容量，具有代表性的是16兆(2兆字節(jié))的容量。即，DRAM4在臨時保持?jǐn)?shù)據(jù)信號這一點上和CPU1內(nèi)部具備的寄存器是同樣的易失型半導(dǎo)體存儲器，而在其作用、以及所需要的存儲容量上有明顯的區(qū)別。
設(shè)置超高速緩沖存儲器6，是以從DRAM讀出數(shù)據(jù)信號時的高速讀出為目的。另外，存儲器總線接口5是具有作為DRAM4和運算部分11之間的接口功能的裝置部分。因為DRAM4、超高速緩沖存儲器6，以及存儲器總線接口5，都是以往公知的裝置，所以省略涉及這些裝置構(gòu)成的詳細(xì)說明。
在存儲器總線接口5、超高速緩沖存儲器6，以及DRAM4之間，進行16位的數(shù)據(jù)信號的交換。從屬于單元10a的CPU總線接口3輸出到配線21的下位16位的數(shù)據(jù)信號，被輸入到存儲器總線接口5。該信號，此后經(jīng)過超高速緩沖存儲器6被寫入DRAM4。
在屬于單元10a的DRAM4中，預(yù)先存儲構(gòu)成程序的32位的指令中的下位16位。同樣地，在屬于單元10b的DRAM4中，預(yù)先存儲32位的指令中的上位16位。
而后，下位16位的指令，從屬于單元10a的存儲部分12中經(jīng)過超高速緩沖存儲器6、存儲器總線接口5，并通過配線22輸入到單元10a、10b雙方的CPU總線接口3。同樣地，上位16位指令，從屬于10b的存儲器部分12中經(jīng)過超高速緩沖存儲器6、存儲器總線接口5、并通過配線23輸入到單元10a、10b雙方的CPU總線接口3。
這樣一來，CPU1進行讀出以及寫入的32位的數(shù)據(jù)信號，在2個DRAM中不重復(fù)地分別存儲。即，多個DRAM4，將位分配成多個群(所謂的位片)后，存儲數(shù)據(jù)信號。
在屬于單元10a、10b各自的CPU1中，同樣地輸入同一32位的指令。因而，雙方的CPU1，與同一時鐘脈沖同步地同時執(zhí)行完全相同的運算處理。其結(jié)果，從雙方的CPU1中同時輸出完全相同的數(shù)據(jù)信號。從CPU1輸出到CPU總線接口3的數(shù)據(jù)信號，在如上述那樣被進行位片處理后，傳送到存儲部分12。
另一方面，從CPU1輸出到輸入輸出接口2的數(shù)據(jù)信號，直接以32位傳送到外部總線29。因而，從單元10a、10b同時將同一數(shù)據(jù)信號輸出到外部總線29。或者，可以這樣構(gòu)成輸入輸出接口2，使得只是單元10a、10b中的一方將數(shù)據(jù)信號輸出到外部總線29。
進而，可以與CPU總線接口3同樣地構(gòu)成輸入輸出接口2，使得從CPU1輸出的數(shù)據(jù)信號被位片后輸出到外部總線29。例如，如此構(gòu)成輸入輸出接口2，使得從裝置10a的輸入輸出接口2輸出下位16位、從裝置10b的輸入輸出接口2輸出上位16位，到外部總線29。
但是，從外部總線29輸入到CPU1的數(shù)據(jù)信號，以32位同時輸入到單元10a、10b兩方。由此，屬于單元10a、10b的2個CPU1總是可以同時執(zhí)行同一運算處理。
如上所述，裝置101，在針對CPU總線接口3進行簡單的變更后，除了由配線21～23結(jié)合多個運算部分11和多個存儲部分12這一特征點外，用以往公知的裝置部分的組合就可以構(gòu)成。即，裝置101，與以往裝置151、152相比，不需要特別復(fù)雜的構(gòu)成，就各自實現(xiàn)裝置的處理速度個改進，和存儲容量的改進。
<1-3．裝置101的擴充>
在圖1、圖2所示的裝置101中，展示了將32位的數(shù)據(jù)信號，位片為各自16位的2組信號后，存儲到DRAM的例子。一般，在CPU1以N(＞2)位為單位進行運算處理時，可以擴充裝置101，使得將各個信號位片為L位(1≤L≤N/2)寬度的N/L組的信號，而后存儲到N/L個DRAM4。圖1、圖2的裝置101相當(dāng)于N=32，L=16的例子，即組的個數(shù)為最小=2的例子。
一般，組的個數(shù)(=N/L)越大，CPU1可以存取的存儲器空間的容量(即存儲容量)越大。圖3展示，N=32，L=8的例子。在該裝置102中，具備有4個裝置10e～10h。在裝置10e～10h的各自中具備有運算部分13及存儲部分14。
在存儲部分14中，可以以8位為單位讀出以及寫入數(shù)據(jù)信號。從一個運算部分13中，從經(jīng)由CPU1(圖示省略)進行運算處理得到的32位的數(shù)據(jù)信號中分出8位，通過配線41寫入屬于同樣的裝置10e～10h的存儲部分14。另外，從各存儲部分14每次讀出8位的數(shù)據(jù)信號，通過配線42～45收集，作為32位的數(shù)據(jù)信號輸入到一個運算部分13。
在該裝置102中，如果單一半導(dǎo)體芯片的面積和元件的集成度與裝置101相同的話，CPU1可以存取的存儲器空間的大小，就是裝置101的2倍。為了將從存儲部分14讀出的數(shù)據(jù)信號傳送到各運算部分13而需要配置在各半導(dǎo)體芯片上的引線的條數(shù)，在裝置101和裝置102之間沒有差異。
因而，裝置102，在和裝置101同等情況下，可以提高輸入到運算部分13的數(shù)據(jù)信號的位。即，在裝置102中，在維持?jǐn)?shù)據(jù)信號的高速傳送上毫不遜色于裝置101的同時，運算部分可以存取的存儲空間可以比裝置101擴大。
進而，在圖1～圖3中，展示了將N位的數(shù)據(jù)信號均等地位片為同一數(shù)據(jù)寬度L(＜N/2)的例子，但也可以使裝置的構(gòu)成為不均等地進行位片。即，一般可以構(gòu)成這樣的裝置，使得將N位的數(shù)據(jù)信號位片成m群(>2)數(shù)據(jù)寬度L1、L2、…、Lm。這時，L1+L2+…+Lm=N的關(guān)系成立。
但是，當(dāng)L1=L2=…=Lm=L時，即，當(dāng)均等地進行位片處理時，各半導(dǎo)體芯片(例如，裝置10a、10b等)，在除了CPU總線接口3(圖2)的主要部分中，可以取得構(gòu)成相互相同這一優(yōu)點。即，可以減少制造成本。
<2．實施例2>
圖4是展示實施例2的數(shù)據(jù)處理裝置的構(gòu)成的方框圖。在該裝置103中，配備在裝置50a～50b各自中的CPU61，在并不是進行相互完全相同的運算處理，而至少分擔(dān)運算處理的一部分這一點上，與實施例1的裝置101～103的特征不同。
被設(shè)置在電路板9上的單元50a～50d，被分別構(gòu)成在單獨的單一半導(dǎo)體芯片上。而后，在這些單一半導(dǎo)體芯片上，制造運算部分51以及存儲部分14。在存儲部分14中，加上構(gòu)成其主要部分的DRAM64，具備有存儲器總線接口65，以及超高速緩沖存儲器66。這些DRAM64、超高速緩沖存儲器66、以及存儲器總線接口65，除了作為處理對象的數(shù)據(jù)信號的位不同這一點外，與圖1所示的DRAM4、超高速緩沖存儲器6、以及存儲器總線接口5的構(gòu)成相同，且功能相同。
在另一運算部分51中，除了構(gòu)成其主要部分的CPU61外，配置有輸入輸出接口2、以及CPU總線接口63和67。在時鐘脈沖生成部分25中生成的時鐘脈沖信號，通過未圖示的時鐘脈沖配線，同時提供給屬于單元50a～50b的各個CPU61中。各CPU61，與該時鐘脈沖信號同步地，分階段地執(zhí)行運算處理。屬于單元50a～50b的各個運算部分51，通過安裝在電路板9上的端子77，就可以與在裝置103的外部準(zhǔn)備的外部總線(圖示省略)連接。
CPU61是32位的CPU，在CPU61、輸入輸出接口2、端子77、以及外部總線之間進行32位的數(shù)據(jù)信號交換。另一方面，在單元50a～50d的各自中，在CPU61和存儲部分14之間，被位片后的8位的數(shù)據(jù)信號，通過CPU總線接口63以及配線71、72、81、82，進行交換。
進而，屬于單元50a～50d的各CPU61，通過內(nèi)部總線75、CPU總線接口67、以及配線83、84，相互進行譯碼信息信號或讀出信息信號的交換。另外，DRAM64的地址指定由通過配線70從CPU61傳送來的地址信號進行。
圖5是展示CPU61的內(nèi)部構(gòu)造的方框圖。與以往公知的CPU一樣，在CPU61中，配備有執(zhí)行部分90和控制部分91。在控制部分91中，在控制部分91中，配備有讀取部分92以及譯碼部分93，在執(zhí)行部分90中配備有執(zhí)行運算部分95以及寫入部分94。讀取部分92，是通過配線82，取入存儲在DRAM64中的指令的裝置。被取入的指令，并不是32位的指令本身，而是構(gòu)成指令的一部分，并被位片處理后的8位的部分指令。
被取入的部分指令，用譯碼部分93單獨交換譯碼信息信號。部分指令，由于只不過是該指令的一部分，所以只用該譯碼信息信號，執(zhí)行部分90不能進行正常的執(zhí)行處理。在此，譯碼部分93，通過配線83，將譯碼信息信號傳送到CPU總線接口67。
CPU總線接口67，通過配線73，將從譯碼部分93傳送的譯碼信息信號傳送到內(nèi)部總線75。該動作，在所有的單元50a～50d中相同。即，從4個運算部分51的各自，向內(nèi)部總線75同時提供譯碼信息信號。
譯碼部分93，通過CPU總線接口67以及配線84，接收從其它3個譯碼部分93提供給內(nèi)部總線75的譯碼信息信號。由此，譯碼部分93，通過參照接收到的譯碼信息信號，最終完成32位的指令的譯碼。其結(jié)果，得到的譯碼信號，被發(fā)送到執(zhí)行部分90。
執(zhí)行部分90，根據(jù)譯碼信號進行處理。因而，屬于單元50a～50b的各個執(zhí)行部分90，根據(jù)相互相同的譯碼信號，執(zhí)行相同的處理。而且，執(zhí)行處理，與時鐘脈沖生成部分25提供的時鐘脈沖信號同步地相互同時地進行。執(zhí)行處理，用配備在執(zhí)行部分90中的運算執(zhí)行部分95進行。而后，通過執(zhí)行處理得到的數(shù)據(jù)信號，從運算執(zhí)行部分95轉(zhuǎn)送到寫入部分94。
寫入部分94，將發(fā)送來的32位的數(shù)據(jù)信號分離成8位后，通過配線81輸出到CPU總線接口63。或者，也可以在寫入部分94中，直接以32位輸出數(shù)據(jù)信號，由CPU總線接口63將其分離成8位。如上所述，在屬于單元50a～50d的各個CPU61中，與CPU1(圖2)不同，并不是進行完全相同的處理，而是相互分擔(dān)一部分處理。
從以上的讀取到寫入的一連串處理，是與時鐘脈沖生成部分25提供的時鐘脈沖信號同步地，以所謂的流水處理的形式反復(fù)地進行。圖6是說明在CPU61中的流水處理的時間圖。如圖6所示，讀取部分92，與時鐘脈沖信號的脈沖同步地順序從DRAM64讀取指令1、2、3…。更準(zhǔn)確地說，如上所述，屬于一個CPU61的讀取部分92，讀取構(gòu)成這些指令的一部分的部分指令。
如果對一個指令，例如對指令1的處理的過程進行研究，則在每個時鐘脈沖信號的脈沖中，逐次由讀取部分92進行讀取、由譯碼部分93進行譯碼、由運算部分95進行執(zhí)行處理，而后，由寫入部分94進行寫入。即，對于一個指令1的一連串的處理，由各裝置部分在每個時鐘脈沖信號的脈沖時逐次執(zhí)行。
而后，對于下一個指令2的同樣的一連串處理，在時鐘脈沖信號的1脈沖后，同樣地順序進行。因而，如果研究1個裝置部分，例如譯碼部分93，則在每個時鐘脈沖信號的脈沖中，以指令1、2、3…的順序，不停地進行這些指令的譯碼。CPU61，按照這種被稱為流水處理的形式，逐次處理指令。
圖7是更詳細(xì)地展示對于一個指令從讀取到寫入的處理的過程的時間圖。在此例子中，時鐘脈沖的周期，被設(shè)定在25nses。在進行讀取的時鐘脈沖周期中，在其開始后輸出規(guī)定的地址信號。在地址信號的輸出開始后，至存儲在DRAM64中的指令(圖7的讀出數(shù)據(jù))到達讀取部分92之前，通常產(chǎn)生相當(dāng)?shù)难舆t。在圖7的例子中，該延遲是20nsec。
在下一個時鐘脈沖周期中，進行譯碼。在譯碼的周期開始后，至譯碼信息信號輸出之前，僅僅需要4nsec左右。與讀取相比，譯碼在短時間內(nèi)完成。譯碼信息信號，在4個譯碼部分93之間相互進行交換。其后，輸出最終執(zhí)行部分90可以執(zhí)行的譯碼信號。由于譯碼信息信號可以在4nsec左右的短時間得到，所以在25nsec周期期間，具有充分的富余，可以得到最終的譯碼信號。
在下一個時鐘脈沖周期中，由運算執(zhí)行部分95進行執(zhí)行處理。即使在執(zhí)行處理中，通常也需要相當(dāng)?shù)臅r間。在圖7的例子中，在執(zhí)行周期開始后，直到輸出作為執(zhí)行處理結(jié)果的執(zhí)行數(shù)據(jù)信號之前，需要20nsec。在接著的時鐘脈沖周期中，執(zhí)行數(shù)據(jù)信號，由寫入部分94，作為寫入數(shù)據(jù)信號輸出。
如上所述，在裝置103中，從存儲部分14到運算部分51的數(shù)據(jù)信號的傳送，由于只是通過配設(shè)在單一半導(dǎo)體芯片內(nèi)部的配線72進行，所以消除了數(shù)據(jù)信號傳送延遲的問題。而且，越過單一半導(dǎo)體芯片，在單元50a～50d之間進行信號交換的動作，即伴隨不能忽視的大的延遲時間的動作，可以在時間最富余的時鐘脈沖周期的譯碼周期中進行。因而，消除數(shù)據(jù)信號的傳送延遲可以有效地提高處理速度。
進而，可以配備在單一半導(dǎo)體芯片中的引線，可以專門作為中繼通過內(nèi)部總線75傳送的譯碼信息信號的引線。因而，通過提高經(jīng)內(nèi)部總線75交換的譯碼信息信號的位，不只可以提高譯碼信息信號的傳送速度，而且可以很容易將CPU61作為處理單位的位，擴大到例如64位、128位等。由此，可以進一步提高裝置的處理速度。
圖8是展示CPU61的內(nèi)部構(gòu)造的另一例子的方框圖。該例子，在配線83代替譯碼部分93的輸出，連接到讀取部分92的輸出這一點上，與圖5所示的例子的特征不同。讀取部分92，在通過配線82取入存儲在DRAM64中的構(gòu)成指令的一部分的8位的部分指令后，輸出讀取信息信號。讀取部分92，例如配備鎖存電路，被讀取的部分指令和相同信號，作為讀取信息信號保持在輸出中。
該讀取信息信號，在被提供給譯碼部分93的同時，通過配線83，傳送到CPU總線接口67。CPU總線接口67，通過配線73，向內(nèi)部總線75傳送從讀取部分92送出的讀取信息信號。該動作，在所有的裝置50a～50b中是相同的。即，從4個運算部分51的各自，向內(nèi)部總線75同時提供讀取信息信號。
譯碼部分93，通過CPU總線接口67以及配線84，接收從其它3個讀取部分92提供給內(nèi)部總線75的讀取信息信號。其結(jié)果，譯碼部分93，接收從屬于4個運算部分51的4個讀取部分92提供的讀取信息信號。譯碼部分93，通過參照接收到的讀取信息信號，執(zhí)行32位寬度的指令的譯碼。其結(jié)果，得到的譯碼信號，被轉(zhuǎn)送到執(zhí)行部分90。在執(zhí)行部分90中的動作與圖5的例子相同。
在圖8的例子中，在4個CPU61之間，由于可以交換不加譯碼的讀取信息信號，所以具有裝置的構(gòu)成簡單的優(yōu)點。另外，譯碼部分93，也可以在時間最富余的時鐘脈沖中的譯碼周期中取入讀取信息信號。此時，與圖5的例子同樣，消除了數(shù)據(jù)信號的傳送延遲，可以有效地提高處理速度。
進而，在讀取部分92中，當(dāng)讀出的數(shù)據(jù)信號并不是構(gòu)成程序的指令，而是運算用的數(shù)據(jù)信號(例如，數(shù)值數(shù)據(jù)、邏輯值數(shù)據(jù)等)時，在執(zhí)行部分90中，根據(jù)運算用的數(shù)據(jù)信號執(zhí)行運算(例如，加算、邏輯運算等)。這時，在譯碼部分93中，因為不需要針對指令進行譯碼，所以例如可以將讀取信息信號直接轉(zhuǎn)送到執(zhí)行部分90中。
另外，如上所述，展示了在配備于多個單元50a～50d的各自中的CPU61，只是控制部分91分擔(dān)運算處理的例子，但即使包含執(zhí)行部分90，也可以構(gòu)成分擔(dān)運算處理的裝置。這時，作為CPU61，可以使用以8位為單位進行處理的8位的CPU。
此時，例如，在進行32位的數(shù)據(jù)信號的加法運算時，各執(zhí)行部分90，只執(zhí)行將32位進行位片處理成4等分而構(gòu)成的8位的加法運算。由于需要在各執(zhí)行部分90之間交換伴隨加法運算的進位信號，因此不僅需要結(jié)合各譯碼部分93之間的配線83、84，而且需要結(jié)合各執(zhí)行部分90之間的配線。
<3．實施例3>
在上述已說明的實施例1以及2的裝置中，針對存儲部分12(,14)進行寫入以及讀出的數(shù)據(jù)信號的位，和針對內(nèi)置在存儲部分12(,14)中的DRAM4(,64)進行寫入以及讀出的數(shù)據(jù)信號的位一致。
例如，在圖2的例子中，在CPU總線接口3和存儲器總線接口5之間，進行16位的數(shù)據(jù)信號的交換，在存儲器總線接口5、超高速緩沖存儲器6、以及DRAM4之間，也進行同樣的16位的數(shù)據(jù)信號的交換。但是，一般，在它們之間，數(shù)據(jù)信號的為寬度也可以不同。圖9是展示這樣構(gòu)成的裝置的一例的方框圖。
在圖9所示的裝置130中，具備有圖2所示的運算部分11，同時還具備有存儲部分132。裝置130，以單一半導(dǎo)體芯片構(gòu)成，與圖2所示的單元10a、10b一樣，通過與其它的裝置130并列連接，就可以構(gòu)成數(shù)據(jù)處理裝置。
在存儲部分132中，與DRAM4(圖2)不同，是在存儲器總線接口135、超高速緩沖存儲器136、以及DRAM134之間，進行128位的數(shù)據(jù)信號的交換。即，數(shù)據(jù)信號，對于DRAM134以128位進行寫入以及讀出。在該裝置130中，由于對DRAM134同時進行寫入以及讀出的數(shù)據(jù)信號的位數(shù)比單元10a、10b還高，所以可以進一步提高處理速度。
<4．實施例4>
圖10是展示實施例4的裝置構(gòu)成的方框圖。在該裝置140中，具備有運算部分141以及存儲部分142。裝置140，被構(gòu)成在單一半導(dǎo)體芯片上，和單元10a、10b(圖2)或者單元50a～50d(圖4)一樣，通過并行連接其它單數(shù)或多個裝置140，就可以構(gòu)成數(shù)據(jù)處理裝置。
在該裝置140中，在針對存儲部分142進行寫入以及讀出的數(shù)據(jù)信號的位是可變的這一點上，與實施例1～3所示的裝置具有不同的特征。在運算部分141中，加上CPU1、以及輸入輸出接口2，具備有CPU總線接口113。該CPU總線接口113，應(yīng)答通過配線133從外部輸入的選擇信號，自由地設(shè)定對存儲部分142進行讀出以及寫入的數(shù)據(jù)信號的位Lj。
在存儲部分142中，加上DRAM134、以及超高速緩沖存儲器136具備存儲器總線接口115。該存儲器總線接口115，應(yīng)答選擇信號自由地設(shè)定和CPU總線接口113進行交換的數(shù)據(jù)信號的位Lj。即，CPU總線接口113和存儲器總線接口115，應(yīng)答一同輸入的選擇信號，相互聯(lián)系地設(shè)定位Lj。
即，將位Lj作為基于選擇信號的變量，通過從CPU總線接口113到存儲器總線接口115的配線121，寫入位Lj的數(shù)據(jù)信號，通過從存儲器總線接口115到CPU總線接口113的配線122，讀出位Lj的數(shù)據(jù)信號。
另外，從屬于其它單數(shù)或者復(fù)數(shù)的裝置140的存儲器總線接口115，到CPU總線接口113，通過其它配線122分別輸入位Lj的數(shù)據(jù)信號。傳送位Lj的數(shù)據(jù)信號的配線122，屬于總線123，應(yīng)答選擇信號分擔(dān)總線123。
在圖10的例子中，因為CPU1是32位的CPU，所以總線123，對應(yīng)32位，具有32條配線。位Lj，例如如果是8位，則總線123，由各自具有8條配線的4個配線122構(gòu)成。存儲器總線接口115，與構(gòu)成總線123的全部配線連接，在其中，對于與選擇信號指定的位Lj對應(yīng)的配線122以外的配線，變?yōu)楦咦杩?，如圖10中虛線所示那樣，解除連接狀態(tài)。
配線121也和總線123一樣，具有32條配線，使得可以傳送最大32位的數(shù)據(jù)信號。而在其中，對應(yīng)于選擇信號指定的位Lj，只有Lj條的配線與CPU總線接口113和存儲器接口115連接，用于傳送位Lj的數(shù)據(jù)信號。
對于指定DRAM134的地址，與實施例1～3同樣地，由通過配線120從CPU1傳送到DRAM134的地址信號進行。而對于運算部分141，存儲器部分142恰好是作為具有對應(yīng)于選擇信號指定的位Lj的Lj位的位線的DRAM功能。
圖11以及圖12，是以通過并列連接4個裝置140構(gòu)成的數(shù)據(jù)處理裝置為例，展示存儲部分142的位·字構(gòu)成的說明圖。在圖11的例子中，在4個裝置140之間，位Lj是不相同的。但是，位Lj(j=1～4)的總和與32位一致，和字線的數(shù)Wj的積Lj×Wj，在所有的裝置140之間相同。
于此相反，在圖12的例子中，在4個裝置140之間，位Lj相同。比起圖11的一般例子，圖12的例子更好。加上位Lj的設(shè)定容易，具有在各裝置140之間，數(shù)據(jù)信號的傳送速度等的特性一致的優(yōu)點。
<5．變形例>
(1)在上述的各實施例中，展示了在存儲部分中配備DRAM的例子，但在本發(fā)明中，不只是DRAM，也可以使用SRAM(靜態(tài)RAM)，或者讀出專用的半導(dǎo)體ROM等一般的半導(dǎo)體存儲器。另外，在使用一般的半導(dǎo)體存儲器時，也可以同樣得到在各實施例中所述的結(jié)果。但是，在一般的半導(dǎo)體存儲器中，DRAM具有最高的集成度，最適合在本發(fā)明中使用。另外，在使用半導(dǎo)體ROM時，例如在圖2中，不需要從運算部分11向存儲部分12傳送數(shù)據(jù)信號的配線21。
(2)在上述的實施例中，展示了運算部分配備CPU，在配備于存儲部分中的DRAM等的半導(dǎo)體存儲器中，預(yù)先存儲規(guī)定CPU運算處理的順序的程序的例子，但是，一般，運算部分也可以用邏輯電路(例如邏輯元件的組合)構(gòu)成。這時，在半導(dǎo)體存儲器中，不存儲程序，而預(yù)先存儲提供給邏輯電路的數(shù)據(jù)信號，這種情況下，在邏輯電路基于大規(guī)模的數(shù)據(jù)量的數(shù)據(jù)信號動作時，即，在半導(dǎo)體存儲器的存儲空間為具有代表性的1兆以上的存儲容量時，特別能發(fā)揮本發(fā)明的作用。
在第1發(fā)明的裝置中，數(shù)據(jù)信號以位片處理后的形式被分擔(dān)存儲在m個(多個)半導(dǎo)體存儲器中，m個(多個)CPU，可以通過配線利用作為整體或者每個分別存儲在m個半導(dǎo)體存儲器整體中的N位的數(shù)據(jù)信號。因此，作為m個CPU可以利用的半導(dǎo)體存儲器的存儲容量，可以確保放大到形成在單一半導(dǎo)體芯片上的1個半導(dǎo)體存儲器的存儲容量的m倍。
而且，由于在每個單一半導(dǎo)體芯片上配備CPU，因此作為結(jié)合在各單一半導(dǎo)體芯片之間的配線，無論配置從m個半導(dǎo)體存儲器向m個的CPU傳送數(shù)據(jù)信號的配線，或者，用于在m個CPU之間交換信息信號的配線都足夠。因而，對于這些信號以外的信號，例如地址信號等，不產(chǎn)生伴隨傳送的延遲問題。進而，由于可以將應(yīng)該配備在各單一半導(dǎo)體芯片上的引線，專門用于傳送上述數(shù)據(jù)信號或者信息信號的配線，所以可以擴大這些信號的位。由此，提高裝置的處理速度。
在第2發(fā)明的裝置中，m個CPU的每一個，基于在全部m個半導(dǎo)體存儲器中存儲的N位的數(shù)據(jù)信號進行處理。因此，不需要在m個CPU之間的信息信號的交換，由于裝置的結(jié)構(gòu)簡單，因此裝置的設(shè)計變得容易。
在第3發(fā)明的裝置中，由于第1以及第2接口，可以對應(yīng)選擇信號改變位的大小L1、L2、…、Lm，因此使用內(nèi)部制作有運算部分和存儲部分的單一半導(dǎo)體芯片，就可以構(gòu)成位的大小L1、L2、…、Lm不同的復(fù)數(shù)種類的數(shù)據(jù)處理裝置。因而，可以以低廉的成本制造數(shù)據(jù)處理裝置。
在第4發(fā)明的裝置中，各m個半導(dǎo)體存儲器，是例如DRAM等的讀寫自由的存儲器，被寫入的數(shù)據(jù)信號的位，與讀出的位L1、L2、…Lm一致，而且可以改變。因此，m個CPU將運算處理得到的數(shù)據(jù)信號存儲在m個半導(dǎo)體存儲器中，還可以從m個半導(dǎo)體存儲器中讀出用于運算。而且，寫入時的數(shù)據(jù)信號的交換，由于是在同一半導(dǎo)體芯片中進行，所以在寫入時，不產(chǎn)生數(shù)據(jù)信號的傳輸延遲的問題。即，可以以低廉的成本制造處理速度高，且利用價值高的數(shù)據(jù)處理裝置。
在第5發(fā)明的裝置中，各m個半導(dǎo)體存儲器，是例如DRAM等的讀寫自由的存儲器，被寫入的數(shù)據(jù)信號的位，與讀出的位L1、L2、…Lm一致。因此，m個CPU將運算處理得到的數(shù)據(jù)信號，存儲在m個半導(dǎo)體存儲器中，還可以從m個半導(dǎo)體存儲器讀出用于運算。而且，寫入時的數(shù)據(jù)信號的交換，由于在同一半導(dǎo)體芯片中進行，所以在寫入時不產(chǎn)生數(shù)據(jù)信號的傳輸延遲。即，實現(xiàn)處理速度高，而且利用價值高的數(shù)據(jù)處理裝置。
在第6發(fā)明的裝置中，各m個CPU，由于只讀取存儲在形成于同一單一半導(dǎo)體芯片上的半導(dǎo)體存儲器中的數(shù)據(jù)信號，所以從半導(dǎo)體存儲器傳送到CPU的數(shù)據(jù)信號的傳送速度得以提高。因此，在CPU的處理周期中，在需要一個長時間周期的讀取中所需要的時間縮短。
在第7發(fā)明的裝置中，m個CPU，可以在需要時間的由執(zhí)行部分進行的處理的過程中不進行信息信號的交換，而在可以在短時間中處理的譯碼過程中，進行必要的信息信號的交換。因此，縮短讀取所需要的時間并不需要增加執(zhí)行部分的處理時間，可以有效地提高CPU的處理速度。
在第8發(fā)明的裝置中，m個CPU，由于交換讀取部分輸出的讀取信息信號，所以裝置的結(jié)構(gòu)簡單。另外，可以在能夠短時間處理的譯碼過程中結(jié)束讀取信息信號的交換，這時，縮短讀取所需要的時間并不需要增大執(zhí)行部分的處理時間，可以有效地提高CPU的處理速度。
在第9發(fā)明的裝置中，因為均等地進行位片處理，所以m個單一半導(dǎo)體芯片，在其主要部分中，可以是相互相同的結(jié)構(gòu)。因而，可以降低數(shù)據(jù)處理裝置的制造成本。
在第10發(fā)明的裝置中，在m個(多個)半導(dǎo)體存儲器中，數(shù)據(jù)信號以位片處理后的形式被分擔(dān)存儲，m個(多個)邏輯電路，可以通過配線利用作為整體，或者每個分別地存儲在m個半導(dǎo)體存儲器的全部存儲器中的N位的數(shù)據(jù)信號。因此，作為m個邏輯電路可以利用的半導(dǎo)體存儲器的存儲容量，可以確保放大至形成在單一半導(dǎo)體芯片上的1個半導(dǎo)體存儲器的存儲容量的m倍。
而且，因為在每個單一半導(dǎo)體芯片上配備有邏輯電路，所以作為結(jié)合各半導(dǎo)體芯片間的配線，只配設(shè)從m個半導(dǎo)體存儲器向m個邏輯電路傳送數(shù)據(jù)信號的配線就足夠了。因而，對于該數(shù)據(jù)信號以外的信號，不產(chǎn)生伴隨傳送的延遲問題。再有，由于可以將應(yīng)該配備在各單一半導(dǎo)體芯片上的引線，專門用于從m個半導(dǎo)體存儲器向m個邏輯電路傳送數(shù)據(jù)信號的配線，因此，可以擴大該數(shù)據(jù)信號的位。因而，可以提高該數(shù)據(jù)信號的傳輸速度，并提高裝置的處理速度。
權(quán)利要求
1.一種數(shù)據(jù)處理裝置，在該數(shù)據(jù)處理裝置中具備m(m≥2)個運算部分(11、13、51、141)；m個存儲部分(12、14、132、142)；結(jié)合上述m個運算部分和上述m個存儲部分的配線(20～30、41～45、70～73、75、120～123)，上述m個運算部分，分別具備m個CPU(1、61)，上述m個存儲部分，分別具備m個半導(dǎo)體存儲器(4、64、134)，上述m個半導(dǎo)體存儲器，可以分別存儲將包含規(guī)定上述m個CPU的動作的程序的，N(N≥2)位的數(shù)據(jù)信號列經(jīng)過位片處理，從而使得每個數(shù)據(jù)信號各為L1、L2、…、Lm(L1、L2、…、Lm≥1；L1+L2+…+Lm=N)位后的數(shù)據(jù)信號，上述m個CPU，順序讀出存儲在上述全部m個半導(dǎo)體存儲器中的N位的數(shù)據(jù)信號，根據(jù)N位的數(shù)據(jù)信號順序執(zhí)行處理，上述m個運算部分和上述m個存儲部分，其每一對，被形成在單獨的單一半導(dǎo)體芯片(9)中。
2.如權(quán)利要求1所述的數(shù)據(jù)處理裝置，其中，上述各m個CPU，讀取在上述全部m個半導(dǎo)體存儲器中存儲的上述N位的數(shù)據(jù)信號，根據(jù)該N位的數(shù)據(jù)信號順序執(zhí)行處理，其結(jié)果，上述m個CPU，執(zhí)行相互相同的處理。
3.如權(quán)利要求2所述的數(shù)據(jù)處理裝置，其中，上述m個運算部分，還具備分別結(jié)合在上述m個CPU上的m個第1接口(3、113)；上述m個存儲部分，還具有分別結(jié)合在上述m個半導(dǎo)體存儲器上的m個第2接口(5、135、115)；上述配線，通過中繼上述m個第1以及第2接口，使上述m個CPU分別與上述全部m個半導(dǎo)體存儲器結(jié)合；上述m個第2接口，從上述m個半導(dǎo)體存儲器中分別讀出上述L1、L2、…、Lm位的數(shù)據(jù)信號；上述各m個第1接口，接收上述m個第2接口讀出的上述L1、L2、…、Lm位的數(shù)據(jù)信號的全部，在再次構(gòu)成上述N位的數(shù)據(jù)信號之后，輸入到屬于上述m個CPU中的同一運算部分的CPU；而且，上述第1以及第2接口，對應(yīng)從外部輸入的選擇信號，可以變更設(shè)定上述位的大小L1、L2、…、Lm。
4.如權(quán)利要求3所述的數(shù)據(jù)處理裝置，其中，上述各個m個半導(dǎo)體存儲器可以自由讀寫；上述m個第1接口，對由上述m個CPU輸出的m個N位的數(shù)據(jù)信號，分別與位片對應(yīng)地分離出每一個可以改變設(shè)定的上述L1、L2、…、L3位，再分別向上述m個第2接口發(fā)送；上述m個第2接口，還分別向上述m個半導(dǎo)體存儲器寫入接收到的上述L1、L2、…、Lm位的數(shù)據(jù)信號；而且，從上述m個第1接口，通過上述m個第2接口，至上述m個半導(dǎo)體存儲器的上述L1、L2、…、Lm位的數(shù)據(jù)信號的發(fā)送，分別在同一半導(dǎo)體芯片中進行。
5.如權(quán)利要求1所述的數(shù)據(jù)處理裝置，其中，上述各m個半導(dǎo)體存儲器可以自由讀寫；上述m個CPU，在將N位的數(shù)據(jù)信號寫入到上述m個半導(dǎo)體存儲器時，是將每個上述數(shù)據(jù)信號在經(jīng)過位片處理為L1、L2、…、Lm位的數(shù)據(jù)信號后分別寫入的；而且，從上述m個CPU至上述m個半導(dǎo)體存儲器的上述L1、L2、…、Lm位的數(shù)據(jù)信號的發(fā)送，是分別在同一單獨半導(dǎo)體芯片中進行。
6.如權(quán)利要求5所述的數(shù)據(jù)處理裝置，其中，上述m個存儲器部分，是動態(tài)RAM。
7.如權(quán)利要求6所述的數(shù)據(jù)處理裝置，其中，上述m個存儲部分，還具備分別與上述m個動態(tài)RAM結(jié)合的m個超高速緩沖存儲器(6、66、116、136)；向上述m個動態(tài)RAM的讀寫，分別通過分別結(jié)合在動態(tài)RAM上的上述m個超高速緩沖存儲器進行。
8.如權(quán)利要求1所述的數(shù)據(jù)處理裝置，其中，上述各m個CPU，在上述m個半導(dǎo)體存儲器中，只讀出存儲在一同形成在上述單一半導(dǎo)體芯片中的一個中的Li(這里，i是1、2、…、m中的一個)位的數(shù)據(jù)信號，至少是在上述全部m個CPU中，根據(jù)上述N位的數(shù)據(jù)信號順序執(zhí)行處理。
9.如權(quán)利要求8所述的數(shù)據(jù)處理裝置，其中，上述各m個CPU，具備譯碼部分(93)和執(zhí)行部分(90)；上述譯碼部分，在每次譯碼上述Li位的數(shù)據(jù)信號時，通過在向其它全部的CPU提供得到的譯碼信息的同時，接收其它全部的CPU得到的譯碼信息，完成上述N位的數(shù)據(jù)信號的譯碼；上述執(zhí)行部分，通過輸入在上述譯碼部分中形成的上述N位的數(shù)據(jù)信號的譯碼結(jié)果，執(zhí)行基于上述N位的數(shù)據(jù)信號的處理。
10.如權(quán)利要求8所述的數(shù)據(jù)處理裝置，其中，上述各m個CPU，具備讀取部分(92)和執(zhí)行部分(90)；上述讀取部分，在每次讀取上述Li位的數(shù)據(jù)信號時，向其它全部的CPU提供得到的讀取信息信號；上述執(zhí)行部分，通過來自上述讀取部分以及上述其它全部的CPU的讀取信息，執(zhí)行基于上述N位的數(shù)據(jù)信號的數(shù)據(jù)處理。
11.如權(quán)利要求1至權(quán)利要求7中任何一項所述的數(shù)據(jù)處理裝置，其中，上述位的大小L1、L2、…、Lm是L1=L2=…=Lm。12、如權(quán)利要求1所述的數(shù)據(jù)處理裝置，其中，還具備生成時鐘脈沖的時鐘脈沖生成部分(25)該時鐘脈沖生成部分，向上述m個CPU同時地提供上述時鐘脈沖。
13.一種數(shù)據(jù)處理裝置，具備m(m≥2)個運算部分(11、13、51、141)；m個存儲部分(12、14、132、142)；結(jié)合上述m個運算部分和上述m個存儲部分的配線(20～23、41～45、70～73、75、120～123)，上述m個運算部分，分別具備m個邏輯電路；上述m個存儲部分，分別具備m個半導(dǎo)體存儲器(4、64、134)；上述m個半導(dǎo)體存儲器，具有1兆以上的存儲容量，可以分別存儲將N(N≥2)位的數(shù)據(jù)信號的列的經(jīng)過位片處理為每個數(shù)據(jù)信號分別為L1、L2、…、Lm(L1、L2、…、Lm21；L1+L2+…+Lm=N)位后的數(shù)據(jù)信號；上述m個邏輯電路，順序接收在上述全部m個半導(dǎo)體存儲器中存儲的N位的數(shù)據(jù)信號，并順序執(zhí)行基于該N位的數(shù)據(jù)信號的處理；上述m個運算部分和上述m個存儲部分，其每一對被形成在單獨的單一半導(dǎo)體芯片(9)中。
全文摘要
具備運算部分11和存儲部分12的單元10a、10b被各自形成在單一半導(dǎo)體芯片上。在2個存儲部分12上,以位片處理后的形式分擔(dān)存儲數(shù)據(jù)信號,2個運算部分11的每一個可以通過配線22、23利用存儲在2個存儲部分12的全部中的32位的數(shù)據(jù)信號。作為結(jié)合各半導(dǎo)體芯片之間的配線,只配設(shè)從2個存儲部分向2個運算部分11傳輸數(shù)據(jù)信號的配線22、23。從而提高處理速度和運算部分可以利用的半導(dǎo)體存儲器的存儲容量。
文檔編號G06F15/76GK1212400SQ9810834
公開日1999年3月31日 申請日期1998年5月21日 優(yōu)先權(quán)日1997年9月19日
發(fā)明者坂下和広 申請人:三菱電機株式會社