專利名稱：一種時鐘生成電路的制作方法
技術領域：
本發(fā)明涉及一種時鐘信號生成電路，特別是涉及一種安裝在半導體集成電路中的用于產(chǎn)生與外部時鐘信號同步的內(nèi)部時鐘信號的時鐘生成電路。


圖1示出了組裝在半導體集成電路器件1中的時鐘生成電路的典型實例。外部時鐘信號CLKex被提供給信號管腳1a，并從信號管腳1a傳送到信號緩沖器電路1b。信號緩沖器電路1b通過信號線1c將其提供給放大器1d，而放大器1d產(chǎn)生一個內(nèi)部時鐘信號CLKin。內(nèi)部時鐘信號CLKin被提供給內(nèi)部電路1e。
圖2示出了外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的延遲時間。外部時鐘信號CLKex在時鐘t1及時間t4上升，而脈沖重復周期Tc被設定為時間t1到時間t4間所經(jīng)過的時間。在信號線1C傳送外部時鐘信號時，信號線1c上的電勢電平在時間t2及時間ts上升，而延遲時間被引入到信號傳送中。放大器再引進延遲時間，內(nèi)部時鐘信號CLKin在時間t3及t6上升。因此，時鐘信號CLKin從外部時鐘信號CLKex延遲“TD”，而延遲時間TD在現(xiàn)有技術的時鐘生成電路中是固有的。
半導體廠商已經(jīng)增多了在集成電路器件上集成的電路元件數(shù)，而電路元件及信號線路的尺寸被大大降低。延遲時間TD趨于上升。另一方面，內(nèi)部內(nèi)路1e已被加速，而脈沖重復周期Tc變得越來越短。其結果，延遲時間TD與脈沖重復周期Tc的比值變大，其嚴重影響了內(nèi)部電路1e的性能。
為了防止內(nèi)部電路1e的嚴重延遲TD，在現(xiàn)有技術的時鐘生成電路中使用了鎖相環(huán)路。圖3示出了安裝在現(xiàn)有技術時鐘生成電路中的鎖相環(huán)路。鎖相環(huán)路包含與放大器緩沖器1d相連的延遲電路2a、與延遲電路2a及信號緩沖器1b相連的相位比較器2b、與相位比較器2b相連的低通濾波器2c及連接在低通濾波器2c及放大器1d之間的電壓控制振蕩器2d，延遲電路2a引進與由于信號緩沖器1b而產(chǎn)生的延遲相等的延遲時間，并從內(nèi)部時鐘信號CLKin產(chǎn)生延遲的時鐘信號CLKdy。信號緩沖器1b及延遲電路2a將外部時鐘信號CLKex及延遲的時鐘信號CLKdy提供給相位比較器2b。相位比較器2b將外部時鐘信號CLKex與延遲的時鐘信號CLKdy進行比較來看在外部時鐘信號CLKex與延遲的時鐘信號CLKdy間是否產(chǎn)生了相位差。如果發(fā)現(xiàn)了相位差，相位比較器2b改變誤差信號ER1的強度，從而消除掉外部時鐘信號CLKex與延遲的時鐘信號CLKdy間的相差，并將其提供給低通濾波器2c。低通濾波器2c從誤差信號ER1產(chǎn)生控制信號CTL1，并將其提供給電壓控制振蕩器2d的控制節(jié)點。控制信號CTL1的電勢電平與誤差信號ER1的強度成比例的變化，而控制信號CTL1使電壓控制振蕩器2d來消除外部時鐘信號CLKex與延遲的時鐘信號CLKdy間的相位差。電壓控制振蕩器2d改變與控制信號CTL1的電勢電平成比例的振蕩信號OSC1的頻率，并將其提供給放大器1d。放大器1d從振蕩信號OSC1產(chǎn)生內(nèi)部時鐘信號CLKin，而鎖相環(huán)路控制內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同步。
半導體存儲器件被裝入計算機系統(tǒng)中，數(shù)據(jù)d半導體存儲器件間往來傳送。在計算機系統(tǒng)的性能上對數(shù)據(jù)傳送速度設定一個極限，并提供一種高速數(shù)據(jù)傳輸。高速數(shù)據(jù)傳輸被稱為“雙數(shù)據(jù)速率”，而數(shù)據(jù)輸入/輸出在單個時鐘周基內(nèi)重復兩次。
圖4a及4b示出了在雙數(shù)據(jù)速率傳輸中應用的計算機系統(tǒng)的情況。在數(shù)據(jù)寫入操作中，時鐘信號在時間t10、時間t12、時間t14及時間t16(參見圖4A)上升。微處理器(未示出)在時間t12執(zhí)行表示數(shù)據(jù)寫入的命令“WRITE”，并同時向相關的半導體存儲器件提供地址“A1”。分別在時間t12、t13、t14及t15向半導體存儲器提供寫入數(shù)“D1”至“D4”。在時間t12及時間t14，寫入數(shù)據(jù)“D1”及“D3”與脈沖上升同步。然而，在時間t12與時間t14之間及時間t15與時間t16間的時間間隙內(nèi)向半導體存儲器件提供寫入數(shù)據(jù)“D2”及“D4”。
類似地，在脈沖上升及如圖4B中所示的中間時隙內(nèi)，從半導體存儲器讀出數(shù)據(jù)。時鐘信號在時間t20、時間t22、時間t24及時間t26上升(見圖4B)。微處理器(未示出)在時間t20執(zhí)行表示數(shù)據(jù)讀出的命令“READ”。并同時將地址“A1”提供給相關的半導體存儲器。讀出數(shù)據(jù)“Q1”到“Q4”分別在時間t24、t25、t26及t27被從半導體存儲器中讀出。讀出數(shù)據(jù)“Q1”及“Q3”在時間t24及t26與脈沖上升同步。然而，在時間t24與時間t26間以及時間t6與下一時間之間的中間時隙處，寫入數(shù)據(jù)“Q2”及“Q4”被從半導體存儲器提供。
因此，在每個脈沖重復周期內(nèi)重復兩次數(shù)據(jù)寫入/數(shù)據(jù)讀出。如果時鐘頻率為66MHz，那么數(shù)據(jù)傳輸速度為每秒鐘132兆位，為時鐘頻率的兩倍。為此，正如在1997年2月的Nikkei Micro Device第11頁中所報道的，雙數(shù)據(jù)速率傳輸用在高速SRAM(靜態(tài)隨機存取存儲器)、同步DRAM(動態(tài)隨機存取存儲器)II中。因此，正如在1996年7月31日，英特爾(Intel)公司的1.0版中的AGP(加速圖形接口)的說明書中所揭示的，雙數(shù)據(jù)速率傳輸被用在圖形控制器與系統(tǒng)控制器間的數(shù)據(jù)傳輸。
如前所述，由脈沖上升定義第一時間，而第二時間被提供在中間周期內(nèi)。對第二時間不使用脈沖后沿，這是因為脈沖上升時間與脈沖下降時間之間的差在高頻時鐘信號中是不能忽略的。更具體地，如果脈沖在前沿與后沿間是不對稱的，則不對稱的脈沖在脈沖上升與脈沖下降間相對于某一閥值會給出不同的時間，相應地，脈沖重復周期也非均勻地分割為低電平子周期及高電平子周期，這意味著數(shù)據(jù)周期時間在兩數(shù)據(jù)碼間是不同的。
圖5示出了在雙數(shù)據(jù)速率傳輸中使用的裝在半導體集成電路器件中的現(xiàn)有技術的時鐘生成電路。分頻器3a被連在放大器1d與延遲電路3b之間，而其它的器件用與圖3中所示的現(xiàn)有技術的相位時鐘生成電路的相對應元件的相同標記來表示。延遲電路3b引進延遲時間，該延遲時間等于由信號緩沖器1b所產(chǎn)生的延遲與由分頻器3a所產(chǎn)生的延遲二者的差。分頻器3a將內(nèi)部時鐘信號CLKin的頻率減少一半，并將低頻內(nèi)部時鐘信號CLKin通過延遲電路3b提供給相位比較器2b。相位比較器2b使低頻內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同步，并使電壓控制振蕩器2d產(chǎn)生頻率為外部時鐘信號CLKex兩倍的振蕩信號OSC1。其結果，內(nèi)部時鐘信號CLKin具有兩倍于外部時鐘信號CLKex的頻率。內(nèi)部時鐘脈沖與外部時鐘脈沖同相，而下一個內(nèi)部時鐘脈沖與外部時鐘脈沖差180度，通過使用這些內(nèi)部時鐘脈沖，半導體集成電路器件實現(xiàn)了雙數(shù)據(jù)速率傳輸。
然而，用于雙數(shù)據(jù)速率傳輸?shù)默F(xiàn)有技術的時鐘產(chǎn)生成電路在直到相位調整前為止所用的長時間周期內(nèi)遇到一個問題。當現(xiàn)有技術的時鐘生成電路開始相位調節(jié)時，內(nèi)部時鐘信號CLKin在相位上通常不同于外部時鐘信號CLKex，通過鎖相環(huán)路的操作，相差也逐漸降至零。鎖相環(huán)路通常重復工作多于幾十次，直到相位調節(jié)時要用很長時間。
因此，鎖相環(huán)路連續(xù)工作用于相位調節(jié)，并消耗了大量電能。如果現(xiàn)有技術的時鐘生成電路被裝在半導體動態(tài)隨機存取存儲器件中，現(xiàn)有技術的時鐘生成電路增大了半導體動態(tài)隨機存取存儲器件的等待電流消耗，而半導體動態(tài)隨機存取存儲器件的電流消耗又構成計算機系統(tǒng)的等待電流消耗的大部分。
現(xiàn)有技術時鐘生成電路的另一個問題是低可靠性。電壓控制振蕩器2d用電壓控制振蕩頻率。這意味著電源電壓希望穩(wěn)定，如果電源電壓電平意外地下降，控制電壓范圍變窄，電壓控制振蕩器無法精確地控制振蕩頻率。
為了克服圖5中所示的現(xiàn)有技術時鐘生成電路中所固有的問題，已提出兩種方案。其中一種被稱作“寄存器—控制延遲—鎖定環(huán)路”，并在IEICE Trana ELcctron，VOL1，E79-C，No.6，第798到807頁中描述。第二種方案叫“同步鏡象延遲”，在日本專利申請公開No.8-237091中有描述。寄存器—控制延遲—鎖定環(huán)路及同步鏡急延遲分別簡寫為“RDLL”及“SMD”。
圖6示出了現(xiàn)有技術的時鐘生成電路，而寄存器—控制延遲—鎖定環(huán)路被用在現(xiàn)有技術時鐘生成電路中。外部時鐘信號CLKex被提供給信號管腳1a，并傳送到信號緩沖器1b。與圖5中所示的現(xiàn)有技術的時鐘生成電路相類似，從放大器1d取出內(nèi)部時鐘信號CLKin。信號緩沖器1b將外部時鐘信號CLKex提供給相位比較器4的一個輸入節(jié)點。串聯(lián)的延遲電路5和6與相位比較器4的另一個輸入節(jié)點相連。延遲電路5引進等于信號緩沖器1b所產(chǎn)生延遲的延遲時間，而另一個延遲電路6的延遲等于由放大器1d所產(chǎn)生的延遲。串聯(lián)的延遲電路5/6向相比較器4提供一個延遲的時鐘信號CLKdy，而相比較器4產(chǎn)生一個代表外部時鐘信號CLKex與延遲時鐘信號CLKdy間相位差的狀態(tài)信號ER2。換句話說，狀態(tài)信號ER2選擇地表示超前狀態(tài)，延遲狀態(tài)及同相狀態(tài)。
將狀態(tài)信號ER2提供給控制器7?？刂破?響應狀態(tài)信號ER2從而選擇地改變控制信號CTL1、CTL2、CTL3及CTL4。控制信號CTL1到CTL4提供給移位寄存器8。移位寄存器8有N級81，...8n-1，8n，8n+1，...及8N，而復數(shù)級81到8N向控制電路9提供控制信號N1，...Nn-1，Nn，Nn+1，...NN?？刂齐娐?與可變延遲電路10相連，并控制延遲時間。
控制電路9具有與非門NA11，...NAn-1，NA1n，NA1n+1，及...NA1N，而外部時鐘信號CLKex被提供到與非門NA11到NA1N，然后分別將控制信號N1到NN提供給與非門NA11到NA1N，與非門NA11到NA1N的一個將補償時鐘信號CLKBex提供給可變延遲電路10。
可變延遲電路10具有串聯(lián)設置的與非門NA21，...NA2n-1，NA2n，NA2n+1，...NA2N，以及被插在與非門NA21到NA2N之間的反相器IV11，IVn-1，IVn，IVn+1，...。與非門NA21的其中一個輸入節(jié)點與電源線Vdd相連，而反相器IV11到IVn+1，...的輸出節(jié)點分別與后面與非門的輸入節(jié)點相連。與非門NA11到NA1N分別和與非門NA21至NA2N相關連，補償時鐘信號CLKBex被選擇提供到與非門NA21到NA2N的其它輸入節(jié)點。與非門NA2N的輸出節(jié)點與延遲電路5及放大器1d相連。
圖6中所示的現(xiàn)有技術時鐘生成電路如下，移位寄存器8被假設將控制信號Nn維持在高電平而其它控制信號N1到Nn-1及Nn+1到NN在低電平。只有與非門NA1n獲得控制信號Nn，并變?yōu)轫憫獠繒r鐘信號CLKex，與非門NA1n將補償時鐘信號提供給與非門NA2n，而外部時鐘信號/補償時鐘信號CLKex/CLKBex被從與非門NA2n傳送到延遲電路5及放大器1d。與非門NA2n到NA2N及反相器IN1n...在外部時鐘信號/補償時鐘信號CLKex/CLKBex的傳送過程中引進某一延遲時間。
假設相位比較器4認可延遲的時鐘信號CLKdy處于同相狀態(tài)?？刂破?保持控制信號CTL到CTL4為低，而移位寄存器8不改變控制信號N1到NN。其結果，可變延遲電路10不改變延遲時間。
另一方面，當相位比較器4發(fā)現(xiàn)時鐘信號CLKdy被從外部時鐘信號CLKex延遲時，相位比較器4通知處于延遲狀態(tài)的控制器7，而控制器7只將控制信號CTL4改變到高電平。高電平的控制信號CTL4使移位寄存器8將控制信號Nn改變?yōu)榈碗娖蕉刂菩盘朜n+1到高電平。與非門NA1n被低電平的控制信號NA關閉，而與非門NA1n+1被控制信號NA1n+1打開。然后補償時鐘信號CLKBex被從與非門2n+1傳送到延遲電路5及放大器1d，而延遲時間被縮短，這是因為補償時鐘信號/外部時鐘信號CLKBex/CLKex不通過與非門NA2n及反相器INV1n。如果時鐘信號CLKdy還從外部時鐘信號CLKex延遲，控制器7只將控制信號CTL3變到高電平，并使移位寄存器8向右移位高電平的控制信號。在此情況下，當時鐘信號CLKdy被延遲時，控制器7選擇地改變控制信號CTL3及CTL4，從而向右移位高電平的控制信號，而可變延遲電路10逐步地縮短補償時鐘信號/外部時鐘信號CLKBex/CLKex的信號傳送路徑。
另一方面，當相位比較器4發(fā)現(xiàn)被延遲的時鐘信號CLKdy超前于外部時鐘信號CLKex時，控制器7選擇地改變控制信號CTL1/CTL2，從而移位寄存器8逐步向左移位高電平的控制信號，而可變延遲電路10延長補償時鐘信號/外部時鐘信號CLKBex/CLKex的信號傳送路徑。
因此，可變延遲電路10在移位寄存器8的控制下改變信號傳送路徑，而現(xiàn)有技術的時鐘生成電路使用內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同相。現(xiàn)有技術時鐘電路重復上述所述的程序幾十次直相位匹配為止。然而，即使相位比較器4或控制7停止了工作，移位寄存器8存儲合適的傳送長度。當相位比較器4及控制器7重新開始同步工作時，移位寄存器8、控制電路9及可變延遲電路10立即使延遲的時鐘信號CLKdy與外部時鐘信號同步。為此，如果內(nèi)部電路不需要內(nèi)部時鐘信號CLKin，除了移位寄存器8以外，現(xiàn)有技術時鐘生成電路被關斷電源，而電能消耗會大大降低。
寄存器—控制延遲—鎖定環(huán)路可以用于雙數(shù)據(jù)速率傳輸。圖7示出了用于雙數(shù)據(jù)速率傳輸?shù)默F(xiàn)有技術時鐘生成電路?？刂齐娐?，可變延遲電路10及一對延遲電路5/6在現(xiàn)有技術時鐘生成電路中被增加一倍，而另一個控制電路，另一個可變延遲電路及另一對延遲電路被分別用“11”、“12”及“13/14”表示。延遲電路5/13及延遲電路6/14引進與信號緩沖器1b及放大器1d相等的延遲時間，而被延遲的時鐘信號CLKdy被從延遲電路14提供給相位比較器4。相位比較器4將延遲的時鐘信號CLKdy與外部時鐘信號CLKex進行比較來看被延遲的時鐘信號CLKdy是否與外部時鐘信號CLKex同步。相位比較器4產(chǎn)生代表被延遲的時鐘信號CLKdy與外部時鐘信號CLKex間的電流狀態(tài)的狀態(tài)信號ER2。
控制器7選擇地將控制信號CTL1到CTL4改變到有效高電平。如果時鐘信號CLKdy從外部時鐘信號CLKex被延遲了，控制器7選擇地將控制信號CTL4及CTL3改變到有效高電平，而移位寄存器8逐步地向外移位有效高電平的控制信號，而控制電路9/11使相關的可變延遲電路10/12來縮短信號傳送路徑。另一方面，如果時鐘信號CLKdy是超前的，控制器7選擇地將控制信號CTL1及CTL2改變到有效高電平，而移位寄存器8逐步向右移位有效高電平的控制信號。其結果，控制電路9/11使相關的可變延遲電路10/12延長信號傳送路徑。
放大器1d被連在可變延遲電路10和可變延遲電路12之間，而放大器1d在外部時鐘信號CLKex的脈沖寬度的中點處升高內(nèi)部時鐘信號CLKin。換句話說，圖7中所示的現(xiàn)有技術時鐘生成電路產(chǎn)生與外部時鐘信號CLKex延遲180度的內(nèi)部時鐘信號CLKin。圖7中所示現(xiàn)有時鐘生成電路與圖6中所示的現(xiàn)有技術時鐘生成電路結合。這種結合會在外部時鐘信號CLKex的脈沖上升處及外部時鐘脈沖間的中點處升高內(nèi)部時鐘信號，并可用于雙數(shù)據(jù)速率傳送。
圖8示出了現(xiàn)有技術時鐘產(chǎn)生電路，而同步鏡象延遲電路被用在現(xiàn)有技術時鐘生成電路中?，F(xiàn)有技術時鐘生成電路包含信號緩沖器1b，延遲電路5/6，第一延遲線路15、第二延遲線路16、連接在第一延遲線路15和第二延遲線路16以及放大器1d間的信號傳輸電路17。延遲電路5和6分別引進與由信號緩沖器1b而造成的延遲相等的延遲時間及與由放大器1d而造成的延遲相等的延遲時間。
第一延遲線路和15包括多個串聯(lián)連接的延遲級150、151、152、15n，15n+1，15n+2，...15N，而延遲級150到15N中的每一個都配備有與非門NA3及反相器INV2的串聯(lián)組合。信號緩沖器1b向第一級150的與非門NA3提供外部時鐘信號CLKex，而外部時鐘信號CLKex向著延遲級15N傳送。
第二延遲線路16也包括多個串聯(lián)相連的延遲級160，...16N-n-1，16N-n，16N-n+1，...16N-1及16N，而延遲級160到16N的每一個都配有與非門NA4及反相器INV3。延遲級160到16N相等于延遲級150到15N，而延遲級150到15N分別與延遲級16N到160相關。第二延遲線路16向左一級一級地傳送信號。因此，信號傳送的方向在第一延遲線路15與第二延遲線路16間是相反的。
多個與非門NA5組合形成信號傳輸電路17，并與延遲級150到15N及相應的延遲級160到16N相關。與非門NA5具有與相關延遲級150到15N的反相器INV2的輸出節(jié)點相連的相應的輸入節(jié)點，而對其它輸入節(jié)點提供外部時鐘信號CLKex。與非門NA5的輸出節(jié)點與相關延遲級16N到160的與非門NA4的輸入節(jié)點相連。最后級16N的反相器INV3與放大器1d相連，而放大器1d向內(nèi)部電路(未示出)提供內(nèi)部時鐘信號。
現(xiàn)有技術的時鐘生成電路工作如下。第一外部時鐘脈沖從信號管腳1d通過信號緩沖器1b及延遲電路5/6提供到第一延遲級150，而第一延遲線路15向著最后延遲級15N傳送第一外部時鐘脈沖。第二外部時鐘脈沖從信號緩沖器1b提供到與非門NA5，而與非門NA5同時用第二外部時鐘脈沖起動。如果第一外部時鐘脈沖到達延遲級15N，與非門NA5將第一外部時鐘脈沖從延遲級15N的反相器INV2傳送到延遲級16N-n的與非門NA4。第一外部時鐘脈沖從延遲級16N-n傳送到延遲級16N。第一外部時鐘脈沖從最后延遲級16N的反相器INV3提供到放大器1d，而放大器1d將內(nèi)部時鐘信號提供到內(nèi)部電路(未示出)。
信號緩沖器1b及放大器1d被假設分別引進延遲時間t1及延遲時間t2。延遲電路5和6同樣分別引進延遲時間t1及延遲時間t2，第一外部時鐘脈沖在從延遲級150到延遲級15N的傳輸期間用去時間td。周期的時間tCK被定義為在第一外部時鐘脈沖的脈沖上升與第二外部時鐘脈沖的脈沖上升之間的時間差，而第一外部時鐘脈沖所用的時間等于直到最后級15N的周期時間tCK。為此，周期時間tCK等于總的延遲時間(td+t1+t2)。
通過將第二外部時鐘加到信號管腳1a而從第一外部時鐘脈沖產(chǎn)生內(nèi)部時鐘脈沖，第二外部時鐘脈沖引進由信號緩沖器1b而產(chǎn)生的延遲時間t1，第一外部時鐘脈沖從延遲級16N-n傳送到最后延遲級16N，而放大器1d升高用于內(nèi)部時鐘中的第一外部時鐘脈沖的幅度。為此，總的延遲時間可表示為(t1+td+t2)。因此，在第三外部時鐘脈沖的脈沖上升沿產(chǎn)生內(nèi)部時鐘脈沖，而現(xiàn)有技術時鐘生成電路在兩周期內(nèi)消除相位差。如果不需要內(nèi)部時鐘信號CLKin，那么現(xiàn)有技術時鐘生成電路被斷開電源，在等待期間的電流消耗被降至0。
同步鏡象延遲可用于雙數(shù)據(jù)速率傳輸。圖9示出了用于雙數(shù)據(jù)速率傳輸?shù)默F(xiàn)有技術時鐘生成電路。在用于雙數(shù)據(jù)速率傳輸?shù)默F(xiàn)有技術時鐘生成電路中，延遲電路18/19被插在延遲電路6與第一延遲線路15之間，而第二延遲線路16被加倍，從而在第二延遲線路20中設置兩個信號傳輸路徑20a/20b。外部雙信號傳輸路徑20a/20b與放大器21的或門OR1并聯(lián)連接。信號傳輸路徑20a具有與第一延遲線路15的奇次延遲級150，...相連的延遲級，而另一傳輸路徑20b具有與第一延遲線路15的偶次延遲級151，...相連的延遲級。為此，每個信號傳輸路徑20a/20b的延遲級等于第一延遲線路15的延遲級的一半，而每個信號傳送路徑20a/20b所引進的延遲時間為由第二延遲線路16引進的延遲時間的一半。第二延遲線路20的每個延遲級配備有與非門NA4及反相器INV3的串聯(lián)組合。
延遲電路5/18及另一延遲電路6/19分別引進等于信號緩沖器1b引入的延遲時間及等于放大器21引入的延遲時間。第一延遲線路15用時間td傳送外部時鐘脈沖，而第二延遲線路20在外部時鐘脈沖沿傳輸路徑20a/20b中的一個傳送期間引進延遲時間td/2。第一外部時鐘脈沖及第二時鐘脈沖設定的周期tCK等于(2×t1+2×t2+td)，而放大器21在過去(t1+td/2+t2)時間后從第外部時鐘脈沖產(chǎn)生內(nèi)部時鐘脈沖。衰減時間等于周期時間tdk的一半。因此，內(nèi)部時鐘脈沖比第二外部時鐘脈沖延遲了180度。當圖9中所示的現(xiàn)有技術時鐘信號生成電路與圖8中所示的現(xiàn)有技術時鐘生成電路結合時，這種結合同步產(chǎn)生適于雙數(shù)據(jù)速率傳輸?shù)膬?nèi)部時鐘信號CLKin。
因此，在寄存器—控制延遲—控制環(huán)路/同步鏡象延遲電路中形成的現(xiàn)有技術時鐘生成電路適用于雙數(shù)據(jù)速率傳輸，并立即使內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同步。現(xiàn)有技術時鐘生成電路在等待期間大大降低了電能消耗，并準確地調節(jié)內(nèi)部時鐘信號CLKin到目標頻率而與電源電壓穩(wěn)定性無關。
然而，在寄存器—控制延遲—控制環(huán)路中的現(xiàn)有技術時鐘生成電路及在同步鏡象延遲電路中的現(xiàn)有技術時鐘生成電路無法滿足其它的雙數(shù)據(jù)速率傳輸?shù)男枰?，而只適用于窄頻范圍。另一種雙數(shù)據(jù)速率傳輸需要內(nèi)部時鐘信號的頻率大大高于內(nèi)部時鐘信號CLKin。如果現(xiàn)有技術時鐘生成電路被在高頻驅動，用于輸入數(shù)據(jù)及輸出數(shù)據(jù)的窗口變窄。這將導致余量的減小。
更詳細地說，半導體存儲器件需要如圖4A中所示的用于數(shù)據(jù)寫入操作的輸入建立時間ts及輸入保持時間th1。半導體存儲器件在輸入建立時間ts期間保持輸入數(shù)據(jù)信號，而輸入建立時間ts及輸入保持時間th1是在時鐘信號的前沿的前后分開的。類似地，半導體存儲器件如圖4B中所示需要用于數(shù)據(jù)讀出操作的存取時間ta及輸出保持時間th2。半導體存儲器件在存取時間內(nèi)確定讀出數(shù)據(jù)的邏輯電平，并在輸出保持時間th2內(nèi)保持先前讀出的數(shù)據(jù)。
如前所述，圖6及7中所示的現(xiàn)有技術的時鐘生成電路通過控制信號的移位來逐步改變延遲時間，而每個延遲級NA21/IV11，...引進一段作為單位延遲時間進入到補償時鐘信號/外部時鐘信號CLKBex/CLKex的傳播中。換句話說，在寄存器一控制延遲一鎖定環(huán)路中的現(xiàn)有技術時鐘生成電路的解決方案等同于兩級邏輯門。類似地，圖8及圖9中所示的現(xiàn)有技術時鐘生成電路通過外部時鐘信號CLKex的信號傳送逐步改變延遲時間，而延遲線路中的兩個邏輯門中引進單位延遲。為此，同步鏡象延遲電路中的現(xiàn)有技術時鐘生成電路的解決方案也等于兩級邏輯門。在此情況下，周期時間tCK在延遲的時間單位內(nèi)是可變的，而周期時間tCK的變化使內(nèi)部時鐘脈沖被產(chǎn)生在不同的時間。此結果在于內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex偏移。如果內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex偏移，則輸入設定時間ts、輸入保持時間th1、存取時間ta及輸出保持時間th2的余量被改變，因為它們都是在外部時鐘信號CLKex的基礎上被設定的。
數(shù)據(jù)讀出時間及數(shù)據(jù)寫入時間隨與數(shù)據(jù)輸入/輸出信號線路相連的寄生電容及/或寄生電感是可變的，而內(nèi)部時鐘信號CLKin的波動也僅允許數(shù)據(jù)讀出時間及數(shù)據(jù)寫入時間在一窄的范圍內(nèi)變化。如果用戶需要生產(chǎn)商保留數(shù)據(jù)讀出及數(shù)據(jù)寫入的余量寬，則需要生產(chǎn)商在生產(chǎn)過程中嚴格控制工藝參數(shù)。否則，生產(chǎn)商則無需加速。
在現(xiàn)有技術中存在的另一問題是在內(nèi)部時鐘信號CLKin中存在的不需要的波形失真。在可變延遲電路10/12及第一/第二延遲線路15/16/20中的每個延遲級由串聯(lián)的一個與非門和一個反相器組成。P溝道型場效應晶體管的并聯(lián)組合及n溝道型場效應晶體管的串聯(lián)組合形成標準與非門部分，并由于脈沖上升與下降間的轉換時間的不同而導致波形失真。在最壞的情況下，現(xiàn)有技術時鐘生成電路會喪失內(nèi)部時鐘脈沖。
本發(fā)明的一個重要目的是提供一種時鐘信號生成電路，其產(chǎn)生一在寬頻范圍內(nèi)無波形失真及大電能損耗的與外部時鐘信號可變的同步的內(nèi)部時鐘信號。
根據(jù)本發(fā)明的一個方面，所提供的時鐘生成電路包含第一控制器，其響應初級時鐘信號用于產(chǎn)生第一控制信號，該第一控制信號在與初級時鐘信號的脈沖周期相等的第一時間周期內(nèi)從第一電平變至第二電平，并在與脈沖周期相等的第二時間周期內(nèi)從第二電平變到第一電平，并隨第一時間周期而變化，并用于產(chǎn)生根據(jù)第一控制信號在第一電平與第二電平間互補地變化的第一補償控制信號，以及在第一時間周期內(nèi)從無效電平變?yōu)橛行щ娖降牡谝惠斎胄盘枺谝谎舆t電路包括多個通過第一信號傳輸線路及分別與第一傳輸線路成對的第二信號傳輸線路串聯(lián)連接的第一延遲級，并響應第一輸入信號用于產(chǎn)生第一電勢沿信號并將第一電勢沿信號從通過一輸入信號線路相連的第一延遲級傳送到控制器，這種傳送是在第一時間周期內(nèi)向著多個延遲級的某一延遲級來進行的，并在第二時間周期內(nèi)通過第一延遲級從某一延遲級到第一輸出信號線路，且第一單觸發(fā)脈沖發(fā)生器與第一輸出信號線路相連，從而在第二時間周期內(nèi)，產(chǎn)生一與初級時鐘信號的初級時鐘脈沖保持恒定相位關系的第一內(nèi)部時鐘脈沖，多個第一延遲級的每一個具有與第一電源電壓線路相連的第一充電電路，并在第二時間周期內(nèi)用第一控制信號啟動，從而變得響應第一信號線路上的電勢電平，到下一延遲級用于提供從第一電源電壓線路到其中來自前面延遲級的第一輸出信號線路及第二信號線路中的一個的電流路徑，第一放電電路與電勢不同于第一電源電壓線路的第二電源電壓線路相連，并在第一時間周期內(nèi)用第一控制信號啟動，從而變得響應其中一個第一輸入線路上的電勢電平及來自前面延遲級的第一信號線路用于提供從前述的其中一個第一輸出信號線路及第二信號線路到第二電源電壓線路的電流路徑，第二充電電路與第一電源電壓線路相連，并在第一時間周期內(nèi)用第一補償控制信號啟動，從而變得響應前述來自前面延遲級的輸出信號線路和第二信號線路中的一個上的電勢電平，用于提供從第一電源電壓線路到第一信號線路到下一延遲級的電流路徑，而第二放電電路與第二電源電壓線路相連，并在第二時間周期內(nèi)用第一補償控制信號啟動，從而變得響應到下一延遲級的第二信號線路上的電勢電平。
通過下面結合相應附圖的描述會對時鐘生成電路的特征及優(yōu)點有更清楚的了解。
圖1為現(xiàn)有技術時鐘生成電路的方框圖；圖2為現(xiàn)有技術時鐘生成電路的工作的時序圖；圖3為現(xiàn)有技術時鐘生成電路內(nèi)的相位鎖定環(huán)路的方框圖；圖4A及4B為設計用于雙數(shù)據(jù)速率傳輸中的計算機系統(tǒng)的工作時序圖；圖5為在雙數(shù)據(jù)速率傳輸中采用的用在半導體集成電路中的現(xiàn)有技術時鐘生成電路的方框圖；圖6為形成在寄存器—控制延遲—鎖定環(huán)路中的現(xiàn)有技術時鐘生成電路的電路圖；圖7為用于產(chǎn)生從外部時鐘信號延遲180度的內(nèi)部時鐘信號的現(xiàn)有技術時鐘生成電路的電路結構圖；圖8為以同步鏡象延遲方案形成的現(xiàn)有技術時鐘生成電路的電路結構的電路圖；圖9為用于雙數(shù)據(jù)速率傳輸?shù)默F(xiàn)有技術時鐘生成電路的電路結構的電路圖；圖10為根據(jù)本發(fā)明的時鐘生成電路的電路的結構的電路圖；圖11為設置在時鐘生成電路中的控制器、延遲電路及脈沖生成電路的電路工作的時序圖；圖12為時鐘生成電路的電路工作的時序圖；圖13為當發(fā)生相位差時信號波形的時序圖；圖14為根據(jù)本發(fā)明的另一種時鐘生成電路的電路圖15為設置在時鐘生成電路中的延遲電路的工作時序圖；圖16為時鐘生成電路的工作時序圖；圖17為根據(jù)本發(fā)明的設置在另一時鐘生成電路中的延遲電路的結構的電路圖；圖18為根據(jù)本發(fā)明的另一種時鐘生成電路的結構的電路圖；圖19為根據(jù)本發(fā)明的另一種時鐘生成電路的結構的電路圖；圖20為設置在圖19中的時鐘生成電路中的可變延遲電路及延遲調節(jié)器的結構的電路圖；圖21為根據(jù)本發(fā)明的另一時鐘生成電路的結構的電路圖；圖22為設置在圖21中所示的時鐘生成電路中的可變延遲電路及延遲調節(jié)器的結構的電路圖；圖23為帶有同步動態(tài)隨機存取存儲裝置的電子系統(tǒng)的電路圖；圖24為用于半導體存儲器件的控制程序的時序圖；圖25為根據(jù)本發(fā)明的時鐘生成電路的電路結構的電路圖；圖26為設置在圖25中所示的時鐘生成電路中的延遲電路結構的電路圖；圖27為設置在圖25中所示的時鐘生成電路的另一種延遲電路的結構的電路圖；圖28為時鐘生成電路的工作的時序圖；圖29為根據(jù)本發(fā)明的另一種時鐘生成電路的結構的電路圖；圖30為設置在脈沖生成器中的實際延遲電路的結構的電路圖；圖31為時鐘生成電路的工作的時序圖；圖32為根據(jù)本發(fā)明的另一種時鐘生成電路的電路圖；圖33為設置在時鐘生成電路中的延遲電路結構的電路圖；圖34為時鐘生成電路的電路工作的時序圖；圖35為根據(jù)本發(fā)明的另一種時鐘生成電路的電路圖；圖36為根據(jù)本發(fā)明的另一種時鐘生成電路的電路圖；圖37為當外部時鐘信號不穩(wěn)定時圖10中所示的時鐘生成電路的工作時序圖；圖38為當外部時鐘信號不穩(wěn)定時圖36中所示的時鐘生成電路的工作的時序圖；圖39為根據(jù)本發(fā)明的另一種時鐘生成電路的電路圖；圖40為設置在時鐘生成電路中的觸發(fā)電路的結構電路圖；圖41為根據(jù)本發(fā)明的另一種時鐘生成電路的電路圖；圖42A及圖42B為設置在時鐘生成電路中的測試電路的工作時序圖。
第一實施例參考圖10，體現(xiàn)本發(fā)明的時鐘生成電路與內(nèi)部電路21一起集成在半導體芯片20上。時鐘生成電路包含與信號管腳25相連的接收電路22，與接收電路22相連的極性控制器24，一對直接及間接通過反相器INV10與接收電路22及極性控制器23相連的控制器25a/25b，一對與該對控制器25a/25b相連的延遲電路26a/26b，一對與成對延遲電路26a/26b及放大器相連的脈沖生成器27a/27b，以及與一對脈沖生成器27a/27b相連的放大器28。外部時鐘信號CLKex被提供給信號管腳23，而放大器28將內(nèi)部時鐘信號CLKin提供給內(nèi)部電路21。
外部時鐘信號CLKex被傳送到接收電路22，而接收電路22從外部時鐘信號CLKex產(chǎn)生時鐘信號CLKex’。時鐘信號CLKex’的電勢范圍與外部時鐘信號CLKex不同。
極性控制器24包括觸發(fā)器電路24a、連接在輸出節(jié)點Q與數(shù)據(jù)輸入輸出節(jié)點D間的反相器24b和連在接收電路22與時鐘節(jié)點C之間的反相器。時鐘信號CLKex’通過反相器24c提供給時鐘節(jié)點C，而觸發(fā)電路24a按照時鐘信號CLKex’改變輸出節(jié)點處的邏輯電平。極性控制器24將極性控制信號CTL10提供給控制器25a/25b。
控制器25a在電路結構上與另一個控制器25b相同，因此只描述控制器25a?？刂破?5a包括觸發(fā)器電路25c、延遲電路25d及門25e。延遲電路25d與輸出節(jié)點Q相連，而與門25e有兩個輸入節(jié)點，其中一個與延遲電路25d的輸出節(jié)點相連，而另一個與觸發(fā)器電路25c的輸出節(jié)點Q相連。時鐘信號CLKex’被提供給觸發(fā)器電路25c的時鐘節(jié)點C，而極性控制信號CTL10與觸發(fā)器電路25c的輸入節(jié)點D相連。極性控制信號CTL10是由時鐘信號CLKex’的脈沖上升沿觸發(fā)，而觸發(fā)電路25c產(chǎn)生控制信號CTL11及補償控制信號CTLB11。補償控制信號CTLB11與控制信號CTL11反相?？刂菩盘朇TL11被提供給與門25e，而延遲電路25d將延遲的信號提供給與門25e。為此，與門25e在延遲信號的脈沖上升產(chǎn)生控制信號，而控制信號CTL12在控制信號CTL11的脈沖抑制時下降。在控制信號CTL11與控制信號CTL12之間引入某一時間段?？刂菩盘朇TL11/CTL12及補償控制信號CTLB11被提供給相關的延遲電路26a/26b。雖然兩觸發(fā)電路24a/25c響應時鐘信號CLKex’，但反相器24c反相控制信號CLKex’，并防止觸發(fā)電路24a由于偏移差而造成的不正常的工作。
延遲電路26a在電路結構上與延遲電路26b相同，所以僅對延遲電路26a進行描述。延遲電路26a包括多個串聯(lián)連接的延遲級2600，2601，...260n-1，260n，260n+1，...260N，而延遲電路2600到260N的類似設置的。每個延遲級具有第一組P-溝道場效應晶體管QP1/QP2，第二組P-溝道場效應晶體管QP3/QP4，第一n溝道場效應晶體管QN1/QN2及第二組n溝道場效應晶體管QN3/QN4。第一組P-溝道場效應晶體管QP1/QP2連在正電源電壓線路Vd與信號傳輸線路Bn-1之間，而第一組n溝道場效應晶體管QN1/QN2連在信號傳輸線路Bn-1與地線之間。另一方面，第二組P溝道場效應晶體管QP3/QP4被連在正電源電壓線路Vd與信號傳輸線路An之間，第二組n溝道場效應晶體管QN3/QN4被連在信號傳輸線路An與地線之間。信號傳輸線路Bn-1及An分別連接到P溝道場效應晶體管QN4的柵電極和P溝道場效應晶體管QP2的柵極。控制信號CTL11及補償控制信號CTLB11被分別提供給P溝道場效應晶體管QP1的柵電極及P溝道場效應晶體管QP3的柵電極?？刂菩盘朇TL11及補償控制信號CTLB11還分別被提供給n溝道場效應晶體管QN2的柵電極及n溝道場效應晶體管QN4的柵電極。另外的n溝道場效應晶體管QN1及QN3分別被信號傳輸線路An-1及Bn控制。信號傳輸線路Bn-1及An-1被連在延遲級260n與前面的延遲級260n-1之間，而信號傳輸線路An及Bn被連在延遲級260n與下一延遲級260n+1之間。因此，延遲級2600到260N通過信號傳輸線路Ai及Bi串聯(lián)連接，其中i為從0到N的自然數(shù)。與門25e通過信號傳輸線路A0連到延遲級2600，而信號傳輸線路B0被連在延遲級2600到脈沖發(fā)生器27a之間。
延遲級260n按如下方式改變信號傳輸線路An-1/Bn-1及信號傳輸線路An/Bn上的電勢電平。其中延遲級2600到260n-1及260n+1到260N與延遲級260n的工作情況相同。
控制信號CTL11被假設處于高電平，而相應地，被償控制信號CTLB11處于低電平。而控制信號CTL11處于高電平而補償控制信號CTLB11處于低電平，延遲電路26a在第一時間周期內(nèi)。當信號傳輸線路An-1被變到高電平時，n溝道場效應晶體管QN1/QN2接通，并將信號傳輸線路Bn-1變到低電平。信號傳輸線路Bn-1上的低電平及補償控制信號CTLB11使P溝道場效應晶體管QP3/QP4接通，而P溝道場效應晶體管QP3/QP4將信號傳輸線路An變到高電平。
另一方面，在下一周期中，當控制信號CTL11處于低電平時，補償信號CTLB11處于高電平。下周期是指“第二時間周期”。當信號傳輸線路Bn變到高電平時，n溝道場效應晶體管QN3/QN4接通，并將傳輸線路變到低電平。信號傳輸線路An上的低電平及低電平的控制信號CTL11使P溝道場效應晶體管QP1/QP2接通，而P溝道場效應晶體管QP1/QP2將信號傳輸線路Bn-1變到高電平。
脈沖生成器27a的電路結構與脈沖生成器27b相同，所以僅對脈沖生成器27a進行了描述。脈沖生成器27a包括通過信號傳輸線路BO與延遲級2600相連的延遲電路27c，與延遲電路27c相連的反相器27d及具有與信號傳輸線路BO及反相器27d相連的兩個輸入節(jié)點的與門27e。與門27e產(chǎn)生時鐘脈沖PS1，而另一個脈沖生成器27b的與門27e產(chǎn)生時鐘脈沖PS2。與門27e與放大器28相連。當信號傳輸線路BO落到低電平時，反相器27d將與門27e的輸入節(jié)點在某段經(jīng)過的時間后變到高電平，并維持住該高電平。在此情況下，如果信號傳輸線路BO上升到高電平，與門27e的兩個輸入節(jié)點在某一時間周期內(nèi)都維持在高電平，而與門27e產(chǎn)生時鐘脈沖PS1。
放大器28包括或門28a，而時鐘脈沖PS1及PS2被提供到或門28a。放大器28從時鐘脈沖PS1/PS2中產(chǎn)生內(nèi)部時鐘信號CLKin。
控制器25a、延遲電路26a及脈沖生成器27a如圖11中所示的工作。時鐘信號CTLex’以5ns上升?？刂菩盘朇TL11變到高電平。而補償控制信號CTLB11變到低電平。然后，延遲電路26a開始第一時間周期?？刂破?5a將高電平的控制信號CTL12以10hs左右的時間提供給信號傳輸線路AO，而相應地，信號傳輸線路AO變到高電平。如前所述，高電平的信號傳輸線路AO使信號傳輸線路BO放電而使信號傳輸線路A1充電。以類似的方式，信號傳輸線路Ai(其中i為1，2，...)順序地變化，而信號傳輸線路Bi順序地放電。其結果，如圖所示來自信號傳輸線路AO/BO的電位沿信號EG1被波動。
時鐘信號CTLex’以15ns時間再次上升?？刂菩盘朇TL11被抑制到低電平，而補償控制信號CTLB11上升到高電平。延遲電路26a開始第二時間周期，而電位沿信號EG1已到達信號傳輸線路B8。位沿信號EG1使延遲級2608將信號傳輸線路B8放電。
由于高電平的補償控制信號CTLB11，延遲級2609的P溝道場效應晶體管QP3斷開，信號傳輸線路A9不變到高電平。低電平的控制信號CTL11使延遲級2608的P溝道場效應晶體管QP1接通，信號傳輸線路B8恢復到高電平。信號傳輸線路A8被放電，并被恢復到低電平。在此情況下，在第二時間周期內(nèi)信號傳輸線路Ai順序放電，而信號傳輸線路Bi在第二時間周期內(nèi)順序充電。因此，在第二時間周期內(nèi)，位沿信號EG2從信號傳輸線路A8/B8波動到信號傳輸線路AO/BO。位沿信號EG2通過信號傳輸線路BO從延遲級2600傳送到脈沖生成器27a，而時鐘生成器27a產(chǎn)生大約25ns的內(nèi)部時鐘脈沖PS1。因此，脈沖生成器27a每兩時鐘周期一次地產(chǎn)生內(nèi)部時鐘脈沖PS1。
控制器25b、延遲電路26b及脈沖生成器27b對控制器25a、延遲電路26a及脈沖生成器27a進行補償，因為極性控制器24通過反相器INV10向控制器25b提供極性控制信號CTL10。為此，控制信號CTL21與控制信號CTL11反相。
圖12示出了時鐘生成電路的情況。外部時鐘信號CTLex在時間t1、時間t4、...上升，時間t1和時間t4限定一個周期時間tCK。接收電路22從外部時鐘信號CTLex產(chǎn)生時鐘信號CTLex’，并將時鐘信號CTLex’提供到控制器25a/25b。極性控制器24將極性控制信號CTL10提供到控制器25a及將補償極性控制信號提供到另一控制器25b，控制器25a/25b改變彼此補償?shù)目刂菩盘朇TL11及CTL21。為此，延遲電路26a/26b每兩個周期2tCK一次地提供位沿信號EG2及EG3，而位沿信號EG3的相位與位沿信號EG2相差180度。相應地，脈沖生成器27a/27b產(chǎn)生內(nèi)部時鐘脈沖PS1及PS2，它們彼此為反相信號。為此，內(nèi)部時鐘信號PS1在時間t7，時間t9，...，上升，而另一內(nèi)部時鐘脈沖PS2時間t8，時間t10，...上升。
內(nèi)部時鐘信號PS1與內(nèi)部時鐘脈沖PS2進行或運算，而放大器28將內(nèi)部時鐘信號CLKin提供到內(nèi)部電路21。內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同步。
下面針對信號間的延遲時間進行描述。在第一時間周期延遲電路26a/26b將位沿信號從第一延遲級2600向某一延遲級260i傳送，將位沿信號EG2/EG3從某一延遲級260i向第一延遲級2600傳送。與每個信號傳輸線路AO/BO/Ai/Bi相耦合的寄生電容等于其它信號傳輸線路Ai/Bi/AO/BO的電容，某一延遲級的P溝道場效應晶體管QP1-QP4及n溝道場效應晶體管QN1-QN4在晶體管性能方面與另一延遲級的等同。為此，在位沿信號EG1的傳送期間的延遲時間等于位沿信號EG2/EG3的傳送期間的延遲時間。
用“t1”表示外部時鐘信號CLKex(t1)的應用與控制信號CTL11/CTL21(t2)的輸出間的周期，而時間周期t1用于通過接收電路22及控制器25a/25b的信號傳送。用“t2”表示將位沿信號EG1輸入到脈沖生成器27a/27b(t6)與內(nèi)部時鐘信號CLKin(t7)的輸出間的時間周期，而時間周期t2用于信號通過脈沖生成器27a/27b及放大器28的傳送。延遲電路26a/26b將延遲時間td引進第一延遲級2600與某一延遲級260i間的位沿信號EG2/EG3的信號傳輸中。
對延遲電路25d是以這樣一種方式進行調節(jié)的，即延遲電路25d及與門25e引進等于時間周期t1及時間周期t2，的總的時間的即(t1+t2)的時間延遲?？刂菩盘朇TL11在等于周期時間tCK的時間周期內(nèi)保持在高電平，而時間周期等于時間周期(t1+t2)與時間周期td的總和，即(t1+t2+td)。因此，周期間tCK等于總的時間周期(t1+t2+td)。
時鐘信號CLKex在時間t4再次上升，控制信號CTL11在時間t5落到低電平。位沿信號EG2/EG3從某一延遲級260i向第一延遲級2600向回傳送，并傳遞到脈沖生成器27a/27b。脈沖生成器27a/27b產(chǎn)生內(nèi)部時鐘脈沖PS1/PS2，內(nèi)部時鐘信號CLKin從放大器28輸出。用(t1+td+t2)表示從外部時鐘信號CLKex的上升到內(nèi)部時鐘信號CLKin的輸出的時間周期，并等于周期時間tCK。內(nèi)部時鐘信號CLKin在時間t7與外部時鐘信號CLKex同步上升。因此，時鐘生成電路使內(nèi)部時鐘信號CLKin與外部時鐘信號CTKex同步。
現(xiàn)在假設時鐘信號CLKex略微增加周期時間tCK，位沿信號EG1使延遲級2608用某一比通常長的時間周期放電信號傳輸線路A8，并使信號傳輸線路B8上的電勢衰減加重(將圖13與圖11進行比較)。其結果，延遲級2608需要另外的時間直到信號傳輸線路B8恢復為止，并升高用于從延遲級2608到信號傳輸線路BO的信號傳送時間周期。因此，被延長的周期時間tCK’延緩了內(nèi)部時鐘PS1/PS2的產(chǎn)生，延遲電路26a/26b保持外部時鐘信號CLKex與內(nèi)部時鐘脈沖PS1間的相差不變。換句話說，延遲電路26a/26b使內(nèi)部時鐘信號CTLin在與周期時間tCK無關的情況下與外部時鐘信號CLKex同步。
通過每一延遲級260i的一組P溝道場效應晶體管QP1/QP2或QP3/QP4及n溝道場效應晶體管QN1/QN2或QN3/QN4來實現(xiàn)信號傳送時間的調節(jié)，其精確度等于或小于一信號邏輯級。
串聯(lián)的P溝道場效應晶體管QP1/QP2在電流驅動能力方面與串聯(lián)的P溝道場效應晶體管QP3/QP4相等，而由P溝道場效應晶體管QP1/QP2導致的寄生電容等于P溝道場效應晶體管QN3/QN4導致的寄生電容。類似地，串聯(lián)的n溝道場效應晶體管QN1/QN2的電流驅動能力等于串聯(lián)的n溝道場效應晶體管QN3/QN4，由n溝道場效應晶體管QN1/QN2導致的寄生電容等于由n溝道場效應晶體管QN3/QN4導致的寄生電容。為此，在第一時間周期期間信號傳輸線路Ai上的充電操作的波動被在第二時間周期期間信號傳輸線路Bi上的充電操作的變化消除掉，在第一時間周期期間信號傳輸電路Bi上的放電操作的波動被在第二時間周期期間信號傳輸線路Ai上的放電操作的變化消除掉。其結果，第一時間周期與第二時間周期間的任何時間差不再積累在延遲電路26a/26b中。
即使周期時間tCK變化，該變化只會影響某一延遲級260I中的充電/放電操作，外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的最大相位差等于或小于由單一門引入的時間延遲。
從前面的描述中可以看出，根據(jù)本發(fā)明的時鐘生成電路在外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間在兩個時鐘周期內(nèi)獲得很好的同步，其精確度等于減小于由單個門引入的延遲時間。
如果內(nèi)部電路21不需要時鐘生成電路來提供內(nèi)部時鐘信號CLKin，所有的組件電路22、24到28被斷開電源，電流消耗被完全降至零。
因此，脈沖生成器27a/27b不依賴于電源電勢電平，并在等于外部時鐘信號CLKex的頻率處產(chǎn)生內(nèi)部時鐘脈沖PS1/PS2。
最后，延遲級260i被充電/放電晶體管來完成，而充電/放電晶體管使位沿信號EG1/EG2/EG3在上升時間與下降時之間同步。為此，位沿信號EG1/EG2/EG3從不變形也不丟失。第二實施例參考圖14，體現(xiàn)本發(fā)明的另一個時鐘生成電路與內(nèi)部電路31一起集成在半導體芯片30上。時鐘生成電路還包含接收電路22、極化控制器24、一對控制器25a/25b、一對脈沖生成器27a/27b及放大器28。這些電路22、24、25a/25b、27a/27b在電路結構上與第一實施例中的相同，這里不再描述。
時鐘生成電路還包含一對控制器35a/35b，一對脈沖生成器37a/37b及四個延遲電路39a/39b/39c/39d?？刂破?5a/35b在電路結構上分別與控制器25a/25b相同，脈沖生成器37a/37b的電路結構與脈沖生成器27a/27b相同。為此，這里不再對控制器35a/35b對及脈沖生成器37a/37b對進行描述。
延遲電路39a到39d的電路結構彼此相同，而下面僅對延遲電路39a進行詳細描述。延遲電路39a包括多個延遲級3900，...390n-1，390n，390n+1，...及390N，而延遲級3901到390N的電路結構彼此類似。為此，只對延遲級390n進行描述。
延遲級390n包括串聯(lián)的P溝道場效應晶體管QP1/QP2、串聯(lián)的n溝道場效應晶體管QN1/QN2、串聯(lián)的P溝道場效應晶體管QP3/QP4及串聯(lián)的n溝道場效應晶體管QN3/QN4，與延遲級260n相類似。下面的場效應晶體管QP5/QP6、QP7/QP8、QN5/QN6及QN7/QN8被加到延遲級260n，并形成延遲級390n的一部分。P溝道場效應晶體管QP5/QP6被串聯(lián)連接在電源線路Vd與信號傳輸線路Bn-1之間，并相應地，串聯(lián)的P溝道場效應晶體管QP5/QP6與串聯(lián)的P溝道場效應晶體管QP1/QP2并聯(lián)設置。
控制信號CTL11被提供給P溝道場效應晶體管QP5的柵電極，而P溝道場效應晶體管QP6的柵電極與信號傳輸線路An相連。另一方面，P溝道場效應晶體管QP7/QP8分別與P溝道場效應晶體管QP3/QP4相關。補償控制信號CTLB11被提供給P溝道場效應晶體管QP7的柵電極，P溝道場效應晶體管QP7的源極節(jié)點與其漏極節(jié)點相連。P溝道場效應晶體管QP8的柵電極與信號傳輸線路Bn-1相連，P溝道場效應晶體管QP8有與漏極節(jié)點相連的源極節(jié)點。
n溝道場效應晶體管QN5/QN6分別與n溝道場效應晶體管QN1/QN2相連。n溝道場效應晶體管QN5具有彼此相連的源極節(jié)點和一個漏極節(jié)點，n溝道場效應晶體管QN5的柵電極與信號傳輸線路An-1相連。n溝道場效應晶體管QN6具有彼此相連的源極節(jié)點和漏極節(jié)點，控制信號CTL11被提供給n溝道場效應晶體管QN6的柵電極。n溝道場效應晶體管QN7/QN8串聯(lián)連接在信號傳輸線路An與地線之間。信號傳輸線路Bn與n溝道場效應晶體管QN7的柵電極相連，補償控制信號CTLB11被提供給n溝道場效應晶體管QN8的柵電極。
控制信號CTL11在第一時間周期被變到高電平。當信號傳輸線路An-1被變到高電平時，n溝道場效應晶體管QN1/QN2接通，信號傳輸線路Bn-1被放電。雖然n溝道場效應晶體管QN5/QN6也被接通，任何電流也不會流過n溝道場效應晶體管QN5/QN6，因為源極節(jié)點分別與漏極節(jié)點相連。當信號傳輸線路Bn-1被變到低電平時，P溝道場效應晶體管QP4/QP8接通。補償控制信號CTLB11已使P溝道場效應晶體管QP3/QP7導通，正電源線路Vd通過串聯(lián)的P溝道場效應晶體管QP3/QP4給信號傳輸線路An充電。任何電流都不會流過P溝道場效應晶體管QP7/QP8，因此源極節(jié)點分別與漏極節(jié)點相連。
另一方面，在第二時間周期控制信號CTL11被變到低電平，補償控制信號CTLB11處于高電平。當信號傳輸線路Bn被變到高電平時，信號傳輸線路Bn和補償控制信號CTLB11使n溝道場效應晶體管QN3/QN4/QN7/QN8導通，兩組n溝道場效應晶體管QN3/QN4及QN7/QN8放電信號傳輸線路An。串聯(lián)的n溝道場效應晶體管QN7/QN8的電流驅動能力為第一實施例的電流驅動能力的2倍，信號傳輸線路An快速變到低電平。低電平的信號傳輸線路An及低電平的控制信號CTL11使P溝道場效應晶體管QP1/QP2及QP5/QP6導通，兩組P溝道場效應晶體管QP1/QP2及QP5/QP6快速充電信號傳輸線路Bn-1。因此，延遲級390n的信號傳輸時間降至延遲級260n的信號傳輸時間的一半。
圖15示出延遲電路39a的情況。時鐘信號CLKex’在5ns、25ns及35ns上升，周期時間tCK為20ns。其是第一實施例周期時間tCK的兩倍長。脈沖在5ns上升使控制信號CTL11及補償控制信號CTLB11在6ns左右變到高電平及低電平，延遲電路39a進入第一時間周期。控制器25a產(chǎn)生控制信號CTL12。然后，控制信號CTL12將信號傳輸線路AO變到高電平，延遲級3901放電信號傳輸線路BO到低電平。信號傳輸線路從A1到A10順序充電，其它信號傳輸線路B1到B10順序放電。因此，位沿信號EG1從延遲級3901傳送到延遲級3911。
時鐘信號CLKex’在25ns再次上升，延遲電路39a進入第二時間周期?？刂菩盘朇TL11及補償控制信號CTLB11在第二時間周期內(nèi)被分別變到低電平及高電平。當由于第二脈沖在25hs上升而導致控制信號CTL11及補償控制信號CTLB11被改變時，延遲級3912開始充電信號傳輸線路A11，而信號傳輸線路A11變得比地電平稍高。延遲級3912停止充電操作，將充電操作變到放電操作。充電/放電操作重復進行，位沿信號EG2被從延遲級3911傳送到延遲級3901。如前所述，在第二時間周期內(nèi)的每個延遲級的電流驅動能力為第一時間周期中的兩倍，位沿信號EG2在位沿信號EG1的一半的信號傳送時間內(nèi)到達信號傳輸線路AO/BO。
信號傳輸線路BO將位沿信號EG2傳送到脈沖生成器27a，脈沖生成器27a在35ns產(chǎn)生內(nèi)部時鐘脈沖PS1。
圖16示出了時鐘生成電路的電路結構。極性控制器24及反相器INV10使反相器35a、延遲電路39c及脈沖生成器37a對控制器35b、延遲電路39d及脈沖生成器37b補償?shù)剡M行工作，內(nèi)部時鐘脈沖PS4與內(nèi)部時鐘脈沖PS3反相。極性控制器24及反相器INV11使控制器25a、延遲電路39a及脈沖生成器27a與控制器25b、延遲電路39b及脈沖生成器27b補償?shù)毓ぷ?，?nèi)部時鐘脈沖PS2是內(nèi)部時鐘脈沖PS1的反相信號。脈沖生成器37a/37b/27a/27b將內(nèi)部時鐘脈沖PS3/PS4/PS1/PS2提供到放大器28的或門28a，內(nèi)部時鐘信號CLKin從放大器28提供到內(nèi)部電路31。內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同步。
在施加的外部時鐘信號CLKex與輸出控制信號CTL11之間時間周期用“t1”表示，而時間周期t1用于信號從接收電路22傳送到控制器25a。用“t2”表示在位沿EG2輸入到脈沖生成器27a與輸出內(nèi)部時鐘信號CLKin間的時間周期，時間周期t2用于通過脈沖生成器27a與放大器28的信號傳送。通過引入延遲時間等于2(t1+t2)的方式來調節(jié)延遲電路25d。
延遲電路39a在第一時間周期內(nèi)將延遲時間td引入第一延遲級3901與某一延遲級390i間的位沿信號EG1的信號傳送當中，位沿信號EG2在第二時間周期內(nèi)在某延遲級390i與第一延遲級3901之間耗時td/2。控制器25a在等于周期時間tCK的時間周期內(nèi)將控制信號CTL11維持在高電平，在某延遲級390i的時間周期等于從控制信號CTL11的上升到位沿信號EG1的到達的時間周期。因此，周期時間tCK等于2×(t1+t2)+td。
在第二時間周期內(nèi)，從外部時鐘信號CLKex的輸入到內(nèi)部時鐘信號CLKin的輸出的時間周期表示為〔t1+t2+(td/2)〕，并等于tCK/2。因此，脈沖生成器27a在第二外部時鐘脈沖與第三外部時鐘脈沖間的中點處產(chǎn)生內(nèi)部時鐘脈沖PS1。
第二實施例中的時鐘生成電路具備第一實施例的全部優(yōu)點。時鐘周期tCK的精確度等于或小于單邏輯門的開關時間，由于周期時間tCK，造成的波動是可以忽略的從而在電荷量與充電/放電時間之間保持線性。第一內(nèi)部時鐘脈沖只是自第一外部時鐘脈沖延遲比周期時間tCK的1倍和0.5倍長的時間。為此，外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差等于或小于相對于180度的單個邏輯門的開關時間。內(nèi)部時鐘信號CLKin的頻率比外部時鐘信號CLKex高兩倍。本發(fā)明第二實施例的時鐘生成電路可用于雙數(shù)據(jù)速率傳輸。第三實施例圖17示出體現(xiàn)本發(fā)明的設置在另一時鐘生成電路中的延遲電路41。每個延遲電路26a/26b可用延遲電路41代替。延遲電路41包括多個延遲級4101，...410n-1，410n，410n+1，...及410N，延遲級4101到410N在電路結構上彼此相同。因此，只詳細描述延遲級410n。延遲級410n與延遲級260n類似具有P溝道場效應晶體管QP1/QP2/QP3/QP4及n溝道場效應晶體管QN1/QN2/QN3/QN4，P溝道場效應晶體管QP9及QP10和n溝道場效應晶體管QN9/QN10被加到延遲有260n。P溝道場效應晶體管QP9/QP10與P溝道場效應晶體管QP1/QP3并聯(lián)連接，n溝道場效應晶體管QN9/QN10與n溝道場效應晶體管QN2/QN4分別并聯(lián)。P溝道場效應晶體管QP9/QP10分別被信號傳輸線路Bn及An-1選通，信號傳輸線路Bn-2及An+1分別連到n溝道場效應晶體管QN9的柵極及n溝道場效應晶體管QN10的柵電極。
為了明白為什么將P溝道場效應晶體管QP9/QP10及n溝道場效應晶體管QN9/QN10加到延遲電路260n，對延遲電路260n的運作進行詳細描述。在第一時間周期內(nèi)，控制信號CTL11處于高電平，控制信號CTL11及高電平的信號傳輸線路An-1使n溝道場效應晶體管QN1/QN2導通。然后，n溝道場效應晶體管QN1/QN2開始放電信號傳輸線路Bn-1，信號傳輸線Bn-1從高電平衰減。當n溝道場效應晶體管QN1/QN2開始放電時，P溝道場效應晶體管QP2已經(jīng)導通，處于P溝道場效應晶體管QP1及P溝道場效應晶體管QP2之間的源極/漏極節(jié)點也從高電平衰減。當信號傳輸線路Bn-1到達比P溝道場效應晶體管QP3的閾值低的某一電壓電平時，P溝道場效應晶體管QP4導通，并充電信號傳輸線路An及P溝道場效應晶體管QP2的柵電極。P溝道場效應晶體管QP2的源極節(jié)點與柵電極間的電勢差變得越來越小。當電勢差變得小于P溝道場效應晶體管QP2的閾值時，P溝道場效應晶體管QP2斷開，P溝道場效應晶體管QP1的漏極節(jié)點在完成放電工作前進入高阻抗狀態(tài)。這導致電荷被留在P溝道場效應晶體管QP1的漏極節(jié)點上。
當延遲電路26a進入第二時間周期時，控制信號CTL11被變到低電平，P溝道場效應晶體管QP1導通從而電流流過它的溝道。另一方面，在第二時間周期補償控制信號CTLB11被變到高電平，信號傳輸線路An進入高阻抗狀態(tài)。P溝道場效應晶體管QP2的溝道與信號傳輸線路An電容耦合，流過溝道的電流升高信號傳輸線路An的電勢電平。然后，在信號傳輸線路An中的電荷量增多，且n溝道場效應晶體管QN3/QN4在第二時間周期內(nèi)被希望用于放電其余的電荷以及通常的電荷。其結果在于，延遲級260n增加了引進位沿信號EG2傳輸中的延遲時間。類似地，n溝道場效應晶體管QN3與n溝道場效應晶體管QN4間的電荷也會引起延遲時間的延長。
在場效應晶體管間的中點處的電勢電平依賴于相關信號的波形，并且不穩(wěn)定。特別是，在接通電源后的電位升高期間，中間節(jié)點暫時進入高阻抗階段，在中間節(jié)點處的電勢電平與通常信號傳送過程中的電勢電平有很大的不同。在第二時間周期在信號傳輸線路An上的電勢電平的增高依賴于在中間節(jié)點處的電勢電平，且在電源接通后的第一周期中是較大的。為此，在第一周期中信號傳送時間被改變，在外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間產(chǎn)生小的相位差。如果圖10中所示的時鐘生成電路被裝在對輸入設定時間、輸入保持時間等的嚴格要求下設計成的半導體集成電路中，相位差使操作余量減小。
另外的場效應晶體管QP9/QP10及QN9/QN10的目的在于解決由于在中點節(jié)點處的電勢電平的波動而帶來的問題，并充電和放電中間節(jié)點。更具體地，P溝道場效應晶體管QP9被連在電源線路Vd與位于P溝道場效應晶體管QP1與QP2之間的中點節(jié)點之間，并被信號傳輸線路Bn控制導通。位于P溝道場效應晶體管QP1與QP2之間的中間節(jié)點以及信號傳輸線路Bn-1一起被放電，并達到某一電壓電平。P溝道場效應晶體管QP3/QP4充電信號傳輸線路An，信號傳輸線路An使下一延遲級410n+1的n溝道場效應晶體管QN1導通，而下一延遲級410n+1的n溝道場效應晶體管QN1/QN2衰減信號傳輸線路Bn上的電勢電平。信號傳輸線路Bn上的電勢衰減被傳遞到P溝道場效應晶體管QP9的柵電極，并使P溝道場效應晶體管QP9導通。P溝道場效應晶體管QP9將電流提供給位于P溝道場效應晶體管QP1及QP2之間的中間節(jié)點，而信號傳輸線路An通過P溝道場效應晶體管QP2/QP4連到電源線路Vd。為此，即使信號傳輸線路An與P溝道場效應晶體管QP2的溝道耦合，信號傳輸線路An上的電勢電平也從不改變。因此，P溝道場效應晶體管QP9保持位沿信號EG2的信號傳送時間在第二時間周期中恒定。其它P溝道場效應晶體管QP10及n溝道場效應晶體管QN9/QN10的工作情況與P溝道場效應晶體管QP9類似。
需明確的是，本發(fā)明第三實施例的時鐘生成電路不僅具備第一實施例的所有優(yōu)點，而且在電源接通后還可很好地消除掉外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差。換句話說，時鐘生成電路適于用于半導體集成電路器件，其需要時鐘生成電路產(chǎn)生在電源接通后立即與外部時鐘信號CLKex嚴格同步的內(nèi)部時鐘信號CLKin。第四實施例圖18所示體現(xiàn)本發(fā)明的裝在另一個半導體集成電路器件的時鐘生成電路。時鐘生成電路包含接收電路22、極性控制器24、反相器INV10、控制器42a/42b、延遲電路26a/26b、可變延遲電路43a/43b，脈沖生成器27a/27b及放大器28。接收電路22、極性控制器24、反相器INV10、延遲電路26a/26b、脈沖生成器27a/27b及放大器28與第一實施例中的類似，在此對用相同的代碼表示的與第一實施例中相對應的構成元件不再詳述。
控制器42a在電路結構上與另一控制器42b相同，下面僅對控制器42a進行描述?？勺冄舆t電路44a被新加到延遲電路25a，并連接在觸發(fā)器電路25c的輸出節(jié)點Q與延遲電路25d之間?？勺冄舆t電路44a與可變延遲電路43a/43b等同，并響應控制信號CTLt，從而改變延遲時間Δt?？勺冄舆t電路43a/43b分別連在延遲電路26a/26b與脈沖生成器27a/27b之間。
本發(fā)明第三實施例的時鐘生成電路產(chǎn)生與外部時鐘信號CLKex同步的內(nèi)部時鐘信號CLKin。下面對延遲時間Δt進行描述。
用“t1”表示從外部時鐘信號CLKex的輸入到觸發(fā)器電路25c的輸出的時間周期，時鐘信號CLKex’在時間t1通過接收電路22及觸發(fā)器電路25c進行傳送。用“t2”表示從輸入的位沿信號EG2進入脈沖生成器27a到內(nèi)部時鐘信號CLKin的輸出時間周期，位沿信號EG2在時間“t2”通過脈沖生成器27a及放大器28傳送。延遲電路26a在第一時間周期內(nèi)在某一延遲級260i將延遲時間td引入進控制信號CTL12的輸入與位沿信號的到達之間，并同時在第二時間周期將延遲時間td引進位沿信號EG2的產(chǎn)生與位沿信號EG2的輸出之間。延遲電路25d引進延遲時間等于(t1+t2)。控制信號CTL11在周期時間tCK的時間周期內(nèi)處于高電平，并用(Δt+t1+t2+td)表示時間周期。因此，周期時間tCK等于(Δt+t1+t2+td)。
在第二時間周期中，從外部時鐘信號CLKex的輸入到內(nèi)部時鐘信號CLKin的輸出的時間周期等于(t1+td+Δt+t2)。因此，內(nèi)部時鐘信號CLKin與第三外部時鐘脈沖的脈沖上升同步地上升。
延遲電路26a引進延遲時間td等于(tCK-Δt-t1-t2)。如果周期時間tCK被預報比通常長，通過改變控制信號CTLt來縮短延遲時鐘Δt。另一方面，如果周期時間tCK被預告比通常短，通過改變控制信號CTLt來延長延遲時間Δt。因此，可變延遲電路44a及43a/43b允許設計者減少延遲級260N的數(shù)目。因此，在不需要增加延遲級2600到260N的情況下，時鐘生成電路使外部時鐘信號CLKex的響應頻率范圍變寬了。第五實施例圖19示出了體現(xiàn)本發(fā)明的另一個時鐘生成電路。第五實施例的時鐘生成電路包含接收電路22、極性控制器24、反相器INV10、控制器45a/45b、延遲電路26a/26b、脈沖生成器27a/27b及放大器28。接收電路22、極性控制器24、反相器INV10、延遲電路26a/26b、脈沖生成器27a/27b及放大器28與第一實施例相同，這里將不再詳述用相同的代碼表示的與第一實施例中相對應的構成元件。
控制器45a的電路結構與另一控制器45b相同，下面僅對控制器45a進行描述?？刂破?5a包含觸發(fā)器電路25c、與門25e、可變延遲電路46a及延遲調節(jié)器46b。用可變延遲電路46a代替延遲電路25b，延遲調節(jié)器46b調節(jié)可變延遲電路46a到一適宜的延遲時間。
圖20示出可變延遲電路46a及延遲調節(jié)器46b。可變延遲電路46a包括一組反相器46c/46d、n溝道場效應晶體管46e到46m，它們與節(jié)點46n并聯(lián)，節(jié)點46n位于反相器46c與46d和電容器46o到46v之間，而這些電容器又連在n溝道場效應晶體管46e到46m與地線之間。n溝道場效應晶體管46e的柵電極與電源線路Vd相連，n溝道場效應晶體管46e一直都導通，從而將電容器46o與節(jié)點46n相連。
其它的n溝道場效應晶體管46f到46m被延遲調節(jié)器46b選通，相關的電容器46p到46v選擇地與節(jié)點46n相連。延遲調節(jié)器46b產(chǎn)生三個控制信號CTL41、CTL42、CTL43?？刂菩盘朇TL41被提供給n溝道場效應晶體管46f的柵電極，控制信號CTL42被提供給兩個n溝道場效應晶體管46g/46h的柵電極，控制信號CTL43被提供給4個n溝道場效應晶體管46i到46m的柵電極。因此，通過改變從CTL41經(jīng)CTL42到CTL43的控制信號，延遲調節(jié)器46b加倍了與節(jié)點46n耦合的電容，而總的電容被逐步改變到八個電平(即23)中的一個上。
延遲調節(jié)器46b包括三個保護電阻器46w/46x/46y，而這三個保護電阻器46w到46y分別產(chǎn)生控制信號CTL41到CTL43。每個保護電阻器46w到46y都包含一個保護元件46za、一個連在保護元件46za與地線之間的補償晶體管46zb，連在補償晶體管46zb的輸出節(jié)點與地點之間的n溝道場效應晶體管46zc，及與補償晶體管46zb的輸出節(jié)點相連的輸出反相器46zd用于產(chǎn)生控制信號CTL41/CTL42/CTL43。保護元件46za在半導體芯片上生產(chǎn)完時鐘生成電路后或者被斷開或者被保留。如果保護元件46za已經(jīng)被斷開，補償晶體管46zb的輸出節(jié)點被固定到低電平，輸出反相器46zd將控制信號CTL41/CTL42/CTL43設定到高電平。另一方面，如果保護元件46za將電源線路Vd與補償晶體管46zb相連，補償晶體管46zb響應啟動信號EBL1，從而將輸出節(jié)點變到低電平。
因此，保護電阻器46w到46y選擇地改變控制信號到高電平，并使n溝道場效應晶體管46e到46m選擇地將電容器46o到46v加到節(jié)點46n?？勺冄舆t電路46a根據(jù)與節(jié)點46n耦合的電容量，改變延遲時間，生產(chǎn)商在封裝前調節(jié)延遲電路46a到一合適的延遲時間。其結果，圖19中所示的時鐘生成電路使內(nèi)部時鐘信號CLKin嚴格地與外部時鐘信號CLKex同步。第六實施例圖21示出了體現(xiàn)本發(fā)明的另一個時鐘生成電路。第六實施例的時鐘生成電路包含接收電路22、極性控制器24、反相器INV10、控制器47a/47b、延遲電路26a/26b、脈沖生成器27a/27b及放大器28。接收電路22、極性控制器24、反相器INV10、延遲電路26a/26b、脈沖生成器27a/27b及放大器28與第一實施例相同，這里不再詳述用相同的代碼表示的與第一實施例中相對應的構成元件。
控制器47a的電路結構與另一控制器47b相同，下面僅對控制器47a進行描述。控制器47a包含觸發(fā)器電路25c、與門25e、可變延遲電路46a及延遲調節(jié)器48a，延遲調節(jié)器48a調節(jié)可變延遲電路46a到一適宜的延遲時間，并使內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex嚴格同步，這與延遲調節(jié)器46b相類似。
圖22示出可變延遲電路46a及延遲調節(jié)點器48a。與第五實施例相類似，可變延遲電路46a根據(jù)控制信號CTL41、CTL42、CTL43來改變與節(jié)點46n耦合的電容量，延遲調節(jié)器48a選擇與節(jié)點46n耦合的八個電容量級中的一個。
延遲調節(jié)器48a與延遲調節(jié)器46b的電路結構不同。延遲調節(jié)器48a包括三個觸發(fā)電路48b、48c及48d。通過外部控制信號CTL44到CTL46、外部設定信號CTL47及外部復位信號CTL48對觸發(fā)器電路48b/48c/48d單獨進行控制。外部控制信號CTL44到CTL46被分別提供到觸發(fā)器電路48b到48d的輸入節(jié)點D，并在觸發(fā)器電路48b到48d之間共享設定信號CTL47及復位信號CTL48。設定信號CTL47被提供給觸發(fā)器電路48b到48d的時鐘節(jié)點，而復位信號CTL48被提供給觸發(fā)器電路48b到48d的復位節(jié)點。
即使半導體芯片被封裝，用戶也可通過改變外部信號CTL44到CTL48來調節(jié)可變延遲電路46a到一合適的延遲時間，而內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex嚴格同步。
圖23示出電子系統(tǒng)51，電子系統(tǒng)51包含多個存儲模塊52、與存儲模塊52相連的存儲控制器53及與存儲模塊52和存儲控制器53相連的時鐘生成器54。多個同步動態(tài)隨機存取存儲器件55a、55b、55c及55d被安裝在每個存儲模塊52內(nèi)，每個同步動態(tài)隨機存取存儲器件55a/55b/55c/55d具有圖21及22中所示的時鐘生成電路56，時鐘生成器CLKex通過信號線路57a將外部時鐘信號CLKex提供給所有同步動態(tài)隨機存取存儲器件55a/55b/55c/55d，所有的時鐘生成電路56產(chǎn)生與外部時鐘信號CLKex同步的內(nèi)部時鐘信號CLKin。內(nèi)部時鐘信號CLKin用于雙數(shù)據(jù)速率傳輸，被讀出的數(shù)據(jù)信號從同步動態(tài)隨機存取存儲器件55a、55b、55c及55d通過信號線路57b、57c、57d及57e傳送到存儲控制器53。
同步動態(tài)隨機存取存儲器件55a到55d根據(jù)存儲模塊52的位置而與存儲控制器53處于不同的間隔，在存儲控制器53處被讀出的數(shù)據(jù)信號間會發(fā)生不需要的時間差。時間差在外部時鐘信號CLKex的最大頻率上設定一個極限。外部控制信號CTL44到CTL48被從存儲控制器53通過信號線路57f傳送到同步動態(tài)隨機存取存儲器件55a到55d，并將延遲時間調節(jié)到不同的值。其結果，時間差被降低，最大頻率上升。第七實施例圖24示出寫在1996年10月“NEC.數(shù)據(jù)手冊、集成電路在存儲器動態(tài)隨機存取存儲器(NEC.Data BookIC Memory Dynamic RAM)”中的高速DRAM的輸出時間。輸入時鐘信號TxCTL具有周期時間tCYC。數(shù)據(jù)/控制信號最小輸出時間及數(shù)據(jù)/控制信號最大輸出時間被分別定義為(1-0.45)×tCYC/4及(1+0.45)×tCYC/4。系統(tǒng)控制器使用輸入時鐘信號TxCLK作為選通信號，并鎖在從半導體存儲器件提供的輸出數(shù)據(jù)及控制信號。為此，系統(tǒng)控制器在周期時間tCYC的1/4時及周期時間的3/4時控制半導體存儲器件。
本發(fā)明第七實施例的時鐘生成電路可用于控制指令序列。時鐘生成電路包含接收電路22、極性控制器24、反相器INV10、四對控制器25a/25b、35a/35b及61a到61d，8個延遲電路39a到39d及62a到62d，脈沖生成器27a/27b，37a/37b及63a到63b以及放大器28。因此控制器61a到61d、延遲電路62a到62d及脈沖生成器63a到63d被加到圖14中所示的時鐘生成電路。不僅內(nèi)部脈沖PS1到PS4而且內(nèi)部時鐘PS5、PS6、PS7及PS8也被提供到或門28a，而放大器28從內(nèi)部時鐘脈沖PS1到PS8產(chǎn)生內(nèi)部時鐘信號CLKin。
控制器61a及脈沖生成器63a與控制器35a及脈沖生成器37a類似，其差別是被控制器61a引進的延遲時間不同。控制器61b、延遲電路62b及脈沖生成器63b與控制器61a、延遲電路62a及脈沖生成器63b互補地工作。圖26中示出了延遲電路62a的電路結構。延遲電路61a包括多個延遲級6201到620N，延遲級6201到620N的電路結構彼此相同。為此，下面僅對延遲級620n進行描述。
延遲級620n具有連在電源線路Vd與信號傳輸線路Bn-1間的P溝道場效應晶體管QP60到QP67，P溝道場效應晶體管QP60到QP67向信號傳輸線路Bn-1提供四個電流路徑。延遲級620n還具有與信號傳輸線路Bn-1相連的n溝道場效應晶體管QN60到QN67。然而，只有n溝道場效應晶體管QN62與地線相連，n溝道場效應晶體管QN60到QN67僅提供從信號傳輸線路Bn-1和地線的一個電流路徑。
延遲級620n還具有連在信號傳輸線路An與地線之間的n溝道場效應晶體管QN70到QN77，n溝道場效應晶體管QN70到QN77提供從信號傳輸線路An到的四條電流路徑。延遲級620n還具有與信號傳輸線路An相連的P溝道場效應晶體管QP70到QP77。然而，只有P溝道場效應晶體管QP70與電源線相連，P溝道場效應晶體管QP70到QP77只提供從電源線路到信號傳輸線路An一條電流路徑。
控制信號CTL11在第一時間周期內(nèi)處于高電平，相應地，補償控制信號CTLB11處于低電平。信號傳輸線路An通過P溝道場效應晶體管QN70被充電，信號傳輸線路Bn-1通過n溝道場效應晶體管QN62放電。另一方面，在第二時間周期內(nèi)，信號傳輸線路An通過四個n溝道場效應晶體管QN72、QN73、QN76及QN77放電，信號傳輸線路Bn-1在第二時間周期內(nèi)通過P溝道場效應晶體管QP60、QP61、QP64及QP65充電。因此，在第二時間周期內(nèi)的信號傳輸速度為第一時間周期中的四倍。
控制器61c及脈沖生成器63d與控制器35a及脈沖生成器37a類似，除了由控制器61c引進的延遲時間不同以外?？刂破?1d、延遲電路62d及脈沖生成器63d與控制器61c、延遲電路62c及脈沖生成器63c互補地工作。圖27中示出了延遲電路62c的電路結構。延遲電路61c包括多個延遲級6301到630N，延遲級6301到630N的電路結構彼此相同。為此，下面僅對延遲級630N進行描述。
延遲級630N包括連在信號傳輸線路An與地線之間的n溝道場效應晶體管QN80到QN87，n溝道場效應晶體管QN80到QN87提供從信號傳輸線路An到地線的四條電流路徑。延遲級630n還具有與信號傳輸線路An相連的P溝道場效應晶體管QP80到QP87。然而，只有P溝道場效應晶體管QP80、QP81及QP84與電源線相連，P溝道場效應晶體管QP80到QP87僅提供從電源線Vd到信號傳輸線An的三條電流路徑。
延遲級630n還具有連在電源線路Vd與信號傳輸線路Bn-1間的P溝道場效應晶體管QP90到QP97，P溝道場效應晶體管QP90到QN97提供從電源線路到信號傳輸線路Bn-1的四條電流路徑。延遲級630n還具有與信號傳輸線路Bn-1相連的n溝道場效應晶體管QN90到QN97。然而，只有三個n溝道場效應晶體管QN92、QN93及QN96與地線相連，n溝道場效應晶體管QN90到QN97只提供從信號傳輸線路Bn-1及地線Bn-1三條電流路徑。
控制信號CTL11在第一時間周期處于高電平，互補控制信號CTLB11處于低電平。信號傳輸線路An通過P溝道場效應晶體管QP80、QP81及QP84充電，信號傳輸線路Bn-1通過n溝道場效應晶體管QN92、QN93及QN96放電。另一方面，信號傳輸線路An通過4個n溝道場效應晶體管QN82、QN83、QN86及QN87在第二時間周期內(nèi)放電，信號傳輸線路Bn-1通過4個P溝道場效應晶體管QP90、QP91、QP94及QP95在第二時間周期內(nèi)充電。因此，在第二時間周期中的信號傳輸速度為比第一時間周期中的高4/3倍。
圖28示出圖25中所示的時鐘生成電路的情況。極性控制器24及反相器INV10分別使控制器35b、25b、61b及61d與控制器35a、25a、61a及61c互補，內(nèi)部時鐘脈沖PS3、PS4、PS1、PS2及PS5到PS8被提供給或門28a。放大器28從內(nèi)部時鐘脈沖PS1到PS8產(chǎn)生內(nèi)部時鐘信號CLKin，內(nèi)部時鐘信號CLKin在等于外部時鐘信號CLKex的1/4時鐘周期的時間間隔處上升。
本發(fā)明第七實施例的時鐘生成電路與第一實施例類似，在等于單門的周期時間tCYC獲得高精確度。即使周期時間tCYC波動，時鐘生成電路產(chǎn)生與外部時鐘信號CLKex同步的內(nèi)部時鐘信號，從而延遲級在電荷量與充電/放電時間周期間保持線性，四分之一周期與內(nèi)部時鐘信號CLKin的脈沖上升間的相位差等于或小于由單門引入的時間延遲。因此，在內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex保持90度相差的情況下，時鐘生成電路使半導體存儲器獲得將圖中所示的控制順序，其精確度等于或小于單邏輯門的時間延遲。第八實施例圖29示出了體現(xiàn)本發(fā)明的另一個時鐘生成電路。第八實施例的時鐘生成電路包含接收電路22、極性控制器71、控制器25a/25b及72a/72b、反相器73a/73b、延遲電路26a/26b及74a/74b、脈沖生成電路27a/27b及75a/75b和放大器28。因此，極性控制器24被極性控制器71代替，而控制器72a/72b、反相器73a/73b、延遲電路74a/74b及脈沖生成器75a/75b被加到圖10中所示的時鐘生成電路，將內(nèi)部時鐘脈沖PS1到PS4提供給或門28a。
極性控制器71包括可復位的觸發(fā)器電路71a、71b，它們串聯(lián)連接，與可復位的觸發(fā)器電路71a/71b的輸入節(jié)點相連的反相器71c/71d及連在可復位觸發(fā)器電路71b的輸出節(jié)點Q和另一個可復位觸發(fā)器電路71a的輸入節(jié)點D之間的反相器。用復位信號RST1來復位可復位觸發(fā)器電路71a/71b，此后，它們響應時鐘信號CLKex’，從而將極性控制器信號CTL10a及CTL10b提供給控制器25a/25b及反相器73a/73b。反相器73a/73b分別從控制信號CTL10a/CTL10b產(chǎn)生互補控制信號CTL10c/CTL10d?？刂菩盘朇TL10a/CTL10b及互補控制信號CTL10c/CTL10d的相位彼此不同，極性控制器71及反相器73a/73b將4-相控制信號CTL10a到CTL10d提供給控制器25a/25b及72a/72b。
回到圖12，時鐘信號CLKex的脈沖上升使控制信號CTL11在第二時間周期下降，位沿信號EG2通過內(nèi)部時鐘脈沖PS1使放大器28升高內(nèi)部時鐘信號CLKin，外部時鐘信號CLKex的脈沖上升與內(nèi)部時鐘信號CLKin的脈沖上升間的時間周期等于(t1+td+t2)。如果周期時間tCYC變短，延遲電路26a減少時間延遲td，并使內(nèi)部時鐘信號CLKin與外部時鐘信號CLKex同步。然而，如果位沿信號EG2在某一比由延遲電路25d及反相器27d引進的總的時間延遲短的某一時間周期內(nèi)位于低電平，在反相器27d的輸出節(jié)點的電勢上升前，位沿信號EG2的下一次電勢上升到達與門27e的輸入節(jié)點。其結果，在預定的時間不再產(chǎn)生內(nèi)部時鐘脈沖PS1。>TM在實際的設計工作中，脈沖生成器27a被設計成具有如圖30中所示的信號傳輸路徑。信號傳輸路徑被與非門76a、76b及76c分割，位沿信號EG2被提供給與非門76a到76c到76c的輸入節(jié)點。位沿信號EG2通過兩個反相器76d/76e提供給與非門76a的另一輸入節(jié)點。與非門76a的輸出節(jié)點通過反相器76f被連到下一與非門76b的另一輸入節(jié)點，與非門76b的輸出節(jié)點通過反相器76g連到下一與非門76c的另一輸入節(jié)點。與非門76c將延遲的位沿信號EG2’提供給反相器76h，反相器76h產(chǎn)生內(nèi)部時鐘脈沖中PS1。位沿信號EG2對于時間周期tw被假設維持在低電位。延時電路27可將時間周期降低到由兩反相器引進的時間延遲。在低電平的信號寬度用(2×td)表示，并等于或大于tw，即(2×td)≥tw。最小周期時間tCKmin等于(t1+tW/2+t2)。
本發(fā)明第八實施例的時鐘發(fā)生電路提供了一種用于降低最小周期時間tCKmin的方法。圖31示出本發(fā)明第八實施例的時鐘生成電路的情況。極性控制器71每兩外部時鐘周期tCK一次地在高電平與低電平間改變控制信號CTL10a。另外，控制器25a每兩個外部時鐘周期tCK一次地在高電平和低電平間改變控制信號CTL11a。也即，在第一外部時鐘周期控制信號CTL11被變到高電平并在第三外部時鐘周期變到低電平。
因此，控制信號CTL11a在兩倍于外部時鐘周期的時間(2×tCK)內(nèi)被維持在高電平。第一時間周期在某延遲級等于從控制信號CTL11a的上升通過延遲電路25d及與門25e至位沿信號EG1到達的信號傳送時間，即2×tCK＝t1+t2+td。在第二時間周期內(nèi)接收電路22接收下一個外部時鐘脈沖CLKex，控制器25a衰減控制信號CTL11到低電平，延遲電路26a及脈沖生成器27a傳輸位沿信號EG2，放大器28將時鐘脈沖CLKin變到高電平。上述過程用的時間周期等于(t1+td+t2)，時間周期等于(2×tCK)，在第五周期第一內(nèi)部時鐘脈沖CLKin被變到高電平。
當周期時間變短時，延遲電路26a縮短延遲時間td，延遲時間被降到tw/2。從第三周期中從外部時鐘脈沖CLKex的脈沖上升到第五周期內(nèi)的內(nèi)部時鐘脈沖CLKin的脈沖上升的最小時間周期等于(t1+tw/2+t2)，其等于最小周期時間tCKmin的2倍。因此，第八實施例的最小周期時間tCKmin被降到第一實施例的最小周期時間tCKmin的一半。
因此，第八實施例的時鐘生成電路用四個相位控制信號CTL10a/CTL10b/CTL10c/CTL10d控制四個延遲電路26a/26b及74a/74b，并將最小周期時間tCKmin降到第一實施例中的一半。第九實施例圖32示出了本發(fā)明的另一個時鐘生成電路。一極性控制器81、控制器82a/82b/82c、延遲電路83a/83c及脈沖生成器84a/84b/84c被加到本發(fā)明第一實施例的時鐘生成電路。為此，用相同的代碼表示與本發(fā)明第一實施例中對應的部分。
觸發(fā)器電路81a及反相器81b/81c被加到極性控制器71，反相器從復位信號RST1產(chǎn)生設定信號ST1，設定信號ST1被從反相器81c提供到觸發(fā)器電路81a的設定節(jié)點S。
控制器82a及脈沖生成器84a的電路結構分別與控制器25a及脈沖生成器27a相類似，只是控制器82a的延遲時間與控制器25a不同。圖33中示出延遲電路83a，并包括多個延遲級8301、830n-1，830n，830n+1及830N。延遲級8301到830N的電路結構彼此相同，下面僅對延遲級830n進行描述。
延遲級830n連接在電源線路Vd與信號傳輸線路Bn-1之間的第一充電電路和連接在信號傳輸線Bn-1和地線之間的第一放電電路。第一充電電路具有6個P溝道場效應晶體管QP100、QP101、QP102、QP103、QP104及QP105，第一放電電路具有6個n溝道場效應晶體管QN100、QN101、QN102、QN103、QN104及QN105。n溝道場效應晶體管QN100到QN105形成從信號傳輸線路Bn-1到地線的三條電流路徑。然而，只有兩個P溝道場效應晶體管QP102/QP104與電源線路Vd相連。
延遲級830n還包括在電源線路Vd與信號傳輸線路An間的第二充電電路及在信號傳輸線路An與地線間的第二放電電路。第二充電電路具有6個P溝道場效應晶體管QP110、QP111、QP112、QP113、QP114及QP115，而第二放電電路具有6個n溝道場效應晶體管QN110、QN111、QN112、QN113、QN114及QN115。P溝道場效應晶體管QP110到QP115形成從電源線路Vd到信號傳輸線路An的三個電流路徑。然而，只有兩個n溝道場效應晶體管QN113/QN115與電源線路Vd相連。因此，每個延遲級8301到830N在第一時間周期與第二時間周期之間具有不平衡的充電/放電能力。
在第一時間周期中，第一控制信號CTL11a為高電平，而補償控制信號CTL11a為低電平。信號傳輸線路An通過三個電流路徑充電，信號傳輸線路Bn-1通過三個電流路徑放電。另一方面，在第二時間周期內(nèi)，信號傳輸路徑An通過兩個路徑放電，而信號傳輸線路Bn-1在第二時間周期內(nèi)通過兩個電流路徑充電。其結果，在第二時間周期中的信號傳輸時間比第一時間周期中的信號傳輸時間長3/2倍。
圖34示出了時鐘生成電路的結構?？刂破?2b/82c、延遲電路83b/83c和脈沖生成器84b/84c在電路結構上與控制器82a、延遲電路83a及脈沖生成器84a類似。然而，極性控制信號CTL10d/CTL10e與極性控制信號CTL10c不同，而控制器82b/82c、延遲電路83b/83c及脈沖生成器84b/84c的相位與控制器82a、延遲電路83a脈沖生成器84a不同。
脈沖生成器27a、27b、84a、84b及84c分別產(chǎn)生內(nèi)部時鐘脈沖PS1、PS2、PS3、PS4及PS5，并將它們提供給或門28a。放大器28從內(nèi)部時鐘脈沖PS1到PS5產(chǎn)生內(nèi)部時鐘信號CLKin。內(nèi)部時鐘信號CLKin的頻率為外部時鐘信號CLKex的2倍，并與外部時鐘信號CLKex在同一時間上升且與外部時鐘信號CLKex相差180度。
第二實施例的時鐘生成電路在第二時間周期內(nèi)用等于0.5周期的時間周期傳送位沿信號EG2。另一方面，第九實施例的時鐘生成電路在第二時間周期內(nèi)用等于1.5周期的時間周期傳輸位沿信號。為此，第九實施例的時鐘生成電路縮短了最小周期時間，并獲得與第二實施例相同的效果。第十實施例圖35示出了設置在體現(xiàn)本發(fā)明的另一時鐘生成電路中的可變延遲電路91及延遲控制器92。延遲控制器92改變由可變延遲電路91引進的時間延遲。雖然接收電路22、極性控制器24、控制器25a/25b，脈沖生成器27a/27b及放大器28仍設置在時鐘生成電路中，但為了簡化的目的，它們被從圖35中省去了。
可變延遲電路91包括多個延遲級390到390N(參見圖14)、開關陣列93及電容器序列94。開關陣列93的每6個n溝道場效應晶體管QN121、QN122、QN123、QN124、QN125及QN126為一組、并與每個延遲級相關。n溝道場效應晶體管QN121到QN126分別串聯(lián)到電容器CP1，電容器CP1接地。n溝道場效應晶體管QN121到QN123與n溝道場效應晶體管QN1及QN2間的中間節(jié)點91a相連，其余的n溝道場效應晶體管QN124、QN125及QN126與n溝道場效應晶體管QN3/QN7和n溝道場效應晶體管QN4/QN8間的中間節(jié)點91b相連。
延遲控制器92有四個保護寄存器92a、92b、92c及92d，保護寄存器92a到92d的結構彼此相同。一組保護元件92e及補償晶體管92f、n溝道場效應晶體管92g及輸出反向器92h組合形成每個信號生成器92a到92d。保護寄存器92a到92d響應控制信號CTL90用于產(chǎn)生控制信號CTL91、CTL92、CTL93及CTL94，并與保護寄存器46w到46y的作用類似。
控制信號CTL91被提供給與中間節(jié)點91a相連的n溝道場效應晶體管QN121的柵電極，控制信號CTL92被提供給同樣與中間節(jié)點91b相連的n溝道場效應晶體管QN122及QN123的柵電極。類似地，控制信號CTL93被提供給與中間節(jié)點91b相連的n溝道場效應晶體管QN124的柵電極，控制信號CTL94被提供給同樣與中間節(jié)點91b相連的n溝道場效應晶體管QN125及QN126的柵電極。因此，延遲控制器92逐步增大與中間節(jié)點91a/91b耦合的電容。當電容器CP1具有電容C，與每個中間節(jié)點91a/91b相耦合的電容從O、C、2C、及3C變化。保護寄存器92d的保護元件92e被假設斷開，僅有保護寄存器92將控制信號CTL94變到高電平，控制信號CTL94使n溝道場效應晶體管QN126導通。n溝道場效應晶體管QN126將相關的電容器CP1連到中間節(jié)點91b。
在第一時間周期內(nèi)，控制信號CTL11被變到高電平，信號傳輸線路An-1處于高電平。信號傳輸線路Bn-1從高電平向低電平放電。接著，一組兩個P溝道場效應晶體管QP3/QP4導通，從而改變信號傳輸線路An。高電平的信號傳輸線路Bn使n溝道場效應晶體管QN3/QN7導通，電流流過n溝道場效應晶體管QN3/QN7及n溝道場效應晶體管QN126到電容器CP1。因此，電容器CP1延遲在信號傳輸線路An上的電勢上升，延遲時間被延長。
在第二時間周期內(nèi)控制信號CTL11變到低電平，相應地，補償控制信號CTL1311變到高電平。n溝道場效應晶體管QN4/QN8導通，中間節(jié)點91b被放電。當信號傳輸線路Bn被變到高電平時，n溝道場效應晶體管QN3/QN7導通，信號傳輸線路An被放電，與中間節(jié)點91b耦合的電容器CP1已被放電，電容器CP1不影響位沿信號EG2的傳輸。
選擇地與中間節(jié)點91a/91b耦合的電容器CP1延長了位沿信號EG1在第一時間周期內(nèi)的信號傳輸。然而，在第二時間周期內(nèi)，電容器CP1對位沿信號EG2的信號傳輸沒有任何影響。另一方面，與中間節(jié)點91a耦合的電容器CP1在第二時間周期內(nèi)延長了位沿信號EG2的信號傳輸，并對在第一時間周期內(nèi)的信號沿信號EG1的信號傳輸無任何影響。因此，延遲控制器92、開關陣列93及電容器序列94單獨改變在第一時間周期內(nèi)位沿信號EG1的信號傳輸時間及在第二時間周期內(nèi)位沿信號EG2的信號傳輸時間。
雖然與每個信號傳輸線路Ai耦合的寄生電阻及寄生電容被設計成與每個信號傳輸線路Bi耦合的寄生電阻及寄生電容相等，與信號傳輸線路Ai耦合的寄生電阻及寄生電容由于生產(chǎn)工藝的不穩(wěn)定很難等于與另一信號傳輸線路Bi耦合的寄生電阻及寄生電容。如果寄生電阻及寄生電容在信號傳輸線路Ai與信號傳輸線路Bi間不平衡，對位沿信號EG1或EG2之一的每一級傳輸快于另一位沿信號EG2或EG1，在信號傳輸過程中通過多個延遲級3901到390i的時間差被積累。在此情況下，信號傳輸速度是可調的。生產(chǎn)者在封裝前可以檢查延遲電路92看位沿信號EG1與位沿信號EG2間的信號傳輸速度是否相等。如果信號傳輸速度的差是不可接受的，生產(chǎn)商可選擇地切斷保護電阻器92a到92d的保護元件92e，并調節(jié)位沿信號EG1與位沿信號EG2間的傳輸速度。第十一實施例回到圖36，與門100a/100b被加到圖10中的時鐘生成電路。為此，其它的電路及構件用與第一實施例中對應的構件相同的代碼表示。
當外部時鐘信號CLKex暫時變得不穩(wěn)定時，圖10中所示的時鐘生成電路如圖37中所示不完全地傳輸位沿信號EG1/EG2。為了弄清第一實施例與第十一實施例間的差別，在不穩(wěn)定的外部時鐘信號CLKex情況下描述第一實施例的情況。
圖37示出了在不穩(wěn)定的外部時鐘信號CLKex的情況下第十三實施例的情況。在10ns及15ns時鐘信號CLKex’消失。時鐘信號CLKex’在5ns上升。極性控制器CTL10處于高電平，而控制信號CTL11上升。然后，延遲電路進入第一時間周期?？刂菩盘朇TL12上升，并使信號傳輸線路Ao上升大約10ns。延遲電路26a從延遲級2600向某一延遲級260i傳輸位沿信號EG1。
當時鐘信號CLKex’下降時，極性控制信號CTL10被延遲。時鐘信號CLKex’在20ns再上升。由于極性控制信號CTL10處于低電平，控制信號CTL11被變到低電平，延遲電路26a進入第二時間周期，然后，位沿信號EG2從某一延遲級2601傳輸?shù)降谝谎舆t級2600。
如果周期時間tCK2比周期時間tCK1短，時鐘信號CLKex’在第一延遲級2600在位沿信號EG2到達前上升，控制信號CTL11在大約28ns被變到高電平。接著，延遲電路26a開始向右傳輸位沿信號EG1。因此，位沿信號EG2不提供給脈沖生成器27a，而脈沖生成器27a不產(chǎn)生內(nèi)部時鐘脈沖PS1。
即使外部時鐘信號CLKex變穩(wěn)定了，位沿信號EG1/EG2在信號傳輸線路A6/B6與信號傳輸線路A13/B13之間移動，位沿信號EG2從不提供給脈沖生成器27a。由于時鐘信號CLKex’不穩(wěn)定，在電源接通后有可能會產(chǎn)生所不期望的情況。
與門100a/100b防止延遲電路26a/26b產(chǎn)生不期望的情況，圖38中示出了圖36中的時鐘生成電路電路結構。極性控制信號CTL10及位沿信號EG2提供給與門100a的輸入節(jié)點，而補償極性控制信號及位沿信號EG3被提供給另一門100b的輸入節(jié)點。
假設時鐘信號CLKex’變得不穩(wěn)定，并不在37ns上升。時鐘信號CLKex’在27ns上升，控制信號CTL11被變到高電平?？刂菩盘朇TL12被提供給第一延遲級2600，延遲電路26a開始向右傳送位沿信號EG1。時鐘信號CLKex’在37ns處滑過，而在47ns上升。那么延遲電路26a開始向左傳送位沿信號EG2。然而，信沿信號EG2在57ns不將信號傳輸線路Bo變到高電平。為此，即使時鐘信號CLKex’在57ns上升，與門100a也不將極性控制信號CTL10傳送到觸發(fā)電路25c的輸入節(jié)點D。第二時間周期被延長到57ns，并保證位沿信號EG2升高信號傳輸線路Bo。因此，本發(fā)明第11實施例的時鐘生成電路與上述現(xiàn)象無關。第十二實施例圖39描述了本發(fā)明的另一個時鐘生成電路，用控制器110a/110b替代控制器25a/25b，其它構成都與第一實施例相同。為此，用相同的代碼表示其它相對應的元件。
控制器110a/110b包括延遲調節(jié)器110c、觸發(fā)電路110d、延遲電路25d及與門25e。延遲調節(jié)器110c選擇地將控制信號CTL100、CTL101、CTL102及CTL103變到有效高電平，觸發(fā)電路110d改變時鐘信號CLKex’的輸入與控制信號CTL11/CTLB11的輸出時間延遲。延遲調節(jié)器110c及觸發(fā)電路110d被在圖40中詳細地示出。
觸發(fā)電路110a具有一個雙穩(wěn)電路110e、與節(jié)點N100相連的第一開關電路110f、與節(jié)點N110相連的第二開關電路110g、連在第一開關電路110f與地線間的電容器陣列110h及連在第二開關電路110g與地線間的電容器陣列110j。四個并聯(lián)的n溝道型場效應晶體管形成第一開關電路110f，最左邊的n溝道型場效應晶體管總是被接通，第二n溝道型場效應晶體管被控制信號CTL100選通，余下的兩個n溝道型場效應晶體管被控制信號CTL101選通。電容器的電容值彼此相等，并用“C”表示。與節(jié)點N100耦合的總的電容是從C經(jīng)2C至3C變到4C。類似地，四個并聯(lián)的n溝道型場效應晶體管形成第二開關電路110f。最右邊的n溝道型場效應晶體管總是被接通，第二n溝道型場效應晶體管被控制信號CTL103選通，所余的兩個n溝道型場效應晶體管被控制信號CTL102選通。與節(jié)點N110耦合的總電容也是從C經(jīng)2C至3C變到4C。
延遲調節(jié)器110c帶有4個保護寄存器110k、110m、110n、110p。四個保護寄存器110k到110p的電路結構與保護寄存器92a到92d相類似，并用相同代碼表示的與保護寄存器92a到92d中元件相對應的部分在此不再詳細描述。
圖40中所示的時鐘生成電路可獲得等于或小于邏輯門的信號傳送時間的高的精確度。即使周期時間波動，就延遲級2600到260N在電荷量與充電/放電時間時具有線性關系而論，時鐘生成電路會保持外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差恒定。然而，P溝道型場效應晶體管及n溝道型場效應晶體管是通過不同的離子注入步驟完成的，在P溝道型場效應晶體管與n溝道型場效應晶體管間的閾值及電流驅動能力是不相關連的。這導致充電/放電能力的不平衡。為此，外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相差在由單個門引入的時間周期或更短的時間內(nèi)是可變的。
現(xiàn)在假設n溝道型場效應晶體管在充電/放電能力方面變得比P溝道型場效應晶體管小，在信號傳輸線路Bi上電勢衰減所需的時間周期在第一時間周期內(nèi)比在信號傳輸線路Ai上電勢上升期間所用的時間周期長。當n溝道型場效應晶體管QN1/QN2正在放電信號傳線線路Bn-1時，控制信號CTL11會將延遲電路26a從第一時間周期變到第二時間周期。接著，P溝道型場效應晶體管QP1/QP2開始充電信號傳輸線路Bn-1，位沿信號EG2從延遲級260n向延遲級2600傳送。P溝道型場效應晶體管與n溝道型場效應晶體管間的電流驅動能力的差別會使來自信號傳輸線路Bn-1的電勢延遲變長而使信號傳輸線路Bn-1的電勢上升變短。這樣的結果在于延遲線2600到260N加速了位沿信號EG2向延遲級2600的信號的傳送。內(nèi)部時鐘脈沖PS1被較早的產(chǎn)生，而內(nèi)部時鐘信號CLKin被提前。
在此情況下，與節(jié)點N100/N110耦合的電容被通過斷開保護元件92e逐步地改變。如果針對補償控制信號CTLB11的電勢上升有必要延遲控制信號CTL11的電勢衰減，控制信號CTL100/CTL101被選擇地變到高電平，而第一開關電路110f適當?shù)卦龃笈c節(jié)點N100耦合的電容。其結果，延遲電路26a延遲了位沿信號EG2的信號傳送，并使時鐘信號CLKin與外部時鐘信號CLKex同步。在完成生產(chǎn)過程與封裝前來進行保護元件92e的選擇斷開，并調節(jié)外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差。控制信號CTL11的輸出周期可通過使用寄存器在測試模式中進行調節(jié)。第十三實施例圖41示出了本發(fā)明的另一個時鐘生成電路。圖40中的時鐘生成電路與第一實施例的時鐘生成電路相類似，除了測試電路130以外。測試電路130包括延遲電路130a、可變延遲電路130b、與門130c及沿—觸發(fā)的觸發(fā)器電路130d。內(nèi)部時鐘信號CLKin被提供給延遲電路130a，延遲電路130a引入比內(nèi)部時鐘信號CLKin與時鐘信號CLKex’間的時間更短時的時間延遲?？勺冄舆t電路130b是自半導體芯片20的外部是可調節(jié)的，分析員可可變由延遲電路130b引入的延遲時間?？勺冄舆t電路130b的輸出信號及測試信號TEST被提供給與門130c的輸入節(jié)點，而與門130c的輸出節(jié)點被連到沿觸發(fā)觸發(fā)電路130d的輸入節(jié)點。時鐘信號CLKex’被提供給沿觸發(fā)的觸發(fā)電路130d的時鐘節(jié)點C。在測試模式中測試信號TEST被變到高電平。
可變延遲電路130b被設定到某一延遲時間，如果與門130c比時鐘信號CLKex’早地將輸出信號提供到輸入節(jié)點D，觸發(fā)電路130d存儲高電平，并如圖42A中所示將檢定的的信號DG變到高電平。
分析者逐漸增大可變延遲電路130b的時間延遲。當與門130c的輸出信號被從時鐘信號CLKex’延遲時，觸發(fā)電路130d存儲低電平，并如圖42B中所示將檢定的信號DG變到低電平。因此，分析者可根據(jù)被給到可變延遲電路130b的延遲時間測量內(nèi)部時鐘信號CLKin和時鐘信號CLKex’間的時差。
如上所述，外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差由于周期時間tCK的變化在單門的傳輸時間內(nèi)產(chǎn)生波動。時鐘信號CLKex’與外部時鐘信號CLKex同步，分析者可以觀察外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差。
在完成生產(chǎn)后，通過使用探測器對半導體集成電路的電學特性進行測試。然而，每個探測器的電感太大以致于無法準確測量半導體晶片上的兩信號間的失真。測試電路130與探測器的大的電感無關，在封裝前可準確地測量相位差。
如果將測試電路安裝在本發(fā)明第十二實施例的時鐘生成電路中，那么測試電路130在測試模試中在調節(jié)期間測量相位差，并在封裝前選擇地斷開保護寄存器。
測試電路130可以被加倍。測試電路130分別與脈沖生成器27a及27b相連，分析者觀察由延遲電路26a及26b分別引進的延遲時間的時段。
從上面的描述可以清楚地看出，根據(jù)本發(fā)明的時鐘生成電路可獲得如下技術效果。
首先，新的延遲電路26a/26b在第一時間周期內(nèi)重復從第一延遲級到某一延遲級的充電/放電并在第二時間周期內(nèi)重復從某一延遲級到第一延遲級的充電/放電，并觸發(fā)脈沖生成器。第一時鐘周期及第二時鐘周期分別包含第一延遲時間及第二延遲時間，而時鐘生成電路只在第一外部時鐘脈沖后的兩個周期輸出第一內(nèi)部時鐘脈沖。因此，根據(jù)本發(fā)明的時鐘生成電路可快速響應外部時鐘信號CLKex。
第二，正如在前一段所描述的，根據(jù)本發(fā)明的時鐘生成電路可以快速響應外部時鐘信號CLKex。這意味著，用戶可以在內(nèi)部電路不需要內(nèi)部時鐘信號CLKin期間切斷時鐘生成電路電源。如果時鐘生成電路被用在同步的半導體存儲器件中，外部指令信號或等同的內(nèi)部信號激發(fā)時鐘生成電路。因此，能耗被降低。
第三，新的延遲電路用從第一延遲級到某延遲級的信號傳輸來代替時間周期，并相應地將時鐘周期分割為分別由延遲級引進的時間延遲段。為此，時鐘生成電路可獲得高的精確度。
第四，時鐘生成電路是穩(wěn)定的，需要任意的壓控振蕩器，即使電源電壓意外地降低了，延遲電路26a/26b也可傳送位沿信號EG1/EG2，時鐘生成電路不改變內(nèi)部時鐘信號CLKin的頻率。
第五，時鐘生成電路易于設計。外部時鐘信號CLKex與內(nèi)部時鐘信號CLKin間的相位差只依賴于延遲級的充電/放電能力的一致性。為此，時鐘生成電路易于設計。
第六，時鐘生成電路與由于波形失真造成的失調無關。時鐘生成電路只通過信號傳輸線路Ai/Bi傳送位沿信號EG1/EG2，信號傳輸線路Ai/Bi足夠短，從而可無失真地維持波形。
第七，電路結構簡單，且容易對故障進行響應。
第八，內(nèi)部時鐘信號的頻率易于改變。與外部時鐘信號的相位差取決于安裝在延遲級中的場效應晶體管的電流驅動能力的比值，而延遲電路的組合可獲得任意的頻率。占空比也是可變的。
一種用于降低中間節(jié)點阻抗的裝置限定相位差。
可以對具有寬頻范圍的外部時鐘信號進行響應。如果希望時鐘生成電路對低頻外部時鐘信號進行響應那么僅通過增加延遲級時鐘生成電路變?yōu)榭身憫?。即使外部時鐘信號改變了頻率，時鐘生成電路僅需要選擇使用的產(chǎn)生位沿信號的多個延遲電路。
保護寄存器可保證生產(chǎn)者在生產(chǎn)過程后調節(jié)延遲時間。
如果時鐘生成電路具有兩個以上的相位不同的延遲電路，那么最小周期時間被大大降低。
保護寄存器還可保證生產(chǎn)者調節(jié)時鐘生成時間及時鐘信號的占空比。
測試電路保證生產(chǎn)者測量實際的相位差，并使相位差、時間及脈沖占空比的調節(jié)更容易。
雖然已經(jīng)具體描述了本發(fā)明的實施例，但很明顯地，本領域中的技術人員的所能作的修改及限定都不會脫離本發(fā)明的實質及范圍。
例如，可將P溝道型場效應晶體管QP9/QP10及n溝道型場效應晶體管QN9/QN10加到圖14中所示的時鐘生成電路。
可變延遲電路44a及43a/43b可被裝在圖11及14中所示的時鐘生成電路中。
控制器45a/45b是可以用于第二實施例到第四實施例中。
控制器47a/47b是可用于第二實施例到第四實施例中。
開關陣列93可與P溝道型場效應晶體管QP1/QP5及P溝道型場效應晶體管QP2/QP6間的中間節(jié)點相連并與P溝道型場效應晶體管QP3與P溝道型場效應晶體管QP4間的中間節(jié)點相連。
可用具有彼此耦合的源極節(jié)點及漏極節(jié)點的n溝道型場效應晶體管及一個提供有控制信號的柵電極來代替電容器CP1。中間節(jié)點91a/91b將電勢電平從零變到正電源電壓的一半。當柵電極被變到高電平時，在源極節(jié)點及漏極節(jié)點間形成導電通道，并延長了延遲時間。另一方面，如果控制信號變?yōu)榈碗娖?，那么在漏極節(jié)點與源極節(jié)點間不會產(chǎn)生任何導電通道，而延遲時間不變。因此，通過改變柵極電勢信號傳送時間是可調的。如果開關陣列93被連到P溝道型場效應晶體管的中間節(jié)點，可用與n溝道型場效應晶體管類似的相連的P溝道型場效應晶體管來代替電容器CP1。
與門100a/100b可被加到第二到第十實施例中的任何一個。
控制器110a/110b可被用于第三到十一實施例中的任何一個。
該測試電路130或更多的電路130可被安裝在第二到十二實施例中的任何一個之中。
權利要求
1.一種時鐘生成電路，包含響應初級時鐘信號(CLKex)用于產(chǎn)生第一控制信號(CTL11；CTL11a)的第一控制器；及包括多個串聯(lián)連接的延遲級(2600-260N；3901-390N；4101-410N；6201-620N/6301-630N；8301-830N)并響應所述第一控制信號用于產(chǎn)生與所述初級時鐘信號同步的內(nèi)部時鐘信號的延遲電路(26a；39a；41；62a；74a；83a；91)，其特征在于所述第一控制器在等于所述初級時鐘信號的脈沖周期的第一時間周期內(nèi)將所述第一控制信號從第一電平(L)變到第二電平(H)，并在等于所述脈沖周期并隨所述第一時間周期變化的第二時間周期內(nèi)從所述第二電平變到所述第一電平，第一補償控制信號(CTLB11)在所述第一電平與所述第二電平間根據(jù)所述第一控制信號補償?shù)刈兓谝惠斎胄盘?CTL12)在所述第一時間周期內(nèi)從無效電平變到有效電平，所述多個第一延遲級通過第一傳輸線路(A1-AN)及分別與所述第一傳輸線路成對的第二信號傳輸線路(B1-BN)串聯(lián)連接，響應用于產(chǎn)生第一位沿信號(EG1)的所述第一輸入信號并在所述第一時間周期自經(jīng)第一輸入信號線路(Ao)連到所述第一控制器的第一延遲級(2600etc.)將所述第一位沿信號向所述多個第一延遲級的某一第一延遲級(Ai)傳送，并在所述第二時間周期內(nèi)自所述某一第一延遲級經(jīng)所述第一延遲級傳送到第一輸出信號線路(Bo)；所述多個第一延遲級中的每一級具有與第一電源電壓線路Vd相連并在所述第二時間周期內(nèi)用所述第一控制信號啟動的第一充電電路(QP1/QP2)，從而變?yōu)轫憫谝恍盘柧€路上的電勢電壓對下一延遲級提供自所述第一電源電壓線路到來自前面延遲級的所述第一輸出信號線路及第二信號線路中的一條電流路徑；與在電勢上和所述第一電源電壓線路不同的第二源電壓線路(地線)相連并在所述第一時間周期內(nèi)用所述第一控制信號啟動的第一放電電路(QN1/QN2)，從而變得響應來自所述前面的延遲級的在所述第一輸入信號線路中和第一信號線中的一個上的電勢電平，所述第一輸出信號線路和所述第二信號線路中的一個到所述第二電路電壓線路的電流路徑，與所述第一電源電壓線路相連并在所述第一時間周期內(nèi)用所述第一補償控制信號啟動的第二充電電路，從而變得與從所述前面延遲級到所述下一延遲級的所述輸出信號線路及所述第二信號線路中的一個上的電勢電平相應，用于提供從所述第一電源電壓線路到所述第一信號線路的電流路徑，及與所述第二電源線路相連并在所述第二時間周期內(nèi)用所述第一補償控制信號啟動的第二放電電路(QN3/QN4)，從而變得與在到所述下一延遲級的所在第二信號線路的的電勢電平響應，所述時鐘生成電路還包含一與所述第一輸出信號線路相連的第一單觸發(fā)脈沖生成器(27a)，從而在所述第二時間周期內(nèi)產(chǎn)生與所述初級時鐘信號的初級時鐘脈沖保持恒定相位關系的第一內(nèi)部時鐘脈沖(PS1)。
2.根據(jù)權利要求1所述的時鐘生成電路，其特征在于所述第一充電電路具有第一組第一場效應晶體管(QP1/QP2)的組合，它們具有各自的一種導電型(P)的第一溝道及各自的被選擇提供所述第一控制信號及所述電勢電平的第一柵電極，所述第一放電電路具有第二場效應晶體管(QN1/QN2)的第二組合，它們具有與所述一種導電型相反的另一導電型(N)的第二溝道及被選擇提供所述第一控制信號及所述電勢電平的各個第二柵電極；所述第二充電電路具有第三場效應晶體管(QP3/QP4)的第三組合，它們具有所述一種導電型的各自的第三溝道及被選擇提供所述第一補償控制信號及所述電勢電平的各自的第三柵電極，及所述第二放電路具有第四場效應晶體管(QN3/QN4)的第四組合，它們具有所述另一導電型的各自的第四溝道及被選擇提供所述第一補償控制信號及所述電勢電平的各自的第四柵電極。
3.根據(jù)權利要求1所述的時鐘生成電路，其特征在于還包含第二控制器(25b)，其響應所述初級時鐘信號用于在所述第一時間周期內(nèi)產(chǎn)生從所述第二電平變到所述第一電平及在所述第二時間周期內(nèi)從所述第一電平變到所述第二電平的第二控制信號(CTL21)，及在所述第二時間周期內(nèi)根據(jù)所述第二控制信號及從所述無效電平變到所述有效電平的第二輸入信號，在所述第一電平及所述第二電平間補償變化的第二補償控制信號(CTLB21)，第二延遲電路(CTL22)，其包括通過第三信號傳輸線路及分別與所述第三傳輸線路成對的第四信號傳輸線路串聯(lián)連接的多個第二延遲級，并在所述第二時間周期內(nèi)響應所述第二輸入信號用于自通過第二輸入信號線路與所述第二控制器相連的第二延遲級將第三位沿信號向所述多個第二延遲級的某一第二延遲級傳送，并在所述第一時間周期內(nèi)從所述第二某一延遲級通過所述第二延遲級傳送到第二輸出信號線路，所述多個第二延遲級的每一個的電路結構與所述多個第一延遲級的每一個相類似，一第二單觸發(fā)脈沖生成器(27b)，其與所述第二輸出信號線路相連，從而產(chǎn)生在所述第一時間周期內(nèi)與所述初級時鐘信號的所述初級時鐘脈沖保持另一恒定相位關系的第二內(nèi)部時鐘脈沖(PS2)，及與所述第一單觸發(fā)脈沖生成器及所述第二單觸發(fā)脈沖生成器相連的輸出電路(28)，從而從所述第一內(nèi)部時鐘及所述第二內(nèi)部時鐘脈沖產(chǎn)生所述內(nèi)部時鐘信號(CLKin)。
4.根據(jù)權利要求3所述的時鐘生成電路，其特征在于多個第一延遲級和所述多個第二延遲級的其中一個的所述第一充電電路具有第一場效應晶體管(QP1/QP2)的組合，它們具有一種導電型(P)的各自的第一溝道及被選擇提供第一控制信號(CTL11)及所述第二控制信號(CTL21)其中之一和所述電勢電平的各自的第一柵電極，多個所述第一延遲級及多個所述第二延遲級的中的一個的所述第一放電電路具有第二場效應晶體管(QN1/QN2)的第二組合，它們具有與所述一種導電型相反的另一導電型的各自的第二溝道及被選擇提供所述第一控制信號和所述第二控制信號中的一個及所述電勢電平的各自的第二柵電極，所述多個第一延遲級和所述多個第二延遲級中的一個的所述第二充電電路具有第三場效應晶體管(QP3/QP4)的第三組合，它們具有所述一種導電型的各自的第三溝道及被選擇提供所述第一補償控制信號及所述第二補償控制信號中的一個和所述電勢電平的各自的第三柵電極，及所述多個第一延遲級和所述多個第二延遲級中的一個所述第二放電電路具有第四場效應晶體管(QN3/QN4)的第四組合，它們具有所述另一導電型的各自的第四溝道及被選擇提供所述第一補償控制信號及所述第二補償控制信號中的一個和所述電勢電平的各自的第四柵電極。
5.根據(jù)權利要求4所述的時鐘生成電路，其特征在于所述一種導電型及所述另一種導電型分別為P-型和n-型。
6.根據(jù)權利要求1所述的時鐘生成電路，其特征在于所述第一充電電路及所述第一放電電路在電流驅動能力方面分別與所述第二充電電路及所述第二放電電路不同。
7.根據(jù)權利要求6所述的時鐘生成電路，其特征在于所述第一充電電路包括具有一種導電型(P)的各自的相應溝道及被選擇提供所述第一控制信號(CTL11)及所述電勢電平的第一場效應晶體管的第一組合(QP1/QP2)及與所述第一組合并聯(lián)并被選擇提供所述第一控制信號(CTL11)及所述電勢電平的所述第一場效應晶體管的第二組合(QP5/QP6)，所述第一放電電路包括第二場效應晶體管的第三組合(QN1/QN2)，它們具有與所述一種導電型相反的另一導電型(N)的各自的溝道，及被選擇提供所述第一控制信號(CTL11)及所述電勢電平，以及與所述第三組合并聯(lián)連接并作為第一負載電容器的所述第二場效應晶體管的第四組合(QN5/QN6)，所述第二充電電路包括所述第一場效應晶體管的第五組合(QP3/QP4)并被選擇提供所述第一補償控制信號(CTLB11)及所述電勢電平，還包括與所述第五組合并聯(lián)連接并作為第二負電容器的所述第一場效應晶體管的第六組合(QP7/QP8)，及所述第二放電電路包括被選擇提供第一補償控制信號及所述電勢電平的所述第二場效應晶體管的第七組合(QN3/QN4)及與所述第七組合并聯(lián)連接并被選擇提供所第一補償控制信號及所述電勢電平的所述第二場效應晶體管的第八組合(QN7/QN8)。
8.根據(jù)權利要求1所述的時鐘生成電路，其特征在于所述多個第一延遲級的每一級具有第三充電電路(QP9)，其連接在所述第一電源電壓線路與所述第一充電電路(QP1/QP2)的第一中間節(jié)點之間用于在所述第一充電電路關掉電源后來將所述第一中間節(jié)點的電荷調節(jié)到第一量值，第三放電電路，連接在所述第二電源電壓線路與所述第一放電電路(QN1/QN2)的第二中間節(jié)點之間用于在所述第一放電電路關掉電源之后將所述第二中間節(jié)點處的電荷調節(jié)到第二量值，第四充電電路，其連接在所述第一電源電壓線路與所述第二充電電路(QP3/QP4)的第三中間節(jié)點之間用于在所述第二充電電路關掉電源后將所述第三中間節(jié)點處的電荷調節(jié)到所述第一量值，及第四充電電路(QN10)，其連接在所述第二電源電壓線路與所述第二放電電路的第四中間節(jié)點之間用于在所述第二放電電路斷開后將所述第四中間節(jié)點處的電荷調到所述第二量值。
9.根據(jù)權利要求1所述的時鐘生成電路，其特征在于至少所述第一時間周期和所述第二時間周期中的一個是可變的。
10.根據(jù)權利要求1所述的時鐘生成電路，其特征在于所述第一時間周期和所述第二時間周期都是可變的。
11.根據(jù)權利要求10所述的時鐘生成電路，其特征在于所述第一控制器(42a；45a；47a)在所述第一輸入信號與所述第一控制信號間引進時間延遲，且所述時間延遲是可變的。
12.根據(jù)權利要求11所述的時鐘生成電路，其特征在于所述第一控制器(42a)包括響應所述初級時鐘信號用于在一輸出節(jié)點上產(chǎn)生所述第一控制信號及在另一輸出節(jié)點上產(chǎn)生所述第一補償控制信號的觸發(fā)器電路(25c)；與所述觸發(fā)電路的所述輸出節(jié)點相連并引進一可變時間延遲的第一可變延遲電路(44a)，與所述可變延遲電路的輸出節(jié)點相連并引進恒定時間延遲的延遲電路(25d)，及具有與所述觸發(fā)電路的所述輸出節(jié)點和所述延遲電路的一輸出節(jié)點相連的輸入節(jié)點并用于產(chǎn)生所述輸入信號的邏輯門(25e)，所述時鐘生成電路還包含連接在所述第一延遲電路與所述第一單觸發(fā)脈沖生成器之間用于將所述可變時間延遲引進所述第二位沿信號的傳送之中的第二可變延遲電路。
13.根據(jù)權利要求11所述的時鐘生成電路，其特征在于所述第一控制器(45a；47a)包括響應所述初級時鐘信號用于在一輸出節(jié)點產(chǎn)生所述第一控制信號及在另一輸出節(jié)點產(chǎn)生所述第一補償控制信號的觸發(fā)電路(25c)，與所述觸發(fā)電路的所述輸出節(jié)點相連并引進一可變時間延遲的可變延遲電路(46a)，具有與所述觸發(fā)電路的所述輸出節(jié)點和所述延遲電路的一輸出節(jié)點相連的輸入節(jié)點并用于產(chǎn)生所述輸入信號的邏輯門(25e)，及用于指示所述可變延遲電路的所述可變時間延遲量的控制器(46b，48a)。
14.根據(jù)權利要求13所述的時鐘生成電路，其特征在于所述可變延遲電路(46a)包括具有與所述觸發(fā)電路(25c)的所述輸出節(jié)點相連的輸入節(jié)點的另一邏輯門(46c)，具有與所述第一邏輯門的所述輸出節(jié)點相連的輸入節(jié)點的第二邏輯門(46d)，多個與所述第二電源線路并聯(lián)相連的電容器(46o-46v)，及連在所述多個電容器與所述第一邏輯門的所述輸出節(jié)點之間并響應所述控制器的指示信號(CTL41到CTL43)用于選擇地將所述多個電容器與所述第一邏輯門的所述輸出節(jié)點相連的多個開關元件(46e-46m)。
15.根據(jù)權利要求13所述的時鐘生成電路，其特征在于所述控制器(46b)包括多個用于產(chǎn)生所述指示信號的指示子信號(CTL41到CTL43)的保護寄存器(46w到46y)，且每個所述的保護寄存器包括一與所述第一電源線路相連的可斷開保護元件(46za)，一連接在所述可斷開保護元件與所述第二電源線路之間并響應負載調節(jié)信號(EBL1)用于將輸出節(jié)點與所述可斷開保護元件相連的補償晶體管(46zb)，與所述補償晶體管的所述輸出節(jié)點相連用于產(chǎn)生其中一個所述指示子信號并放電連在所述補償晶體管的所述輸出節(jié)點與所述第二電源線路之間的晶體管(46zc)并響應所述其中一個指示子信號用于向所述第二電源線路提供一電流路徑的一輸出反相器(46zb)。
16.根據(jù)權利要求13所述的時鐘生成電路，其特征在于所述控制器(48a)包括多個響應外部控制信號用于產(chǎn)生所述指示信號的指示子信號的觸發(fā)電路(48b，48c，48d)。
17.根據(jù)權利要求3所述的時鐘生成電路，其特征在于所述第一控制器(25a)、所述第一延遲電路(26a)及所述第一單觸發(fā)脈沖生成器(27a)與所述第二控制器(25b)、所述第二延遲電路(26b)及所述第二單觸發(fā)脈沖生成器(27b)一起形成一個第一時鐘生成子電路，與第一時鐘生成子電路結構類似的第二時鐘生成子電路(61a/61b/62a/62b/63a/63b；72a/72b/74a/74b/75a/75b)還被設置在所述時鐘生成電路中從而將第三內(nèi)部時鐘脈沖(PS5)及相位與所述第一內(nèi)部時鐘不同的第四內(nèi)部時鐘脈沖(PS6)和所述第二內(nèi)部時鐘脈沖提供給所述輸出電路(28)。
18.根據(jù)權利要求17所述的時鐘生成電路，其特征在于還包含在電路結構上與所述第一時鐘生成子電路類似的第三時鐘生成子電路(61c/61d/62c/62d/63c/63d)，并將第五內(nèi)部時鐘信號(PS7)及與所述第一內(nèi)部時鐘脈沖、所述第二內(nèi)部時鐘脈沖、所述第三內(nèi)部時鐘脈沖及所述第四內(nèi)部時鐘脈沖不同的第六內(nèi)部時鐘信號(PS8)提供給所述輸出電路。
19.根據(jù)權利要求17所述的時鐘生成電路，其特征在于還包含響應所述初級時鐘信號用于將第一極性控制信號(CTL10a)、所述第一極性控制信號的第一補償信號(CTL10c)、第二極性控制信號(CTL10b)及所述第二極性控制信號的第二補償信號(CTL10d)變到所述初級時鐘信號的兩時鐘周期上的有效電平，而所述第一極性控制信號，所述第一補償信號，所述第二極性控制信號及所述第二補償信號被分別提供給所述第一時鐘生成子電路的所述第一控制器(25a)、所述第一時鐘生成子電路的第二控制器(25b)、所述第二時鐘生成子電路的第一控制器(72a)及所述第二時鐘生成子電路的所述第二控制器(72b)。
20.根據(jù)權利要求3所述的時鐘生成電路，其特征在于所述第一控制器(25a)、所述第一延遲電路(26a)及所述第一單觸發(fā)脈沖生成器(27a)形成第一時鐘生成子電路，所述第二控制器(25b)、所述第二延遲電路(26b)及所述第二單觸發(fā)脈沖生成器(27b)形成第二時鐘生成子電路，所述第一時鐘生成子電路及所述第二時鐘生成子電路被選擇地重復從而所述時鐘生成電路還包含多個第三時鐘生成子電路，所述第一充電電路及所述第一放電電路與所述第一時鐘生成子電路中的所述第二充電電路及所述第二放電電路的電流驅動能力相等，且所述第一充電路及所述第一放電電路在電流驅動能力方面與所述多個第三時鐘生成子電路中的所述第二充電電路及所述第二放電電路不同。
21.根據(jù)權利要求9所述的時鐘生成電路，其特征在于所述第一延遲電路(26a)還具有與所述第一充電電路及所述第一放電電路中的一個選擇相連的至少一個第一負載電容器(94)。
22.根據(jù)權利要求21所述的時鐘生成電路，其特征在于所述第一負載電容器(94)的電容量是可變的。
23.根據(jù)權利要求10所述的時鐘生成電路，其特征在所述第一延遲電路還具有分別與所述第一充電電路和所述第一放電電路中的一個及與所述第二充電電路和所述第二放電電路中的一個相連的第一負載電容器(94的一半)和第二負載電容器(94的另一半)。
24.根據(jù)權利要求23所述的時鐘生成電路，其特征在于所述第一負載電容器及所述第二負載電容器是可變的。
25.根據(jù)權利要求1所述的時鐘生成電路，其特征在于還具有一連在所述初級時鐘信號(CLKex′)的信號線路與所述第一控制器(25a)之間并響應所述第一輸出信號線路上的第二電平從而將所述初級時鐘信號傳送給所述第一控制器的開關電路(100a/100b)。
26.根據(jù)權利要求10所述的時鐘生成電路，其特征在于所述控制器(110a)包括響應所述初級時鐘信號用于在第一輸出節(jié)點產(chǎn)生所述第一控制信號及在第二輸出節(jié)點產(chǎn)生所述第一補償控制信號的觸發(fā)電路(110d)；與所述第一輸出節(jié)點相連的延遲電路(25d)；及與所述延遲電路的輸出節(jié)點和所述第二輸出節(jié)點相連的邏輯門(25e)用于產(chǎn)生所述第一輸入信號。所述觸發(fā)電路(110d)引進位于所述初級時鐘信號與所述第一控制信號間的第一延遲時間及所述初級時鐘信號和所述第一補償控制信號間的第二延遲時間，且所述第一延遲時間和所述第二延遲時間是可變的。
27.根據(jù)權利要求26所述的時鐘生成電路，其特征在于所述觸發(fā)電路包括第一信號生成子電路，其具有提供有所述初級時鐘信號的第一輸入節(jié)點、第一中間節(jié)點(N100)及用于輸出所述第一控制信號的第一輸出節(jié)點，第二信號生成子電路，其具有提供有所述初級時鐘信號的第二輸入節(jié)點、第二中間節(jié)點(N110)及用于輸出所述第一補償控制信號的第二輸出節(jié)點，與所述第二電源線路相連的電容器的第一并聯(lián)組合，連在所述第一并聯(lián)組合與所述第一中間節(jié)點之間并響應第一指示信號用于選擇地將所述第一并聯(lián)組合的電容器與所述第一中間節(jié)點相連的開關晶體管的第一并聯(lián)組合(110f)，與所述第二電源線路相連的電容器的第二并聯(lián)組合(110j)；連在所述電容器的第二并聯(lián)組合與所述第二中間節(jié)點之間并響應第二指示信號用于選擇地將所述第二平行組合的電容器與所述第二中間節(jié)點相連的開關晶體管的第二并聯(lián)組合(110g)；及用于產(chǎn)生所述第一指示信號及所述第二指示信號的延遲調節(jié)器(110c)。
28.根據(jù)權利要求27所述的時鐘生成電路，其特征在于所述延遲調節(jié)器包括多個用于分別產(chǎn)生所述指示信號的指示于信號(CTL100到CTL103)的保護寄存器(110k到110p)，每個所述保護寄存器包括與所述第一電源線路相連的可斷開保護元件(92e)；一連在所述可斷開保護元件與所述第二電源線路之間的響應負載調節(jié)信號用于將輸出節(jié)點與所述可斷開保護元件相連的補償晶體管(92f)；與所述補償晶體管的所述輸出節(jié)點相連，用于產(chǎn)生其中一個所述指示子信號的輸出反相器(92h)及連在所述補償晶體管的所述輸出節(jié)點與所述第二電源線之間并響應其中一個所述指示子信號用于向所述第二電源線路提供電流路徑的放電晶體管(92g)。
29.根據(jù)權利要求3所述的時鐘生成電路，其特征在于還包含一個用于測量所述初級時鐘信號與所述內(nèi)部時鐘信號間相位差的測試電路(130)。
30.根據(jù)權利要求29所述的時鐘生成電路，其特征在于所述測試電路包含響應外部指示信號用于將延遲時間引進所述內(nèi)部時鐘信號的傳輸中的可變延遲電路(130a/130b)，具有提供有所述初級時鐘信號的時鐘節(jié)點及提供有所述內(nèi)部時鐘信號的輸入節(jié)點用于產(chǎn)生檢定信號的觸發(fā)電路(130d)，及用所述外部指示信號啟動用于將所述內(nèi)部時鐘信號傳送到所述觸發(fā)電路的所述輸入節(jié)點的邏輯門(130c)。
全文摘要
一種與具有外部時鐘信號(CLK
文檔編號G06F1/10GK1201927SQ9810237
公開日1998年12月16日 申請日期1998年6月10日 優(yōu)先權日1997年6月10日
發(fā)明者高井康浩 申請人:日本電氣株式會社