專利名稱：程序計數(shù)器的地址計算方法及裝置的制作方法
技術(shù)領域：
本發(fā)明涉及一種地址的計算方法及裝置，尤指一種程序計數(shù)器的地址計算方法及裝置。
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圖1，傳統(tǒng)的CISC結(jié)構(gòu)中，因為不會面臨采用管線結(jié)構(gòu)(pipeline)時，需于特定時刻更新程序計數(shù)器地址的問題，所以，當程序計數(shù)器與8-bit相對地址相加時，如有溢位(carry)產(chǎn)生，只需再多加一時鐘(clock)，以完成相加的運算，即可于第三時鐘周期結(jié)束前更新程序計數(shù)器的地址，但其較為費時的結(jié)構(gòu)，并非現(xiàn)今使用者樂于采用的方式。
因為目前均采用管線并行處理的方式，且一般的程序計數(shù)器(Program Counter)均為上數(shù)計數(shù)器，故程序計數(shù)器的內(nèi)含值必須在固定的系統(tǒng)時鐘(system clock)中被算出，因此，當程序計數(shù)器的低位組地址(PCL)與一8-bit相對地址相加時，若兩者的相加結(jié)果大于255，則必然會產(chǎn)生溢位(carry)，且在采用管線并行處理的方式下，又必須于下一時鐘立即更新程序計數(shù)器的地址，因此，上述問題急待解決。
而已知作法之一則限定程序計數(shù)器的低位組地址(k1)與一8-bit相對地址(A)的相加結(jié)果小于256，以防止溢位產(chǎn)生，此作法并未考慮溢位發(fā)生時所遭遇的問題，因而造成使用者的困擾，其電路方塊示意圖，請參閱圖2。
另請參閱圖3，已知作法之二，雖可解決溢位產(chǎn)生時所遭遇的問題，但其必須多耗費一系統(tǒng)時鐘，以分別完成程序計數(shù)器的低位組與程序計數(shù)器的高位組的運算，即程序計數(shù)器的地址需于第三時鐘周期結(jié)束前，始被更新，其作法亦較為費時。
而已知作法之三，例如在High-End的32-bit的RISC結(jié)構(gòu)中，為了在特定個數(shù)時鐘中計算出地址，因此采用額外的算術(shù)邏輯單元(ALU)專作地址計算，一般稱為地址產(chǎn)生單元(Address Generation Unit，AGU)，此作法則需耗費較大硬件設備。
本發(fā)明的主要目的，即在于提供一種程序計數(shù)器的地址計算方法，其可解決溢位或是不同一頁的問題，并可于一固定系統(tǒng)時鐘中計算出地址。
本發(fā)明的次要目的，即在于提供一種程序計數(shù)器的地址計算裝置，其可解決溢位或是不同一頁的問題，并可于一固定系統(tǒng)時鐘中計算出地址。
根據(jù)本發(fā)明的主要目的，其構(gòu)想在于提供一種程序計數(shù)器的地址計算方法，其步驟可包含a)于一第一時鐘周期時，根據(jù)該程序計數(shù)器內(nèi)含的一第一地址以提取一第一指令至一算術(shù)邏輯單元中，并將該第一地址的高位組地址存儲至一存儲控制裝置中；以及b)于一第二時鐘周期時，根據(jù)該存儲控制裝置所產(chǎn)生的一觸發(fā)信號，以將該程序計數(shù)器的高位組所存儲的該第一地址的高位組地址加一運算值，且該算術(shù)邏輯單元執(zhí)行該第一指令，以產(chǎn)生一標志信號以及一存儲于該程序計數(shù)器的低位組中的運算地址；其中，該運算地址是用來作為一第二地址的低位組地址使用，且于該第二時鐘周期結(jié)束前根據(jù)該標志信號，將已存儲于該存儲控制裝置中的該第一地址的高位組地址予以回存至該程序計數(shù)器的高位組內(nèi)，或保留該經(jīng)加一運算值后的該第一地址的高位組地址于該程序計數(shù)器的高位組中，以作為該第二地址的高位組地址使用；如此即可按照存儲于該程序計數(shù)器中的該第二地址，提取一第二指令。
依據(jù)上述構(gòu)想，其中該第一地址及該第二地址均為一16-bit地址。
依據(jù)上述構(gòu)想，其中該存儲控制裝置是可包含一控制線路與一數(shù)據(jù)緩沖裝置。
依據(jù)上述構(gòu)想，其中于該步驟(a)中，該存儲動作可由該數(shù)據(jù)緩沖裝置完成。
依據(jù)上述構(gòu)想，其中該數(shù)據(jù)緩沖裝置可以是一緩沖器(Buffer)。
依據(jù)上述構(gòu)想，其中于該步驟(b)中，產(chǎn)生該觸發(fā)信號的動作可由該控制線路完成。
依據(jù)上述構(gòu)想，其中于該步驟(b)中，該運算值可為1。
依據(jù)上述構(gòu)想，其中于該步驟(b)中，該算術(shù)邏輯單元是將該第一地址的低位組地址與一相對地址，并進行一邏輯運算，且該相對地址可為一8-bit地址。
依據(jù)上述構(gòu)想，其中于該步驟(b)中，該標志信號可位于一低電平狀態(tài)，而該第一地址的高位組地址將回存至該程序計數(shù)器的高位組中，且該第二地址的高位組地址即為該第一地址的高位組地址。
依據(jù)上述構(gòu)想，其中于該步驟(b)中，該標志信號可位于一高電平狀態(tài)，而該經(jīng)加一運算值之后的該第一地址的高位組地址將保留在該程序計數(shù)器的高位組中，且該第二地址的高位組地址是該經(jīng)加一運算值后的該第一地址的高位組地址。
根據(jù)本發(fā)明的次要目的，其構(gòu)想是提供一種程序計數(shù)器的地址計算裝置，它包含一程序計數(shù)器，是用來在一第一時鐘周期時存儲一第一地址和提供該第一地址的高位組地址，且在一第二時鐘周期時存儲一經(jīng)加一運算值后的該第一地址的高位組地址以及一運算地址；一算術(shù)邏輯單元，電連接于該程序計數(shù)器，該算術(shù)邏輯單元在該第一時鐘周期時根據(jù)該程序計數(shù)器所內(nèi)含的該第一地址，以提取一第一指令至該算術(shù)邏輯單元中，并于該第二時鐘周期時執(zhí)行該第一指令，以產(chǎn)生該運算地址及一標志信號；其中，該運算地址是用來作為一第二地址的低位組地址使用，且該運算地址予以存儲至該程序計數(shù)器的低位組中；以及一存儲控制裝置，電連接于該程序計數(shù)器以及該算術(shù)邏輯單元，該存儲控制裝置是用來在該第一時鐘周期結(jié)束前輸入并存儲該第一地址的高位組地址，且于該第二時鐘周期時產(chǎn)生一觸發(fā)信號，以將該程序計數(shù)器的高位組中所存儲的該第一地址的高位組地址加一運算值；其中，于該第二時鐘周期結(jié)束前，該存儲控制裝置可根據(jù)該標志信號，將已存儲于該存儲裝置中的該第一地址的高位組地址回存至該程序計數(shù)器的高位組中，或保留該經(jīng)加一運算值后的該第一地址的高位組地址于該程序計數(shù)器的高位組中，以作為一第二地址的高位組地址使用；按照存儲于該程序計數(shù)器中的該第二地址，提取一第二指令。
依據(jù)上述構(gòu)想，其中該程序計數(shù)器為一上數(shù)計數(shù)器(up-counter)。
依據(jù)上述構(gòu)想，其中該程序計數(shù)器為一16-bit計數(shù)器。
依據(jù)上述構(gòu)想，其中該算術(shù)邏輯單元將該第一地址的低位組地址與一相對地址，并進行一邏輯運算，且該相對地址可為一8-bit地址。
依據(jù)上述構(gòu)想，其中該運算值可為1。
依據(jù)上述構(gòu)想，其中該標志信號可位于一低電平狀態(tài)，而該第一地址的高位組地址將回存至該程序計數(shù)器的高位組中，且該第二地址的高位組地址為該第一地址的高位組地址。
依據(jù)上述構(gòu)想，其中該標志信號可位于一高電平狀態(tài)，而該經(jīng)加一運算值后的該第一地址的高位組地址是保留在該程序計數(shù)器的高位組中，且該第二地址的高位組地址是該經(jīng)加一運算值后的該第一地址的高位組地址。
依據(jù)上述構(gòu)想，其中該存儲控制裝置是包含一控制線路和一數(shù)據(jù)緩沖裝置。
依據(jù)上述構(gòu)想，其中該數(shù)據(jù)緩沖裝置可為一緩沖器(buffer)。
依據(jù)上述構(gòu)想，其中產(chǎn)生該觸發(fā)信號的動作可由該控制線路完成。
本發(fā)明按照下列示意圖及詳細說明，得以一更深入的了解。
圖1為已知CISC結(jié)構(gòu)中，計算地址時的時鐘周期圖。
圖2為已知管線并行處理方式下，不考慮溢位產(chǎn)生的程序計數(shù)器電路方塊示意圖。
圖3為已知管線并行處理方式下，計算地址時的時鐘周期圖。
圖4為本發(fā)明的程序計數(shù)器的地址計算裝置電路方塊示意圖。
圖5為本發(fā)明的程序計數(shù)器計算地址時的時鐘周期圖。
為使貴審查委員更進一步了解本發(fā)明，請參閱圖4，它是本發(fā)明的程序計數(shù)器的地址計算裝置電路方塊示意圖。圖中包含程序計數(shù)器1、程序計數(shù)器的低位組11、程序計數(shù)器的高位組12、算術(shù)邏輯單元2、存儲單元3、存儲控制裝置4、控制線路41、數(shù)據(jù)緩沖裝置42、相對地址(A)、第一地址的低位組地址(A1)、運算地址(A2)、標志信號A3、觸發(fā)信號A4、第一控制信號A5、第二控制信號A6、第一地址的高位組地址(S1)、經(jīng)加1后的該第一地址的高位組地址(S2)、第二地址的低位組地址(A7)、第二地址的高位組地址(A8)、第二地址(A9)。并請配合參閱圖5，它是本發(fā)明的程序計數(shù)器計算地址時的時鐘周期圖。
本發(fā)明的程序計數(shù)器于(一)第一時鐘周期T1中，根據(jù)該程序計數(shù)器1內(nèi)含的一第一地址，以提取一第一指令(ADDM A，PCL)至一算術(shù)邏輯單元2中，并由該程序計數(shù)器的低位組11提供該第一地址的低位組地址(A1)，且將該程序計數(shù)器的高位組12內(nèi)含的該第一地址的高位組地址(S1)，存儲至存儲控制裝置4的數(shù)據(jù)緩沖裝置42中；(二)第二時鐘周期T2中，根據(jù)該存儲控制裝置4的控制線路41所產(chǎn)生的一觸發(fā)信號A4，將該程序計數(shù)器的高位組12所存儲的該第一地址的高位組地址(S1)加1，以產(chǎn)生該經(jīng)加1后的該第一地址的高位組地址(S2)，且該算術(shù)邏輯單元2執(zhí)行該第一指令，即將該程序計數(shù)器的低位組11提供的該第一地址的低位組地址(A1)與一相對地址(A)相加，以產(chǎn)生一運算地址(A2)及一標志信號A3，且該運算地址(A2)存儲于該程序計數(shù)器的低元組11內(nèi)，以作為一第二地址的低位組地址(A7)使用；該存儲控制裝置4在該第二時時周期T2結(jié)束前，根據(jù)該標志信號A3，以產(chǎn)生一第一控制信號A5與一第二控制信號A6，將存儲于該數(shù)據(jù)緩沖裝置42中的該第一地址的高位組地址(S1)回存至該程序計數(shù)器的高位組12中，或保留該經(jīng)加1后的該第一地址的高位組地址(S2)于該程序計數(shù)器的高位組12中，以產(chǎn)生該第二地址的高位組地址(A8)，根據(jù)該第二地址的低位組地址(A7)與該第二地址的高位組地址(A8)的組合，得一第二地址(A9)，即可在第二時鐘周期T2結(jié)束前，更新程序計數(shù)器1的內(nèi)含值，以提取存儲器3的第二地址(A9)所指的一第二指令。
本發(fā)明提供的程序計數(shù)器的地址計算方法及裝置，可于該第二時鐘周期T2結(jié)束前，同時擁有原已存儲于該數(shù)據(jù)緩沖裝置42中的該第一地址的高位組地址(S1)，以及存儲于該程序計數(shù)器的高位組12中的該經(jīng)加1后的該第一地址的高位組地址(S2)，因此，當8-bit相對地址(A)與該程序計數(shù)器的低位組11中內(nèi)含的該第一地址的低位組地址(A1)相加時，若其結(jié)果不大于255，則當然不會有溢位產(chǎn)生，此時標志信號A3將位于一低電平狀態(tài)，因此，原已存儲于該數(shù)據(jù)緩沖裝置42中的該第一地址的高位組地址(S1)將回存至該程序計數(shù)器的高位組12中，作為該第二地址的高位組地址(A8)使用；當8-bit相對地址(A)與該程序計數(shù)器的低位組11中內(nèi)含的該第一地址的低位組地址(A1)相加時，若其結(jié)果大于255，則會有溢位產(chǎn)生，此時標志信號A3將位于一高電平狀態(tài)，程序計數(shù)器的高位組12將保留該經(jīng)加1后的該第一地址的高位組地址(S2)，作為該第二地址的高位組地址(A8)使用。本發(fā)明不需限定程序計數(shù)器的低位組地址與一相對地址的相加結(jié)果，而可正確無誤地于所需時刻更新程序計數(shù)器的內(nèi)含值，并根據(jù)存儲于該程序計數(shù)器中的該第二地址，得以提取一第二指令。
綜上所述，本發(fā)明所提供的程序計數(shù)器的地址計算方法及裝置，可解決程序計數(shù)器與一8-bit相對地址相加時，所產(chǎn)生的溢位問題，或解決不同一頁的問題，簡而言之，即可在所需的時鐘周期中，以一8-bit程序計數(shù)器完成一16-bit程序計數(shù)器所做的工作，只需利用原有的硬件結(jié)構(gòu)，再加上簡單的控制線路與緩沖器，即可在所需更新程序計數(shù)器內(nèi)含值的時鐘周期中，擁有一舊值與一新值，而于該時鐘周期結(jié)束前，根據(jù)該標志信號，由控制線路決定輸出新值或舊值，以更新程序計數(shù)器的內(nèi)含值。
本領域技術(shù)人員對本發(fā)明的任何修改和變動，均不超出本發(fā)明權(quán)利要求的保護范圍。
權(quán)利要求
1.一種程序計數(shù)器的地址計算方法，其步驟可包含a)于一第一時鐘周期時，根據(jù)該程序計數(shù)器內(nèi)含的一第一地址以提取一第一指令至一算術(shù)邏輯單元中，并將該第一地址的高位組地址存儲至一存儲控制裝置中；以及b)于一第二時鐘周期時，根據(jù)該存儲控制裝置所產(chǎn)生的一觸發(fā)信號，以將該程序計數(shù)器的高位組所存儲的該第一地址的高位組地址加一運算值，且該算術(shù)邏輯單元執(zhí)行該第一指令，以產(chǎn)生一標志信號以及一存儲于該程序計數(shù)器的低位組中的運算地址；其中，該運算地址是用來作為一第二地址的低位組地址使用，且于該第二時鐘周期結(jié)束前根據(jù)該標志信號，將已存儲于該存儲控制裝置中的該第一地址的高位組地址予以回存至該程序計數(shù)器的高位組內(nèi)，或保留該經(jīng)加一運算值后的該第一地址的高位組地址于該程序計數(shù)器的高位組中，以作為該第二地址的高位組地址使用；如此即可根據(jù)存儲于該程序計數(shù)器中的該第二地址，以提取一第二指令。
2.如權(quán)利要求1所述的一種程序計數(shù)器的地址計算方法，其中該第一地址及該第二地址均為一16-bit地址。
3.如權(quán)利要求1所述的一種程序計數(shù)器的地址計算方法，其中該存儲控制裝置可包含一控制線路與一數(shù)據(jù)緩沖裝置。
4.如權(quán)利要求3所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(a)中，該存儲動作可由該數(shù)據(jù)緩沖裝置完成。
5.如權(quán)利要求4所述的一種程序計數(shù)器的地址計算方法，其中該數(shù)據(jù)緩沖裝置可為一緩沖器(Buffer)。
6.如權(quán)利要求3所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，產(chǎn)生該觸發(fā)信號的動作可由該控制線路完成。
7.如權(quán)利要求1所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該運算值可為1。
8.如權(quán)利要求1所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該算術(shù)邏輯單元將該第一地址的低位組地址與一相對地址，并進行一邏輯運算。
9.如權(quán)利要求8所述的一種程序計數(shù)器的地址計算方法，其中該相對地址可為一8-bit地址。
10.如權(quán)利要求1所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該標志信號可位于一低電平狀態(tài)。
11.如權(quán)利要求10所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該第一地址的高位組地址將回存至該程序計數(shù)器的高位組中。
12.如權(quán)利要求11所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該第二地址的高位組地址即為該第一地址的高位組地址。
13.如權(quán)利要求1所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該標志信號可位于一高電平狀態(tài)。
14.如權(quán)利要求13所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該經(jīng)加一運算值后的該第一地址的高位組地址將保留于該程序計數(shù)器的高位組中。
15.如權(quán)利要求14所述的一種程序計數(shù)器的地址計算方法，其中于該步驟(b)中，該第二地址的高位組地址為該經(jīng)加一運算值的該第一地址的高位組地址。
16.一種程序計數(shù)器的地址計算裝置，其包含一程序計數(shù)器，它是用來在一第一時鐘周期時存儲一第一地址并輸出該第一地址的高位組地址，且于一第二時鐘周期時存儲一經(jīng)加一運算值后的該第一地址的高位組地址以及一運算地址；一算術(shù)邏輯單元，電連接于該程序計數(shù)器，該算術(shù)邏輯單元在該第一時鐘周期時根據(jù)該程序計數(shù)器所內(nèi)含的該第一地址，以提取一第一指令至該算術(shù)邏輯單元中，并于該第二時鐘周期時執(zhí)行該第一指令，以產(chǎn)生該運算地址及一標志信號；其中，該運算地址用來作為一第二地址的低位組地址使用，且該運算地址予以存儲至該程序計數(shù)器的低位組中；以及一存儲控制裝置，電連接于該程序計數(shù)器以及該算術(shù)邏輯單元，該存儲控制裝置用以在該第一時鐘周期結(jié)束前輸入并存儲該第一地址的高位組地址，且于該第二時鐘周期時產(chǎn)生一觸發(fā)信號，以將該程序計數(shù)器的高位組中所存儲的該第一地址的高位組地址加一運算值；其中，在該第二時鐘周期結(jié)束前，該存儲控制裝置可根據(jù)該標志信號，將已存儲于該存儲控制裝置中的該第一地址的高位組地址回存至該程序計數(shù)器的高位組中，或保留該經(jīng)加一運算值后該第一地址的高位組地址在該程序計數(shù)器的高位組中，以作為一第二地址的高位組地址使用；根據(jù)存儲于該程序計數(shù)器中的該第二地址，以提取一第二指令。
17.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算裝置，其中該程序計數(shù)器可為一上數(shù)計數(shù)器(up-counter)。
18.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算裝置，其中該程序計數(shù)器可為一16-bit計數(shù)器。
19.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算裝置，其中該算術(shù)邏輯單元將該第一地址的低位組地址與一相對地址，進行一邏輯運算。
20.如權(quán)利要求19所述的一種程序計數(shù)器的地址計算裝置，其中該相對地址可為一8-bit地址。
21.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算方法，其中該運算值可為1。
22.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算裝置，其中該標志信號可位于一低電平狀態(tài)。
23.如權(quán)利要求22所述的一種程序計數(shù)器的地址計算裝置，其中該第一地址的高位組地址將回存至該程序計數(shù)器的高位組中。
24.如權(quán)利要求23所述的一種程序計數(shù)器的地址計算裝置，其中該第二地址的高位組地址即為該第一地址的高位組地址。
25.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算裝置，其中該標志信號可位于一高電平狀態(tài)。
26.如權(quán)利要求25所述的一種程序計數(shù)器的地址計算裝置，其中該經(jīng)加一運算值后的該第一地址的高位組地址將保留于該程序計數(shù)器的高位組中。
27.如權(quán)利要求26所述的一種程序計數(shù)器的地址計算裝置，其中該第二地址的高位組地址是該經(jīng)加一運算值后的該第一地址的高位組地址。
28.如權(quán)利要求16所述的一種程序計數(shù)器的地址計算裝置，其中該存儲控制裝置包含一控制線路與一數(shù)據(jù)緩沖裝置。
29.如權(quán)利要求28所述的一種程序計數(shù)器的地址計算裝置，其中該數(shù)據(jù)緩沖裝置可為一緩沖器(buffer)。
30.如權(quán)利要求28所述的一種程序計數(shù)器的地址計算裝置，其中產(chǎn)生該觸發(fā)信號的動作可由該控制線路完成。
全文摘要
本發(fā)明涉及程序計數(shù)器的地址計算方法及裝置,它由程序計數(shù)器,算術(shù)邏輯單元及存儲控制裝置進行地址計算,其步驟為:(a)在第一時鐘周期,根據(jù)計數(shù)器內(nèi)含的第一地址提取第一指令;將第一地址的高位組地址存儲至存儲裝置中;(b)在第二時鐘周期,計數(shù)器的高位組地址加一運算值;執(zhí)行第一指令,產(chǎn)生標志信號和第二地址的低位組地址;根據(jù)標志信號,或是第一地址的高位組地址,或是經(jīng)運算后的第一地址的高位組地址,作為第二地址的高位組地址;按照第二地址提取第二指令。
文檔編號G06F9/32GK1177139SQ9610687
公開日1998年3月25日 申請日期1996年6月24日 優(yōu)先權(quán)日1996年6月24日
發(fā)明者陳寶龍 申請人:合泰半導體股份有限公司