專利名稱：并行處理器的定址裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種并行處理器，特別是有關(guān)于一種并行處理器的定址裝置。
并行處理器的特色是處理程序簡單而重復(fù)性高，因而造成處理單元與控制電路的連接十分困難，然而熟知的中斷式并行處理器會(huì)引起大量中斷同時(shí)發(fā)生，而查詢方式又會(huì)因不必要的查詢而浪費(fèi)時(shí)間。
有鑒于此，本發(fā)明的主要目的，在于提供一種并行處理器的定址裝置，可避免熟知的中斷式并行處理器引起大量中斷同時(shí)發(fā)生的缺點(diǎn)。
本發(fā)明的另一目的，在于提供一種并行處理器的定址裝置，可避免查詢方式因不必要的查詢而浪費(fèi)時(shí)間的缺點(diǎn)，適用于具有共同處理程序，且各程序有同類共有的數(shù)據(jù)需要讀寫的定址問題時(shí)，如顯示裝置上。
本發(fā)明的這些目的可通過提供一種并行處理器的定址裝置，接至一存貯器總線和數(shù)據(jù)總線，該并行處理器的定址裝置包括一總線接口電路，接至存貯器總線和數(shù)據(jù)總線間，作為二者的接口裝置；一狀態(tài)控制器，接至總線接口電路上，用以控制總線接口電路并模擬多個(gè)狀態(tài)碼中之一成一控制碼輸出；以及多個(gè)處理單元，以串接方式連接成第一處理單元、第二處理單元直至最末處理單元，分別具有這些狀態(tài)碼中任一狀態(tài)碼，并根據(jù)該狀態(tài)碼相對應(yīng)的既定程序處理數(shù)據(jù)，每一該處理單元都接至狀態(tài)控制器和數(shù)據(jù)總線上，分別用以接收狀態(tài)控制器的控制碼和從數(shù)據(jù)總線上讀取數(shù)據(jù)；其中，該控制碼分別與每一處理單元所具有的狀態(tài)碼做比較，驅(qū)動(dòng)控制碼和狀態(tài)碼相等的那些處理單元，按第一處理單元、第二處理單元直至最末處理單元的順序，對數(shù)據(jù)總線送入或讀出數(shù)據(jù)，然后將相對應(yīng)的狀態(tài)碼轉(zhuǎn)態(tài)，而控制碼與狀態(tài)碼不相等的那些處理單元?jiǎng)t保持不變，直至最末處理單元完成比較后，驅(qū)動(dòng)狀態(tài)控制器的控制碼轉(zhuǎn)態(tài)，再進(jìn)行與另一狀態(tài)碼的比較。
為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，本文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下附圖簡要說明

圖1是本發(fā)明的并行處理器的定址裝置的一電路圖。
請參照圖1，該圖是本發(fā)明的并行處理器的定址裝置的一較佳實(shí)施例的方塊圖，本發(fā)明的并行處理器的定址裝置是接至一存貯器總線1和數(shù)據(jù)總線2上，對存貯器6做數(shù)據(jù)的存取，存貯器總線1包括地址總線、數(shù)據(jù)總線以及讀寫驅(qū)動(dòng)信號(hào)等，而本發(fā)明的并行處理器的定址裝置包括一總線接口電路3，接至存貯器總線1和數(shù)據(jù)總線2之間，作為存貯器總線1和數(shù)據(jù)總線2間的接口裝置。
一狀態(tài)控制器4，接至總線接口電路3上，用以控制該總線接口電路3，同時(shí)亦經(jīng)總線接口電路3的控制，輸出一控制碼5。
多個(gè)處理單元10、20……30等，每一處理單元分別接至數(shù)據(jù)總線2和狀態(tài)控制器4上，如以第一處理單元10為例，每一處理單元包括一程序控制器12，用以產(chǎn)生一狀態(tài)碼11；一處理器14，分別接至程序控制器12和數(shù)據(jù)總線2上，根據(jù)程序控制器12的狀態(tài)碼11，以狀態(tài)碼11相對應(yīng)的既定程序處理數(shù)據(jù)；一比較器16，具有兩個(gè)輸入端A和B，分別接至程序控制器12和狀態(tài)控制器4上，用以接收狀態(tài)碼11和控制碼5并加以比較后，在輸出端15產(chǎn)生一信號(hào)；一第一與門17和一第二與門18，第一與門17和第二與門18的一輸入端同時(shí)接至比較器16的輸出端15，所不同的是第一與門17的輸入端的信號(hào)還需經(jīng)過反相，而第一與門17和第二與門18的另一輸入端同時(shí)接至上一處理單元的第一與門的輸出端，但因第一處理單元10無上一處理單元，故接至一高電位電壓源100上，而第一與門17的輸出端19則接至下一處理單元，譬如是處理單元20的第一與門27和第二與門28的輸入端，而第二與門18的輸出端則接至處理器14上，另外，最末處理單元30的第一與門37的輸出端39則接至狀態(tài)控制器4上，這樣，多個(gè)處理單元依次串聯(lián)。
本發(fā)明的并行處理器的定址裝置的運(yùn)行方式如下每一處理單元內(nèi)含的程序控制器會(huì)決定相對應(yīng)的處理單元的狀態(tài)，以控制相對應(yīng)的處理器以既定程序處理數(shù)據(jù)，如處理單元10為狀態(tài)m、處理單元20為狀態(tài)n……直至處理單元30為狀態(tài)m等等，同時(shí)相對應(yīng)的程序控制器12、22……32分別送出狀態(tài)碼m、n……m至相對應(yīng)的比較器16、26……36的A輸入端，而狀態(tài)控制器4會(huì)在某一特定時(shí)間內(nèi)把各程序控制器所產(chǎn)生的狀態(tài)碼模擬一遍(所謂特定時(shí)間如電視掃描的水平消隱時(shí)間，此時(shí)各處理單元都要更新數(shù)據(jù)，且更新的數(shù)據(jù)隨顯示程序不同而不同，如被顯示的物體為剛開始、在顯示中或正要結(jié)束等，皆須更新不同顯示數(shù)據(jù))，模擬送出的一個(gè)控制碼同時(shí)被送至各比較器16、26……36的B輸入端，分別與各處理單元的狀態(tài)碼做比較，譬如此時(shí)控制碼為m，則處理單元10的比較器16輸出端為高電平，使得第二與門18產(chǎn)生一驅(qū)動(dòng)信號(hào)CS1，驅(qū)動(dòng)處理器14開始經(jīng)數(shù)據(jù)總線2送出或讀入數(shù)據(jù)，當(dāng)完成后，驅(qū)動(dòng)程序控制器12轉(zhuǎn)態(tài)，送出不同于m的狀態(tài)碼，使比較器16輸出為低電平，使得第一與門17的輸出端19為高電平的控制信號(hào)，以驅(qū)動(dòng)處理單元20，此時(shí)處理單元20的狀態(tài)碼為n，則其第一與門27的輸出端29繼續(xù)輸出高電平控制信號(hào)給下一處理單元，這樣使?fàn)顟B(tài)碼為m的處理單元能依序被驅(qū)動(dòng)完成狀態(tài)m的既定程序后轉(zhuǎn)態(tài)，如最后一處理單元30亦為狀態(tài)m，則其被驅(qū)動(dòng)完成既定程序并轉(zhuǎn)態(tài)后，由其第一與門37的輸出端39輸出一控制信號(hào)使?fàn)顟B(tài)控制器4轉(zhuǎn)態(tài)，以處理另一個(gè)狀態(tài)碼，譬如下一個(gè)控制碼為n，接下來的運(yùn)行方式便與上述控制碼為m時(shí)相同。
綜上所述，本發(fā)明的并行處理器的定址裝置，可用于處理簡單而重復(fù)性高的并行處理器上，可避免熟知的中斷方式中大量中斷請求同時(shí)發(fā)生的問題，亦可避免查詢方式因不必要的查詢浪費(fèi)時(shí)間的缺點(diǎn)。
雖然本發(fā)明已以一較佳實(shí)施例揭示于上文，但它并非用以限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可作少許的更改與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)以后附的權(quán)利要求所限定范圍為準(zhǔn)。
權(quán)利要求
1.一種并行處理器的定址裝置，接至存貯器總線和數(shù)據(jù)總線上，所述并行處理器的定址裝置包括一總線接口電路，連接在存貯器總線和數(shù)據(jù)總線間，作為存貯器總線和數(shù)據(jù)總線間的接口裝置；一狀態(tài)控制器，接至所述總線接口電路上，用以控制所述總線接口電路，并且用以模擬多個(gè)狀態(tài)碼中的一個(gè)作為一控制碼輸出；以及多個(gè)處理單元，順序串聯(lián)成第一處理單元、第二處理單元直到最末處理單元，分別具有所述狀態(tài)碼中任一狀態(tài)碼，并根據(jù)與所述狀態(tài)碼相對應(yīng)的既定程序處理數(shù)據(jù)，每一所述處理單元都接至所述狀態(tài)控制器和數(shù)據(jù)總線上，分別用以接收所述狀態(tài)控制器的所述控制碼以及對數(shù)據(jù)總線的數(shù)據(jù)進(jìn)行讀??；其中，所述控制碼分別與每一所述處理單元所具有的所述狀態(tài)碼做比較，驅(qū)動(dòng)所述控制碼和所述狀態(tài)碼相等的所述處理單元，按所述第一處理單元、所述第二處理單元直至所述最末處理單元的順序，對數(shù)據(jù)總線送入或讀出數(shù)據(jù)，然后將相對應(yīng)的所述狀態(tài)碼轉(zhuǎn)態(tài)，而所述控制碼與所述狀態(tài)碼不相等的各處理單元?jiǎng)t保持不變，直到所述最末處理單元完成比較后，驅(qū)動(dòng)所述狀態(tài)控制器的所述控制碼轉(zhuǎn)態(tài)，再進(jìn)行另一輪與所述狀態(tài)碼的比較。
2.如權(quán)利要求1所述的并行處理器的定址裝置，其中，每一所述處理單元包括；一程序控制器，用以產(chǎn)生所述處理單元的所述狀態(tài)碼；一處理器，分別接至所述程序控制器和數(shù)據(jù)總線上，是根據(jù)所述程序控制器的所述狀態(tài)碼，以既定程序處理數(shù)據(jù)；一比較器，具有二輸入端和一輸出端，所述輸入端分別接至相對應(yīng)的所述程序控制器和所述狀態(tài)控制器，分別用以接收所述控制碼和相對應(yīng)的所述狀態(tài)碼并加以比較，在所述控制碼和所述狀態(tài)碼相等時(shí)，在所述輸出端輸出一高電平信號(hào)，在所述控制碼和所述狀態(tài)碼不等時(shí)，在輸出端輸出一低電平信號(hào)；一第一與門和一第二與門，分別具有二輸入端和一輸出端，所述第一與門和所述第二與門的一個(gè)所述輸入端共同接至所述比較器的輸出端，但接至所述第一與門的所述比較器的輸出端信號(hào)經(jīng)過反相，所述第一與門的輸出端產(chǎn)生一控制信號(hào)，而所述第二與門則產(chǎn)生一驅(qū)動(dòng)信號(hào)驅(qū)動(dòng)所述處理器，另外所述第一與門和所述第二與門的另一輸入端同時(shí)接至上一鄰近的所述處理單元的所述第一與門輸出端以接受所述控制信號(hào)。
3.如權(quán)利要求2所述的并行處理器的定址裝置，其中，所述第一處理單元內(nèi)，所述第一與門和所述第二與門的另一輸入端是接至一高電位電壓源。
4.如權(quán)利要求3所述的并行處理器的定址裝置，其中，所述最末處理單元內(nèi)，所述第一與門的所述輸出端接至所述狀態(tài)控制器上。
5.如權(quán)利要求4所述的并行處理器的定址裝置，其中，所述存貯器總線包括地址總線、數(shù)據(jù)總線以及讀寫驅(qū)動(dòng)信號(hào)傳輸線。
6.如權(quán)利要求5所述的并行處理器的定址裝置，是應(yīng)用于一顯示裝置上。
全文摘要
一種并行處理器的定址裝置，用以輔助并行處理器，包括一總線接口電路，接至存貯器總線和數(shù)據(jù)總線間，作為二者的接口裝置；一狀態(tài)控制器，接至總線接口電路，控制總線接口電路并模擬多個(gè)狀態(tài)碼中之一作為一控制碼輸出；多個(gè)處理單元，串聯(lián)成第一處理單元、第二處理單元直到最末處理單元，分別具有多個(gè)狀態(tài)碼中的任一個(gè)，每一處理單元都接至狀態(tài)控制器和數(shù)據(jù)總線，用以接收控制碼并對數(shù)據(jù)總線讀取和送入數(shù)據(jù)。
文檔編號(hào)G06F9/38GK1127900SQ95101689
公開日1996年7月31日 申請日期1995年1月24日 優(yōu)先權(quán)日1995年1月24日
發(fā)明者鄧永佳 申請人:聯(lián)華電子股份有限公司