專利名稱:地址控制裝置的制作方法
本發(fā)明涉及在一系統(tǒng)中如微型計(jì)算機(jī)中控制存儲(chǔ)器的地址分配的裝置，特別是涉及用于擴(kuò)展地址總線的地址控制裝置。
一微型計(jì)算機(jī)系統(tǒng)如圖1所示，一般有一個(gè)中央處理器CPU1和一個(gè)存儲(chǔ)器M1(在本說明書中，假設(shè)該存儲(chǔ)器M1包括多個(gè)連接在地址總線上的存儲(chǔ)器，以及多個(gè)已被分配了存儲(chǔ)地址的輸入/輸出接口)。存儲(chǔ)器M1有許多可指定存儲(chǔ)位置的地址。CPU1通過由多條地址線(如20條線)組成的地址總線1在存儲(chǔ)器M1中的指定位置上進(jìn)行存取;并且通過發(fā)送控制信號(hào)從M1中讀出數(shù)據(jù)，例如，通過控制線3向存儲(chǔ)器M1發(fā)送一個(gè)低電平讀控制信號(hào);另一方面，通過發(fā)送控制信號(hào)向存儲(chǔ)器M1寫入數(shù)據(jù)，如通過控制線4向存儲(chǔ)器M1發(fā)送一個(gè)低電平寫控制信號(hào)。應(yīng)當(dāng)注意所用的CPU具有固定數(shù)目地址線，并且由CPU控制能存取到的存儲(chǔ)空間是由上述地址線的條數(shù)來決定的。例如，有20條地址線，那么就會(huì)有220＝1，048，576個(gè)地址能被單獨(dú)分配。這就意味著可以利用的存儲(chǔ)空間高達(dá)1兆字節(jié)。
近年來，具有很大地址空間，或具有增大地址線數(shù)目的所謂擴(kuò)展兼容的CPUs已經(jīng)在市場(chǎng)上出售?？墒?，如果用一擴(kuò)展兼容的CPU來替換現(xiàn)有產(chǎn)品中所用的CPU從而使現(xiàn)有產(chǎn)品的功能得到改善，當(dāng)老產(chǎn)品和新產(chǎn)品連載時(shí)，就會(huì)不可避免地出現(xiàn)下列問題。例如，如現(xiàn)有CPU具有20條地址線和1兆字節(jié)的存儲(chǔ)空間，而擴(kuò)展兼容的CPU有24條地址線和16兆字節(jié)的存儲(chǔ)空間，最好是擴(kuò)展具有20條地址線端的現(xiàn)有存儲(chǔ)器，使其存儲(chǔ)空間擴(kuò)展到16兆字節(jié)，以便減少更換CPU所需的設(shè)計(jì)更改?？墒牵?dāng)具有20條地址線端的存儲(chǔ)器通過24條地址線存取數(shù)據(jù)時(shí)，由于每一存儲(chǔ)器不能識(shí)別在另外4條地址線上的信號(hào)，則CPU不能正常地存取存儲(chǔ)器中的數(shù)據(jù)。另一方面，如果所有的存儲(chǔ)器都被換成具有24條地址線端的存儲(chǔ)器，則現(xiàn)有的具有20條地址線端的存儲(chǔ)器就無法使用。因而形成了資源浪費(fèi)。而且，將需要較大的設(shè)計(jì)更改，由于設(shè)計(jì)費(fèi)用太大，而使設(shè)計(jì)人員放棄設(shè)計(jì)更改。
本發(fā)明的目的是，通過使用具有和擴(kuò)展前一樣地址線端的存儲(chǔ)器來實(shí)現(xiàn)所謂擴(kuò)展兼容的CPUs的兼容性。
根據(jù)本發(fā)明，在第一存儲(chǔ)器(例如，具有20條地址線端)，這些存儲(chǔ)器均被連在一地址總線上(例如，有24條線)，用20條地址線來指定第一存儲(chǔ)器的地址，用24條地址線來指定第二存儲(chǔ)器的地址。
而且，為了防止錯(cuò)誤的讀寫操作，可采用下列選擇器裝置。該選擇器裝置檢測(cè)在那些沒有用于第一存儲(chǔ)器地址分配的地址線(例如是4條)上的信號(hào)。如果該信號(hào)是一予先決定的信號(hào)(例如，全為零)，則該選擇器裝置只向第一存儲(chǔ)器提供CPU的讀/寫控制信號(hào)，否則，選擇器裝置只向第二存儲(chǔ)器提供CPU的讀/寫控制信號(hào)。由于CPU只從兩個(gè)存儲(chǔ)器中被選中的那個(gè)存儲(chǔ)器中讀出，或只向該存儲(chǔ)器中寫入，所以應(yīng)寫入一個(gè)存儲(chǔ)器的數(shù)據(jù)被寫入到另一個(gè)存儲(chǔ)器中的錯(cuò)誤操作就可以完全避免了。
圖1是一微型計(jì)算機(jī)系統(tǒng)的方塊圖。
圖2是圖1中系統(tǒng)的地址總線根據(jù)本發(fā)明加以擴(kuò)充的系統(tǒng)的方塊圖。
圖3是一地址信號(hào)改變和產(chǎn)生讀/寫控制信號(hào)時(shí)序的時(shí)序圖。
其中，M1為第一存儲(chǔ)器，M2為第二存儲(chǔ)器，6為第一地址總線，8為第二地址總線，CPU2為數(shù)據(jù)處理器，7為數(shù)據(jù)總線，17為選擇器裝置。
圖2示出本發(fā)明的一個(gè)實(shí)施例，它是由圖1中所示的一傳統(tǒng)系統(tǒng)擴(kuò)展組成的，因此，和圖1中相同的符號(hào)用來表示相同的元件。CPU2具有和圖1中的CPU1擴(kuò)展相兼容的特性，并且，CPU1有由20條線組成的地址總線1，而CPU2有由24條線組成的地址總線6，8。必須清楚，本發(fā)明并不只限于具有這些數(shù)目地址線的配置。雖然地址總線6，8并不象圖2所示那樣被準(zhǔn)確地分成兩部分，但是為了描述方便，由24條線構(gòu)成的地址總線被分成有20條線的地址總線6和有4條線的地址總線8。
存儲(chǔ)器M2是一個(gè)擴(kuò)展的存儲(chǔ)器，且有24條地址分配線端。存儲(chǔ)器M1是由地址總線6的20條線來指定地址，而存儲(chǔ)器M2是由地址總線6，8的24條線來指示地址。存儲(chǔ)器M1和存儲(chǔ)器M2各自都有一個(gè)可讀控制端R和一個(gè)可寫控制端W，存儲(chǔ)器M1和M2的R或W控制端從CPU2的R端或者W端接到一個(gè)低電平信號(hào)就能使得數(shù)據(jù)通過數(shù)據(jù)總線7寫入或讀出存儲(chǔ)器M1和M2。
譯碼器DEC12連接在地址總線8上。當(dāng)?shù)刂房偩€8的4條線上的信號(hào)都是“0”(低電平)時(shí)，該譯碼器12在線13上輸出一個(gè)高電平信號(hào);否則，(當(dāng)在地址總線8上的4條線上的信號(hào)至少有一個(gè)為“1”)就輸出一個(gè)低電平。CPU2的R端和W端通過線14和16連接到選擇器SEL17的輸入端。在圖2中，為了說明方便，沒有標(biāo)出CPU2的其它控制端如中斷控制端等。
選擇器SEL17相當(dāng)于開關(guān)，它使得CPU2的R和W端的一對(duì)信號(hào)接通到X端口和Y端口中的一個(gè)端口。X端口通過線18和20，分別地連接到存儲(chǔ)器M1的可讀控制端R和可寫控制端W上。Y端口通過線22和24，分別地連接到存儲(chǔ)器M2的可讀控制端R和可寫控制端W上。選擇器SEL17的端口選擇是由在線13上來自譯碼器DEC12的信號(hào)決定的。當(dāng)線13上的信號(hào)是高電平時(shí)，則允許X端口輸出，而禁止Y端口輸出;當(dāng)線13上的信號(hào)是低電平時(shí)，則允許Y端口輸出，而禁止X端口輸出。
地址總線6，8的24條線被指定為A。-A23，假定其中A0-A19用來負(fù)責(zé)存儲(chǔ)器M1的地址分配，并且假定A0-A23用來負(fù)責(zé)存儲(chǔ)器M2的地址分配。
當(dāng)CPU2產(chǎn)生的地址信號(hào)為A23＝A22＝A21＝A20＝0，且A0-A19為任意時(shí)，則譯碼器12檢測(cè)到A23＝A22＝A21＝A20＝0后在線13上輸出一個(gè)高電平。然后，選擇器17允許X端口輸出，并禁止Y端口輸出。CPU2能夠通過線14和16X端口，和線18，20將讀/寫控制信號(hào)傳送給存儲(chǔ)器M1的讀/寫控制端，因而，通過數(shù)據(jù)總線7，由CPU2的A0-A19指定地址的在存儲(chǔ)器M1中存儲(chǔ)位置上讀寫數(shù)據(jù)成為可能。
其次，當(dāng)CPU2產(chǎn)生的地址信號(hào)中，在A23，A22，A21和A20上至少有一個(gè)不為“0”，而其它在A0-A19上為任意，則譯碼器12檢測(cè)在A23，A22，A21和A20中至少有一個(gè)不為“0”后，則在線13上輸出一個(gè)低電平信號(hào)，借此，選擇器17只允許Y端口輸出，并且禁止X端口輸出，則CPU2能通過線14、16，Y端口，和線22和24將讀寫控制信號(hào)傳送給存儲(chǔ)器M2的讀/寫控制端。換句話說，通過數(shù)據(jù)總線7，由CPU2的A0-A23指定地址的在存儲(chǔ)器M2中存儲(chǔ)位置上讀/寫數(shù)據(jù)成為可能。
圖3是一時(shí)序圖，從中可以看到地址信號(hào)的選擇及產(chǎn)生讀控制信號(hào)R和產(chǎn)生寫控制信號(hào)W的時(shí)序。在圖3中，地址信號(hào)在Tn，Tn+1，Tn+2……時(shí)間處改變。讀控制信號(hào)R和寫控制信號(hào)W則在時(shí)間Tr和Tw從地址信號(hào)的改變時(shí)刻延遲△t。由于在△t時(shí)間內(nèi)，譯碼器12的譯碼工作和選擇器17的端口選擇工作都已完成，所以不會(huì)出現(xiàn)諸如寫控制信號(hào)W已產(chǎn)生但端口還沒選好的錯(cuò)誤操作。
那些本技術(shù)領(lǐng)域：
中具有一般技術(shù)的人會(huì)很容易知道本發(fā)明也能應(yīng)用于輸入/輸出地址空間。
如上所述，由于本發(fā)明可使得現(xiàn)有存儲(chǔ)器被用在具有擴(kuò)展的地址線的CPU中，且通過提供一用來選擇CPU的讀寫控制信號(hào)通路的選擇裝置方便了設(shè)計(jì)修改，從而使得系統(tǒng)的存儲(chǔ)空間得以擴(kuò)展，同時(shí)在低費(fèi)用下改善了其系統(tǒng)性能。
權(quán)利要求
1.在一數(shù)據(jù)處理系統(tǒng)中包括一中央處理器，至少一個(gè)存儲(chǔ)器部件和由一地址總線，數(shù)據(jù)總線和至少一條控制線組成的一總線配置，該總線配置用于使該中央處理器和該存儲(chǔ)器部件互相連接，從而可在它們之間傳遞需要的數(shù)據(jù)和信號(hào)，該系統(tǒng)特征在于上述存儲(chǔ)器包括第一存儲(chǔ)器和第二存儲(chǔ)器，每個(gè)存儲(chǔ)器都具有多個(gè)可尋址存儲(chǔ)器位置。上述來自該中央處理器的地址總線包括一具有多條地址線的第一地址總線部分和一具有至少一條地址線的第二地址總線部分，該第一地址總線部分與上述第一存儲(chǔ)器和第二存儲(chǔ)器相連，該第二地址總線部分與上述第二存儲(chǔ)器相連；并且上述系統(tǒng)還包括一與第二地址總線部分相連接的選擇器裝置，它用于判定在該總線部分上的地址信號(hào)是否為一予定的值，從而根據(jù)該判定可有選擇地向上述第一和第二存儲(chǔ)器中的一個(gè)提供一個(gè)在存儲(chǔ)器控制線上的該中央處理器的信號(hào)。
2.根據(jù)權(quán)利要求
1，在該系統(tǒng)中，所述的存儲(chǔ)器控制線是一能符合存儲(chǔ)器操作的讀/寫控制線。
3.根據(jù)權(quán)利要求
1，在該系統(tǒng)中，所述的第一存儲(chǔ)器是一基本存儲(chǔ)器，所述的第二存儲(chǔ)器是一擴(kuò)展的存儲(chǔ)器。
4.根據(jù)權(quán)利要求
1，在該系統(tǒng)中，所述的予定的值為零。
5.根據(jù)權(quán)利要求
1，在該系統(tǒng)中，所述的選擇器裝置包括一連接在所述的第二地址總線部分上的譯碼器，它用于判定是否在該地址總線部分上的地址信號(hào)為予定的值并且提供一個(gè)指示它的輸出信號(hào)，和一與所述的存儲(chǔ)器控制線和上述譯碼器相連的選擇器，當(dāng)上述譯碼器沒有提供上述輸出信號(hào)時(shí)，該選擇器將所述的存儲(chǔ)器控制線上的信號(hào)送至所述的第一存儲(chǔ)器;當(dāng)上述譯碼器提供上述輸出信號(hào)時(shí)該選擇器將所述的存儲(chǔ)器控制線上的信號(hào)送至所述的第二存儲(chǔ)器。
專利摘要
一種裝置，用于在一系統(tǒng)如微型計(jì)算機(jī)中控制存儲(chǔ)器的地址分配。其中包括一選擇裝置，該選擇裝置可以選中現(xiàn)有基本存儲(chǔ)器和新的擴(kuò)展的存儲(chǔ)器中的一塊，從而當(dāng)系統(tǒng)使用擴(kuò)展的CPU來擴(kuò)展地址空間時(shí)，可在原具有一定地址線端的基本存儲(chǔ)器上加一具有更多地址線端的擴(kuò)展存儲(chǔ)器，使得原有基本存儲(chǔ)器可在該擴(kuò)展系統(tǒng)中繼續(xù)使用。
文檔編號(hào)G06F12/00GK85101164SQ85101164
公開日1987年2月18日 申請(qǐng)日期1985年4月1日
發(fā)明者中野嘉博 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司導(dǎo)出引文BiBTeX, EndNote, RefMan