專利名稱:芯片燒錄系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種燒錄系統(tǒng)，尤指一種用于燒錄貼裝于主機(jī)板上的芯片的燒錄系統(tǒng)。
背景技術(shù)：
在計(jì)算機(jī)系統(tǒng)架構(gòu)中，主機(jī)板上通常貼裝有多種不同功能的芯片，以實(shí)現(xiàn)計(jì)算機(jī)系統(tǒng)的順利運(yùn)行，例如基本輸入輸出系統(tǒng)芯片、網(wǎng)絡(luò)卡芯片等。通常在主機(jī)板的制造過(guò)程中，需要將BIOS(Basic Input Output System，基本輸入輸出系統(tǒng))程序及MAC(Media Access Control，媒體接入控制)地址分別燒錄到主機(jī)板上對(duì)應(yīng)的芯片中，一般先將芯片燒錄完成，爾后再將芯片貼裝到主機(jī)板上，如一種可程序化芯片的燒錄器，其包含一燒錄單元，可程序化芯片裝設(shè)于其上。但是，所述燒錄器只能燒錄未進(jìn)行貼裝的芯片，且用于燒錄的燒錄模組成本高，人為漏燒錄的情況也經(jīng)常發(fā)生，因此增加測(cè)試成本。
另外，傳統(tǒng)的燒錄系統(tǒng)一般通過(guò)串行數(shù)據(jù)傳輸方式將燒錄機(jī)中的燒錄數(shù)據(jù)傳送給對(duì)應(yīng)的芯片，該種方式數(shù)據(jù)傳輸速度較快，但是數(shù)據(jù)傳輸流量小，數(shù)據(jù)只能一位一位地傳輸給該待燒錄芯片，該種燒錄方式影響燒錄產(chǎn)線的工作效率。傳統(tǒng)的燒錄系統(tǒng)也有通過(guò)并行數(shù)據(jù)傳輸方式將燒錄機(jī)中的燒錄數(shù)據(jù)傳送給對(duì)應(yīng)的芯片，該種數(shù)據(jù)傳輸方式雖然數(shù)據(jù)流量大，待燒錄的芯片可同時(shí)接收到多位數(shù)據(jù)，但是該種將并行數(shù)據(jù)直接輸送至待燒錄芯片的方法會(huì)降低燒錄的準(zhǔn)確性。

發(fā)明內(nèi)容
鑒于以上內(nèi)容，有必要提供一種以較快的速度燒錄貼裝到主機(jī)板上的芯片的燒錄系統(tǒng)。
一種芯片燒錄系統(tǒng)，用于燒錄貼裝于主機(jī)板上的待燒錄芯片，其包括一存有燒錄數(shù)據(jù)的燒錄機(jī)、一控制芯片，所述燒錄機(jī)與所述控制芯片之間通過(guò)并行接口相連，所述燒錄系統(tǒng)還包括一具有串/并數(shù)據(jù)轉(zhuǎn)換功能及并/串轉(zhuǎn)數(shù)據(jù)換功能的可編程邏輯器件，所述可編程邏輯器件通過(guò)并行接口與所述控制芯片相連，且通過(guò)串行接口與所述待燒錄芯片相連。
本燒錄系統(tǒng)利用一可編程邏輯器件的并/串?dāng)?shù)據(jù)轉(zhuǎn)換功能及串/并數(shù)據(jù)轉(zhuǎn)換功能達(dá)到了快速燒錄貼裝于主機(jī)板上的兩片芯片的目的，在燒錄過(guò)程中，根據(jù)需要將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)或?qū)⒋袛?shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，由于并行傳輸方式的數(shù)據(jù)流量較大而串行傳輸方式的速度較快且誤碼率低，使得本燒錄系統(tǒng)的燒錄速度較快，穩(wěn)定性高。

圖1是本發(fā)明較佳實(shí)施方式芯片燒錄系統(tǒng)的組成原理圖。
圖2是本發(fā)明較佳實(shí)施方式芯片燒錄系統(tǒng)燒錄數(shù)據(jù)發(fā)送流程圖。
圖3是本發(fā)明較佳實(shí)施方式芯片燒錄系統(tǒng)反饋數(shù)據(jù)接收流程圖。
圖4是圖1中復(fù)雜可編程邏輯器件的原理圖。
具體實(shí)施方式
請(qǐng)參閱圖1，本發(fā)明較佳實(shí)施方式芯片燒錄系統(tǒng)用于燒錄貼裝于主機(jī)板上待燒錄的一第一芯片40及一第二芯片50，其包括一燒錄機(jī)10、一控制芯片20及一CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)30。
所述燒錄機(jī)10存儲(chǔ)有與該第一芯片40及該第二芯片50對(duì)應(yīng)的一燒錄數(shù)據(jù)，其通過(guò)并行接口與所述控制芯片20相連。
所述控制芯片20具有與該復(fù)雜可編程邏輯器件30相連的并行數(shù)據(jù)輸出接口22及并行數(shù)據(jù)輸入接口24，所述控制芯片20還具有一輸出數(shù)據(jù)傳輸控制信號(hào)LOWC(低電平有效)至該復(fù)雜可編程邏輯器件30的控制線、一輸出讀/寫控制信號(hào)R/W(高電平對(duì)應(yīng)寫入數(shù)據(jù)、低電平對(duì)應(yīng)讀出數(shù)據(jù))至該復(fù)雜可編程邏輯器件30的控制線、一輸出片選信號(hào)CS1(高電平有效)至該復(fù)雜可編程邏輯器件30的控制線及一輸出片選信號(hào)CS0(高電平有效)至該復(fù)雜可編程邏輯器件30的控制線。
所述復(fù)雜可編程邏輯器件30包括一并行數(shù)據(jù)輸入接口32及一并行數(shù)據(jù)輸出接口34，該并行數(shù)據(jù)輸入接口32與該控制芯片20的并行數(shù)據(jù)輸出接口22相連，該并行數(shù)據(jù)輸出接口34與該控制芯片20的并行數(shù)據(jù)輸入接口24相連。所述復(fù)雜可編程邏輯器件30包括兩組分別與所述第一待燒錄芯片40及第二待燒錄芯片50相連的引腳，其中第一組引腳包括一輸出時(shí)鐘信號(hào)的引腳BSCK、一輸出串行燒錄數(shù)據(jù)的數(shù)據(jù)寫入引腳BSI、一輸出片選信號(hào)的引腳BCE及一接收該第一芯片40的反饋數(shù)據(jù)的數(shù)據(jù)讀出引腳BSO，所述第一組引腳與該第一芯片40相連；所述第二組引腳包括一輸出時(shí)鐘信號(hào)的引腳NSCK、一輸出串行燒錄數(shù)據(jù)的數(shù)據(jù)寫入引腳NSI、一輸出片選信號(hào)的引腳NCE及一接收該第二芯片50的反饋數(shù)據(jù)的數(shù)據(jù)讀出引腳NDO，所述第二組引腳與該第二芯片50相連。
請(qǐng)參閱圖2，本發(fā)明燒錄系統(tǒng)的數(shù)據(jù)發(fā)送流程為燒錄機(jī)10將與該第一芯片40或第二芯片50相對(duì)應(yīng)的燒錄數(shù)據(jù)通過(guò)并行接口輸出至該控制芯片20。
該控制芯片20收到燒錄數(shù)據(jù)后將燒錄數(shù)據(jù)并行輸出至該復(fù)雜可編程邏輯器件30。
該復(fù)雜可編程邏輯器件30對(duì)燒錄數(shù)據(jù)進(jìn)行并串?dāng)?shù)據(jù)轉(zhuǎn)換并將燒錄數(shù)據(jù)串行輸出至該第一芯片40或該第二芯片50。
請(qǐng)參閱圖3，本發(fā)明燒錄系統(tǒng)數(shù)據(jù)接收流程為該第一芯片40或該第二芯片50接收到燒錄數(shù)據(jù)后，將反饋數(shù)據(jù)串行回傳至該復(fù)雜可編程邏輯器件30。
該復(fù)雜可編程邏輯器件30對(duì)收到的反饋數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換后將數(shù)據(jù)并行輸出至該控制芯片20。
該控制芯片20將收到的反饋數(shù)據(jù)并行輸出至該燒錄機(jī)10，通過(guò)比較原燒錄數(shù)據(jù)及反饋數(shù)據(jù)判斷燒錄是否成功。
請(qǐng)參閱圖4，圖4是所述復(fù)雜可編程邏輯器件30的原理圖，該復(fù)雜可編程邏輯器件30包括一并/串?dāng)?shù)據(jù)轉(zhuǎn)換模塊301、一串/并數(shù)據(jù)轉(zhuǎn)換模塊302，若干用于加快數(shù)據(jù)傳輸速度的緩存器303(303a、303b、303c、303d、303e、303f、303g、303h、303i、303j、303k，所述緩存器均具有一輸入端、一控制端及一輸出端)，兩個(gè)反相器304(304a、304b)，一晶振305及一與該晶振35相連的分頻器306。
所述并/串?dāng)?shù)據(jù)轉(zhuǎn)換模塊301的輸入端為與該并行數(shù)據(jù)輸入接口32相連的并行接口，輸出端為與所述緩存器303b的輸入端相連的串行接口，其可將接收到的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)通過(guò)緩存器303輸出至該第一芯片40或第二芯片50。
所述串/并轉(zhuǎn)換模塊302的輸入端為與該緩存器303c的輸出端相連的串行接口，輸出端為與該并行數(shù)據(jù)輸出接口34相連的并行接口，其可將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)輸出至該控制芯片20。
所述緩存器303a具有一引入該讀/寫控制信號(hào)R/W的輸入端、一引入該數(shù)據(jù)傳輸控制信號(hào)LOWC的控制端及一與該反相器304a的輸入端及該緩存器303b的控制端相連的輸出端。
所述緩存器303b具有一與該并/串轉(zhuǎn)換模塊301的輸出端相連的輸入端、一與該緩存器303a的輸出端相連的控制端及一同時(shí)與該緩存器303e及該緩存器303i的輸入端相連的輸出端。
所述緩存器303c具有一同時(shí)與該緩存器303g及該緩存器303k輸出端相連的輸入端、一與該反相器304a的輸出端相連的控制端及一與該串/并轉(zhuǎn)換模塊302的輸入端相連的輸出端。
所述緩存器303d包括一與該分頻器306相連的輸入端、一與該反相器304b的輸出端相連的控制端及一輸出時(shí)鐘信號(hào)的輸出端BSCK。
所述緩存器303e包括一與該緩存器303b的輸出端相連的輸入端、一與該反相器304b的輸出端相連的控制端及一輸出燒錄數(shù)據(jù)至該第一芯片40的輸出端BSI。
所述緩存器303f包括一引入該片選信號(hào)CS1的輸入端、一與該反相器304b的輸出端相連的控制端及一輸出片選信號(hào)的輸出端BCE。
所述緩存器303g包括一用以接收該第一芯片40輸出數(shù)據(jù)的輸入端、一與該反相器304b的輸出端相連的控制端及一與該緩存器303c的輸入端相連的輸出端。
所述緩存器303h包括一與該分頻器306相連的輸入端、一引入CS0信號(hào)的控制端及一輸出時(shí)鐘信號(hào)的輸出端NSCK。
所述緩存器303i包括一與該緩存器303b的輸出端相連的輸入端、一引入CS0信號(hào)的控制端及一輸出燒錄數(shù)據(jù)至該第二芯片50的輸出端NSI。
所述緩存器303j包括一引入該片選信號(hào)CS1的輸入端、一引入CS0信號(hào)的控制端及一輸出片選信號(hào)的輸出端NCE。
所述緩存器303k包括一用以接收該第二芯片50的反饋數(shù)據(jù)的輸入端、一引入CS0信號(hào)的控制端及一與該緩存器303c的輸入端相連的輸出端。
所述反相器304a的輸入端與該緩存器303a的輸出端相連，輸出端與該緩存器303c的控制端相連。
所述反相器304b的輸入端引入CS0信號(hào)，輸出端同時(shí)與該緩存器303d、緩存器303e、緩存器303f及緩存器303g的控制端相連。
所述晶振305用于產(chǎn)生一時(shí)鐘信號(hào)SCK，所述分頻器306用于對(duì)該時(shí)鐘信號(hào)SCK進(jìn)行分頻以得到系統(tǒng)工作的適當(dāng)頻率。
所述并/串轉(zhuǎn)換模塊301、緩存器303b及緩存器303e串接形成該第一燒錄芯片40的燒錄數(shù)據(jù)發(fā)送通道，所述緩存器303g、緩存器303c及所述串/并轉(zhuǎn)換模塊302串接形成該第一燒錄芯片40的反饋數(shù)據(jù)接收通道。所述并/串轉(zhuǎn)換模塊301、緩存器303b及緩存器303i串接形成該第二燒錄芯片40的燒錄數(shù)據(jù)發(fā)送通道，所述緩存器303k、緩存器303c及所述串/并轉(zhuǎn)換模塊302串接形成該第二燒錄芯片40的反饋數(shù)據(jù)傳輸通道。
當(dāng)該數(shù)據(jù)傳輸控制信號(hào)LOWC信號(hào)為低電平時(shí)，該緩存器303a引入的讀/寫控制信號(hào)R/W可輸出至該緩存器303b或通過(guò)反相器輸出至該緩存器303c，此時(shí)數(shù)據(jù)發(fā)送通道或者數(shù)據(jù)接收通道開通(相當(dāng)于允許寫入數(shù)據(jù)或允許讀出數(shù)據(jù)指令)；當(dāng)該數(shù)據(jù)傳輸控制信號(hào)LOWC為高電平時(shí)，該緩存器303a引入的讀/寫控制信號(hào)R/W停止輸出，此時(shí)燒錄數(shù)據(jù)發(fā)送通道及反饋數(shù)據(jù)接收通道均斷開(相當(dāng)于既禁止寫入數(shù)據(jù)也禁止讀出數(shù)據(jù)指令)。
該數(shù)據(jù)傳輸控制信號(hào)LOWC為低電平時(shí)且該R/W信號(hào)為高電平時(shí)，該緩存器303a輸出高電平至該緩存器303b，輸出低電平至該緩存器303c(相當(dāng)于允許寫入/禁止讀出數(shù)據(jù)指令)，此時(shí)該緩存器303b可將燒錄數(shù)據(jù)輸出至該緩存器303e或該緩存器303i，該緩存器303c停止傳輸反饋數(shù)據(jù)。該數(shù)據(jù)傳輸控制信號(hào)LOWC為低電平時(shí)且該R/W信號(hào)為低電平時(shí)，該緩存器303a輸出高電平至該緩存器303c，輸出低電平至該緩存器303b(相當(dāng)于允許讀出/禁止寫入數(shù)據(jù)指令)，此時(shí)該緩存器303c可將該緩存器303g或該緩存器303k傳送來(lái)的反饋數(shù)據(jù)輸出至該串/并數(shù)據(jù)轉(zhuǎn)換模塊302，該緩存器303b停止傳輸燒錄數(shù)據(jù)。
當(dāng)該CS1信號(hào)為高電平時(shí)，該第一待燒錄芯片40及第二待燒錄芯片50被選中為目標(biāo)器件。
當(dāng)該CS0信號(hào)為低電平時(shí)，第一組緩存器的控制端通過(guò)反相器接該低電平，即該第一組緩存器接高電平，該第一緩存器均可以正常輸出輸入端送來(lái)的信號(hào)；該第二組緩存器的控制端均直接接該低電平，第二組緩存器均停止輸出數(shù)據(jù)。當(dāng)該CS0信號(hào)為高電平時(shí)，第一組緩存器的控制端通過(guò)反相器接該高電平，即該第一組緩存器接低電平，該第一組緩存器均停止輸出信號(hào)；該第二組緩存器的控制端均直接接該高電平，第二組緩存器均可以正常輸出輸入端送來(lái)的信號(hào)。
綜上所述，該燒錄系統(tǒng)發(fā)送或接收數(shù)據(jù)時(shí)，該數(shù)據(jù)傳輸控制信號(hào)LOWC信號(hào)為低電平，該CS1信號(hào)為高電平。在滿足上述數(shù)據(jù)發(fā)送和接收條件的前提下，該第一芯片40對(duì)應(yīng)的燒錄數(shù)據(jù)發(fā)送條件為該R/W信號(hào)為高電平，該CS0信號(hào)為低電平；該第一芯片40的反饋數(shù)據(jù)接收條件為該R/W信號(hào)為低電平，CS0信號(hào)為低電平。在滿足上述數(shù)據(jù)發(fā)送和接收條件的前提下，該第二芯片50對(duì)應(yīng)的燒錄數(shù)據(jù)發(fā)送條件為該R/W信號(hào)為高電平，該CS0信號(hào)為高電平；該第二片芯片50的反饋數(shù)據(jù)接收條件為該R/W信號(hào)為低電平，該CS0信號(hào)為高電平。
其中所述控制信號(hào)的有效電平也可靈活設(shè)置成相反電平，此時(shí)燒錄系統(tǒng)的工作原理不變，只是控制條件有所變換。
所述復(fù)雜可編程邏輯器件30可采用Verilog HDL(Verilog HardwareDescription Language，硬件描述語(yǔ)言)輸入法進(jìn)行設(shè)計(jì)，利用EDA(ElectronicDesign Automatic，電子設(shè)計(jì)自動(dòng)化)工具來(lái)實(shí)現(xiàn)將語(yǔ)言描述的電路轉(zhuǎn)換為實(shí)際的電路即可，開發(fā)成本低且方便快捷。另外，由于所述串/并數(shù)據(jù)轉(zhuǎn)換模塊301及所述并/串?dāng)?shù)據(jù)轉(zhuǎn)換模302塊同時(shí)集成于所述復(fù)雜可編程邏輯器件30內(nèi)，使得所述復(fù)雜可編程邏輯器件30的資源利用率較高，進(jìn)一步降低了成本。其中該復(fù)雜可編程邏輯器件30可為其它類型的可編程邏輯器件PLD，如現(xiàn)場(chǎng)可編程門陣列FPGA、現(xiàn)場(chǎng)可編程互聯(lián)電路FPIC等。
權(quán)利要求
1.一種芯片燒錄系統(tǒng)，用于燒錄貼裝于主機(jī)板上的待燒錄芯片，其包括一存有燒錄數(shù)據(jù)的燒錄機(jī)、一控制芯片，其特征在于所述燒錄機(jī)與所述控制芯片之間通過(guò)并行接口相連，所述燒錄系統(tǒng)還包括一具有串/并數(shù)據(jù)轉(zhuǎn)換功能及并/串轉(zhuǎn)數(shù)據(jù)換功能的可編程邏輯器件，所述可編程邏輯器件通過(guò)并行接口與所述控制芯片相連，且通過(guò)串行接口與所述待燒錄芯片相連。
2.如權(quán)利要求
1所述的芯片燒錄系統(tǒng)，其特征在于所述控制芯片具有輸出讀/寫控制信號(hào)至該可編程邏輯器件的控制線及輸出片選信號(hào)至該可編程邏輯器件的控制線。
3.如權(quán)利要求
1所述的芯片燒錄系統(tǒng)，其特征在于所述待燒錄芯片包括一第一芯片及一第二芯片，所述可編程邏輯器件具有與所述第一芯片相連的第一組引腳及與所述第二芯片相連的第二組引腳，該第一組引腳及第二組引腳均包括一時(shí)鐘信號(hào)輸出引腳、一數(shù)據(jù)寫入引腳，一數(shù)據(jù)讀出引腳及一片選引腳。
4.如權(quán)利要求
3所述的芯片燒錄系統(tǒng)，其特征在于所述可編程邏輯器件包括一數(shù)據(jù)發(fā)送通道，所述數(shù)據(jù)發(fā)送通道的輸入端與該控制芯片通過(guò)并行接口相連，輸出端與所述第一芯片及所述第二芯片通過(guò)串行接口分別相連。
5.如權(quán)利要求
4所述的芯片燒錄系統(tǒng)，其特征在于所述數(shù)據(jù)發(fā)送通道包括一具有并行數(shù)據(jù)輸入接口及串行數(shù)據(jù)輸出接口的一并/串?dāng)?shù)據(jù)轉(zhuǎn)換模塊、一第一緩存器及一第二緩存器，所述并行數(shù)據(jù)輸入接口與該控制芯片相連，所述串行數(shù)據(jù)輸出接口同時(shí)與所述第一緩存器及所述第二緩存器的輸入端相連，所述第一緩存器的輸出端與所述第一芯片相連，所述第二緩存器的輸出端與所述第二芯片相連。
6.如權(quán)利要求
5所述的芯片燒錄系統(tǒng)，其特征在于所述第一緩存器具有一通過(guò)反相器引入所述片選信號(hào)的控制端，所述第二緩存器具有一引入所述片選信號(hào)的控制端。
7.如權(quán)利要求
4所述的芯片燒錄系統(tǒng)，其特征在于所述可編程邏輯器件還包括一開通/斷開狀態(tài)與該數(shù)據(jù)發(fā)送通道相反的數(shù)據(jù)接收通道，所述數(shù)據(jù)接收通道的輸入端與所述第一芯片及所述第二芯片通過(guò)串行接口分別相連，輸出端與該控制芯片通過(guò)并行接口相連。
8.如權(quán)利要求
7所述的芯片燒錄系統(tǒng)，其特征在于所述數(shù)據(jù)接收通道包括一具有串行數(shù)據(jù)輸入接口及并行數(shù)據(jù)輸出接口的串/并數(shù)據(jù)轉(zhuǎn)換模塊、一第三緩存器及一第四緩存器，所述串/并轉(zhuǎn)換模塊的并行數(shù)據(jù)輸出接口與所述控制芯片的并行接口相連，所述串/并轉(zhuǎn)換模塊的串行數(shù)據(jù)輸入接口同時(shí)與所述第三緩存器及所述第四緩存器輸出端相連，所述第三緩存器的輸入端與該第一芯片相連，所述第四緩存器的輸入端與該第二芯片相連。
9.如權(quán)利要求
8所述的芯片燒錄系統(tǒng)，其特征在于所述第三緩存器具有一通過(guò)反相器引入所述片選信號(hào)的控制端，所述第四緩存器具有一引入所述片選信號(hào)的控制端。
10.如權(quán)利要求
3所述的芯片燒錄系統(tǒng)，其特征在于所述燒錄系統(tǒng)包括一晶振及一分頻器，所述分頻器一端與該晶振相連，另一端與該第一芯片及第二芯片相連。
專利摘要
一種芯片燒錄系統(tǒng)，用于燒錄貼裝于主機(jī)板上的待燒錄芯片，其包括一存有燒錄數(shù)據(jù)的燒錄機(jī)、一控制芯片，所述燒錄機(jī)與所述控制芯片之間通過(guò)并行接口相連，所述燒錄系統(tǒng)還包括一具有串/并數(shù)據(jù)轉(zhuǎn)換功能及并/串轉(zhuǎn)數(shù)據(jù)換功能的可編程邏輯器件，所述可編程邏輯器件通過(guò)并行接口與所述控制芯片相連，且通過(guò)串行接口與所述待燒錄芯片相連。
文檔編號(hào)G06F3/06GK1991731SQ200510121224
公開日2007年7月4日 申請(qǐng)日期2005年12月26日
發(fā)明者李濤, 張溯舜 申請(qǐng)人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan