1.一種處理器內(nèi)核結(jié)構(gòu)，其特征在于，包括：數(shù)據(jù)總線組、至少一個累加器、
以及邏輯運(yùn)算單元；
每個所述累加器均包括至少兩個第一通用寄存器，每一所述第一通用寄存器的位數(shù)相同；
所述累加器經(jīng)由所述數(shù)據(jù)總線組連接至所述邏輯運(yùn)算單元的輸入端；
其中，所述數(shù)據(jù)總線組包括多個第一數(shù)據(jù)總線，所述第一數(shù)據(jù)總線的數(shù)量與每個所述累加器中的所述第一通用寄存器的數(shù)量相等，每個所述第一數(shù)據(jù)總線的位數(shù)與所述第一通用寄存器的位數(shù)相同，所述累加器中的每個所述第一通用寄存器連接至對應(yīng)的所述第一數(shù)據(jù)總線。
2.根據(jù)權(quán)利要求1所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述邏輯運(yùn)算單元適于通過所述數(shù)據(jù)總線組讀取所述累加器的數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述邏輯運(yùn)算單元適于通過所述第一數(shù)據(jù)總線讀取所述累加器中與所述第一數(shù)據(jù)總線連接的所述第一通用寄存器的數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述數(shù)據(jù)總線組的數(shù)量為至少兩個。
5.根據(jù)權(quán)利要求4所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述邏輯運(yùn)算單元適于響應(yīng)于一條指令的指示，通過所述數(shù)據(jù)總線組讀取至少兩個累加器的數(shù)據(jù)并進(jìn)行運(yùn)算。
6.根據(jù)權(quán)利要求1所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述邏輯運(yùn)算單元的輸出端連接至所述至少一個累加器。
7.根據(jù)權(quán)利要求6所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述邏輯運(yùn)算單元適于將運(yùn)算結(jié)果寫入所述累加器或?qū)懭胨隼奂悠髦邪ǖ乃龅谝煌ㄓ眉拇嫫鳌?/p>
8.根據(jù)權(quán)利要求1所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，還包括：乘加單元，
所述乘加單元的輸入端連接至所述數(shù)據(jù)總線組中的至少部分所述第一數(shù)據(jù)總線，所述乘加單元的輸出端連接至所述邏輯運(yùn)算單元。
9.根據(jù)權(quán)利要求8所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，還包括：通用寄存器組，所述通用寄存器組包括多個第二通用寄存器；所述通用寄存器組通過第二數(shù)據(jù)總線連接至所述乘加單元。
10.根據(jù)權(quán)利要求9所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述邏輯運(yùn)算單元的輸出端連接至所述通用寄存器組中的所述第二通用寄存器。
11.根據(jù)權(quán)利要求1至10任一項(xiàng)所述的處理器內(nèi)核結(jié)構(gòu)，其特征在于，所述處理器內(nèi)核結(jié)構(gòu)為DSC內(nèi)核結(jié)構(gòu)。