本發(fā)明主要涉及屬于高速走線互連設(shè)計領(lǐng)域，尤其涉及一種芯片降擾結(jié)構(gòu)及其制作方法。

背景技術(shù)：

在server產(chǎn)品設(shè)計時，為降低產(chǎn)品開發(fā)成本及提升市場競爭力，板卡設(shè)計思路通常是高密多功能高速io總線擴展，同時，信號速率也逐漸提升，如目前以陸續(xù)開發(fā)25gbps速率以上的產(chǎn)品。信號速率的提升，會加快芯片輸出信號的邊沿斜率，而信號斜率變快，將縮短信號串?dāng)_的耦合飽和長度，從而使信號在較短的耦合傳輸長度下，即可使相鄰受害線達(dá)到最大的串?dāng)_噪聲幅度。

對于芯片端來看，由于芯片bga處的空間結(jié)構(gòu)緊密，正如上文所說，當(dāng)信號速率大幅提升時，其高速信號在芯片pinout段處將很快達(dá)到耦合飽和長度，即高速信號在芯片輸出端就產(chǎn)生較大的串?dāng)_噪聲，而此串?dāng)_噪聲將會嚴(yán)重影響高速信號傳輸質(zhì)量，造成信號傳輸誤碼率提高，從而，引起系統(tǒng)運行宕機或hdd硬盤掉盤等功能異常風(fēng)險幾率增大。

如圖1所示，為降低芯片pinout處的串?dāng)_噪聲，芯片pad設(shè)計時在高速差分pin引腳周圍都會設(shè)計上一些對應(yīng)的gndpin引腳，以此用來作為高速走線的回流到芯片內(nèi)部的通路和屏蔽芯片bga處各高速差分pin引腳之間的串?dāng)_影響兩項作用。

傳統(tǒng)的做法是：芯片端各自gnd引腳直接引出走線，打gnd過孔與疊層中的gnd平面層相連。通過信號仿真分析，發(fā)現(xiàn)此設(shè)計方式在信號速率12gbps以下時，對高速信號串?dāng)_影響抑制的效果良好，但當(dāng)速率大幅提升時，傳統(tǒng)方法抑制串?dāng)_的效果不佳。

技術(shù)實現(xiàn)要素：

為了解決上述問題，本發(fā)明提供了一種降低芯片pinout端高速走線串?dāng)_影響的方法，利用芯片本身gndpin引腳進(jìn)行互連設(shè)計優(yōu)化，以形成完整的gnd屏蔽罩，以此降低信號高速傳播時，芯片端不同差分引腳之間的串?dāng)_幅度，因而提升信號傳輸質(zhì)量。

本發(fā)明采用以下技術(shù)方案：

一種芯片降擾結(jié)構(gòu)，該降擾結(jié)構(gòu)包括一條trace走線，所述的trace走線將芯片端各gndpin引腳連為一體且trace走線上設(shè)有若干連通gnd平面的gndvia。

進(jìn)一步的，所述的trace走線采用厚度1.9mil、寬度10mil的銅箔。

進(jìn)一步的，所述gndvia過孔的尺寸為va18d9，其中，va18表示過孔圓形pad的直徑尺寸為18mil，d9表示過孔圓形孔洞的直徑尺寸為9mil。

為了得到上述段落中描述的芯片降擾結(jié)構(gòu)，本發(fā)明還提出了一種芯片降擾結(jié)構(gòu)的制作方法，其特征在于，所述的方法包括以下步驟：

步驟1：在pcb板上，尋找芯片端各gndpin引腳；

步驟2：將步驟1中尋找的各gndpin引腳用trace走線互連起來；

步驟3：在trace走線上加打若干gndvia與疊層中各gnd平面進(jìn)行互連。

進(jìn)一步的，步驟2中，trace走線的路徑選擇標(biāo)準(zhǔn)為：將芯片內(nèi)高速差分p和n引腳pad和其對應(yīng)的差分過孔，然后通過旁邊的芯片gnd引腳pad，gnd放置過孔及gndtrace將其通過四周整體包圍住。

進(jìn)一步的，步驟3中，gndvia的打孔標(biāo)準(zhǔn)為：將bga芯片處高速差分pad四周的芯片gndpad用trace走線進(jìn)行互連，并在三個gndpad引腳位置，增加一個gndvia，使其與相鄰的gnd平面互通，同時，此高速互連處，盡量避免走單端線，以免較多的單端走線布線時，占據(jù)此部分空間，造成gndvia無位置添加。

本發(fā)明的有益效果是：

利用芯片本身gndpin引腳進(jìn)行互連設(shè)計優(yōu)化，以形成完整的gnd屏蔽罩，以此降低信號高速傳播時，芯片端不同差分引腳之間的串?dāng)_幅度，因而提升信號傳輸質(zhì)量及系統(tǒng)長期運行時的穩(wěn)定性。

附圖說明

圖1為原始芯片端高速線周圍gnd引腳的連接方式示意圖；

圖2為利用本發(fā)明改善后芯片端高速線周圍gnd引腳的連接方式示意圖；

圖3為本發(fā)明制作方法的流程圖；

圖4為改善前后，芯片端高速引線之間的頻域串?dāng)_波形對比圖；

圖5為原始芯片端gnd引腳連接方式下，其時域信號眼圖測試波形圖；

圖6為改善后芯片端gnd引腳連接方式下，其時域信號眼圖測試波形圖。

具體實施方式

如附圖1所示，為降低芯片pinout處的串?dāng)_噪聲，芯片pad設(shè)計時在高速差分pin引腳周圍都會設(shè)計上一些對應(yīng)的gndpin引腳，以此用來作為高速走線回流到芯片內(nèi)部的通道和屏蔽芯片bga處各高速差分pin引腳之間的串?dāng)_噪聲影響兩項作用。傳統(tǒng)的做法是芯片端各自gnd引腳直接引出走線，打gnd過孔與疊層中的gnd平面層相連。

因產(chǎn)品設(shè)計高速信號速率逐漸提升，為能更好的控制主板上結(jié)構(gòu)空間相對密集處如芯片bga端的高速串?dāng)_噪聲，本發(fā)明將參考附圖2方式進(jìn)行設(shè)計，即將芯片端各gndpin引腳用trace走線互連起來，然后,在trace走線上加打gndvia與疊層中各gnd平面進(jìn)行互連，這樣，芯片端高速差分引線將有較完整的gnd屏蔽罩，可有效降低芯片端pad引線處各高速引腳之間的空間耦合串?dāng)_噪聲影響。

如圖2所示的一種芯片降擾結(jié)構(gòu)，該降擾結(jié)構(gòu)包括一條trace走線，所述的trace走線將芯片端各gndpin引腳連為一體且trace走線上設(shè)有若干連通gnd平面的gndvia。

走線材料采用銅箔，因走線在外層布線，銅厚都是沿用常規(guī)設(shè)計厚度1.9mil，走線寬度在芯片內(nèi)通常以10mil布線。由于此走線為gnd屬性，本身不屬于向外輻射能量的干擾源，它主要作用是屏蔽干擾。

所述gndvia過孔的尺寸為va18d9，其中，va18表示過孔圓形pad的直徑尺寸為18mil，d9表示過孔圓形孔洞的直徑尺寸為9mil。gndvia過孔的尺寸為va18d9，其中，va18表示過孔圓形pad的直徑尺寸為18mil，d9表示過孔圓形孔洞的直徑尺寸為9mil。采用此型號過孔，是因芯片內(nèi)pad和pad引腳之間中心距離較小，若使用大尺寸過孔，會使過孔和過孔之間的距離比較小，在板卡后期進(jìn)行回流焊接時，由于間距太小，兩過孔間熱能量太大，容易帶來板卡爆板分層影響隱患。

通過上述設(shè)置，使得高速差分串?dāng)_能量在往四周方向傳播輻射時，都有g(shù)ndtrace阻擋，并將其串?dāng)_能量通過gndtrace傳導(dǎo)到與其相鄰的gndvia處，并經(jīng)gndvia傳導(dǎo)到疊層中的大面積gndplane上，因此，在不影響其它設(shè)置的情況下，增加gndvia的數(shù)量，可有利于串?dāng)_能量的快速傳播。

如圖3所示，為了得到上述段落中描述的芯片降擾結(jié)構(gòu)，本發(fā)明還提出了一種芯片降擾結(jié)構(gòu)的制作方法，所述的方法包括以下步驟：

步驟1：在pcb板上，尋找芯片端各gndpin引腳。

步驟2：將步驟1中尋找的各gndpin引腳用trace走線互連起來，trace走線的路徑選擇標(biāo)準(zhǔn)為：將芯片內(nèi)高速差分p和n引腳pad和其對應(yīng)的差分過孔，然后通過旁邊的芯片gnd引腳pad，gnd放置過孔及gndtrace將其通過四周整體包圍住。

步驟3：在trace走線上加打若干gndvia與疊層中各gnd平面進(jìn)行互連。gndvia的打孔標(biāo)準(zhǔn)為：將bga芯片處高速差分pad四周的芯片gndpad用trace走線進(jìn)行互連，并在三個gndpad引腳位置，增加一個gndvia，使其與相鄰的gnd平面互通，同時，此高速互連處，盡量避免走單端線，以免較多的單端走線布線時，占據(jù)此部分空間，造成gndvia無位置添加。

下面，結(jié)合附圖對串?dāng)_噪聲的抑制效果進(jìn)行詳細(xì)闡述。

為驗證芯片端對gnd引腳改善前后高速信號串?dāng)_噪聲抑制方面的效果，將對上述兩種芯片pinout方式進(jìn)行si仿真模擬評估，如附圖4所示，芯片端高速引線之間近端串?dāng)_噪聲頻域波形圖，由波形數(shù)據(jù)可知，當(dāng)頻率點在4ghz(信號速率為8gbps)以下時，其兩方案近端串?dāng)_噪聲波形幅值相似，而4ghz頻點以后，其改善后的串?dāng)_噪聲抑制能力將較好于改善前效果，因而可知，此種設(shè)計方案，可優(yōu)化改善信號速率的提升帶來的串?dāng)_噪聲影響，提升信號在更高速率傳輸下的傳播質(zhì)量。

為了進(jìn)一步對頻域串?dāng)_噪聲波形效果進(jìn)行驗證，將實測兩方案的信號傳輸時域眼圖，如附圖5所示，其芯片布線改善前，實測眼圖波形發(fā)現(xiàn)由于芯片端串?dāng)_噪聲偏高，其信號眼圖邊沿抖動(jitter)較大，信號眼高幅度偏低，因而會造成信號傳輸誤碼率提升，影響到系統(tǒng)正常運行的問題性。而芯片布線改善后，如圖6所示，實測眼圖波形有明顯改善，信號邊沿抖動偏小些，且信號眼高幅度提升，有效改善了高速信號傳輸?shù)馁|(zhì)量，提升了系統(tǒng)運行穩(wěn)定性。

盡管說明書及附圖和實施例對本發(fā)明創(chuàng)造已進(jìn)行了詳細(xì)的說明，但是，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，仍然可以對本發(fā)明創(chuàng)造進(jìn)行修改或者等同替換；而一切不脫離本發(fā)明創(chuàng)造的精神和范圍的技術(shù)方案及其改進(jìn)，其均涵蓋在本發(fā)明創(chuàng)造專利的保護(hù)范圍當(dāng)中。