1.一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，包括依次信號(hào)連接的圖像數(shù)據(jù)處理及發(fā)送板(1)、圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)和多路高速同步D/A陣列板(3)，所述圖像數(shù)據(jù)處理及發(fā)送板(1)與圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)和多路高速同步D/A陣列板(3)分開放置，所述圖像數(shù)據(jù)處理及發(fā)送板(1)用于與圖像計(jì)算機(jī)總線或者接口(5)相連接；所述多路高速同步D/A陣列板(3)和圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)均還用于與薄膜電阻陣(4)相連接；
所述圖像數(shù)據(jù)處理及發(fā)送板(1)用于接收?qǐng)D像計(jì)算機(jī)發(fā)送的圖像數(shù)據(jù)并緩沖，將緩沖后的圖像數(shù)據(jù)進(jìn)行非均勻和非線性校正，然后將校正后的圖像數(shù)據(jù)的進(jìn)行驅(qū)動(dòng)格式轉(zhuǎn)換，并傳輸驅(qū)動(dòng)格式轉(zhuǎn)換后的圖像數(shù)據(jù)；
所述圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)用于接收?qǐng)D像數(shù)據(jù)處理及發(fā)送板(1)發(fā)送的圖像數(shù)據(jù)并緩沖，產(chǎn)生控制D/A陣列所需的驅(qū)動(dòng)邏輯信號(hào)，并將該驅(qū)動(dòng)邏輯信號(hào)與圖像數(shù)據(jù)同步傳輸給多路高速同步D/A陣列板；還用于：根據(jù)薄膜電阻陣(4)的驅(qū)動(dòng)邏輯時(shí)序要求，產(chǎn)生驅(qū)動(dòng)薄膜電阻陣(4)所需的時(shí)序邏輯信號(hào)；
所述多路高速同步D/A陣列板(3)用于接收?qǐng)D像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)發(fā)送的驅(qū)動(dòng)邏輯信號(hào)和圖像數(shù)據(jù)，驅(qū)動(dòng)多路D/A陣列同步工作，將圖像數(shù)據(jù)轉(zhuǎn)換為驅(qū)動(dòng)薄膜電阻陣顯示的電壓信號(hào)，并傳輸至薄膜電阻陣(4)。
2.按照權(quán)利要求1所述的一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，所述圖像數(shù)據(jù)處理及發(fā)送板(1)包括依次相連接的第一存儲(chǔ)器(1-1)、非均勻性和非線性校正電路(1-2)、格式轉(zhuǎn)換電路(1-3)和高速通信發(fā)送接口(1-4)；所述第一存儲(chǔ)器(1-1)用于與計(jì)算機(jī)總線或者接口相連接，進(jìn)行數(shù)據(jù)緩沖。
3.按照權(quán)利要求2所述的一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，所述圖像數(shù)據(jù)處理及發(fā)送板(1)設(shè)置于圖像計(jì)算機(jī)內(nèi)或者與圖像計(jì)算機(jī)并列放置，所述圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)和多路高速同步D/A陣列板(3)并列放置于同一空間內(nèi)。
4.按照權(quán)利要求2或3所述的一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，所述非均勻性和非線性校正電路(1-2)包括依次相連接的第一FPGA芯片、兩個(gè)雙端口RAM和第二FPGA芯片，兩個(gè)雙端口RAM并列設(shè)置，且分別獨(dú)立與第一FPGA芯片和第二FPGA芯片相連接；所述第一FPGA芯片用于完成圖像的非均勻性和非線性校正，并將校正后的數(shù)據(jù)交替寫入兩個(gè)雙端口RAM中，所述第二FPGA芯片從兩個(gè)雙端口RAM中交替讀取數(shù)據(jù)，并進(jìn)行格式轉(zhuǎn)換，然后將轉(zhuǎn)換后的數(shù)據(jù)通過光纖高速通信接口發(fā)送給圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)。
5.按照權(quán)利要求4所述的一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，所述圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)包括依次相連接的高速通信接收接口(2-4)、第二存儲(chǔ)器(2-1)、邏輯產(chǎn)生及D/A控制邏輯電路(2-2)和邏輯電平轉(zhuǎn)換電路(2-3)；所述邏輯產(chǎn)生及D/A控制邏輯電路(2-2)的通道不少于32路；所述邏輯產(chǎn)生及D/A控制邏輯電路(2-2)用于產(chǎn)生D/A陣列控制信號(hào)；所述邏輯電平轉(zhuǎn)換電路(2-3)用于產(chǎn)生薄膜電阻陣邏輯驅(qū)動(dòng)控制信號(hào)；所述高速通信接收接口(2-4)與高速通信發(fā)送接口(1-4)相連接。
6.按照權(quán)利要求5所述的一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，所述邏輯產(chǎn)生及D/A控制邏輯電路(2-2)包括設(shè)置于圖像數(shù)據(jù)接收及驅(qū)動(dòng)邏輯板(2)上的第三FPGA芯片，所述第三FPGA芯片用于從第二存儲(chǔ)器(2-1)中提取圖像數(shù)據(jù)，產(chǎn)生D/A陣列控制信號(hào)，并將該控制信號(hào)與圖像數(shù)據(jù)同步送給D/A陣列，同時(shí)產(chǎn)生薄膜電阻陣的邏輯驅(qū)動(dòng)控制信號(hào)。
7.按照權(quán)利要求1、2或3所述的一種256×256元MOS薄膜電阻陣驅(qū)動(dòng)裝置，其特征在于，所述高速通信發(fā)送接口(1-4)和高速通信接收接口(2-4)的有效數(shù)據(jù)傳輸速率不小于120MB/s。