本實用新型涉及語音識別領域，進一步的涉及一種多通道信號并行采集裝置。

背景技術：

隨著語音識別和對話系統(tǒng)的發(fā)展，智能語音交互技術已經引起越來越多的關注。語音交互離不開對音頻信號的采集，多通道信號并行采集一直是信號處理，特別是基于陣列的信號處理領域的核心技術。

陣列信號處理往往需要對多個傳感器同時進行采集，以便利用各路信號之間的相位差信息，設計相應的陣列信號處理算法。對這類采集系統(tǒng)的設計過程中，往往數據通道多、數據吞吐量大、數據傳輸速率快，且實時性要求高。

目前針對多通道音頻信號并行采集系統(tǒng)一般采用集成的多路A/D芯片來完成采集，由DSP芯片或者ARM處理器來控制A/D芯片接口時序。

然而，現(xiàn)有技術存在如下技術缺陷：

(1)針對的多通道信號并行采集系統(tǒng)通常直接采用集成的多路A/D芯片來完成采集，市場上，該類多路高精度(如16位、24位)A/D芯片，價格較貴，且功耗較大，不利于整體系統(tǒng)的成本控制和低功耗設計。

(2)常用的音頻編解碼芯片(Codec芯片)采用I2S接口進行音頻數據的傳輸，且支持各通道間的時分復用模式(TDM)，即利用單個I2S接口即可傳輸多個通道的數據。然而，目前市面上常用的處理器雖然一般也具有I2S接口，但不支持TDM模式，這意味著對于多通道Codec，需要處理器具有多路12S接口來對接，這無疑增加處理器的選型難度及成本；并且該模式增加了各個通道之間數據同步的難度。

技術實現(xiàn)要素：

(一)要解決的技術問題

有鑒于此，本實用新型的目的在于提供一種多通道音頻信號并行采集裝置，以解決以上所述現(xiàn)有技術中的至少一項技術問題。

(二)技術方案

為實現(xiàn)上述目的，本實用新型提供一種一種多通道音頻信號并行采集裝置，包括FPGA處理單元、多個音頻解碼芯片和處理器，所述多個音頻解碼芯片電性連接至所述FPGA處理單元，包括寄存器；所述FPGA處理單元電性連接所述音頻解碼芯片和所述處理器，F(xiàn)PGA處理單元包括I2S接口和I2C接口，所述I2S接口電性連接所述音頻解碼芯片；所述I2C接口電性連接所述寄存器，所述I2S還電性連接所述處理器。

優(yōu)選的，所述FPGA處理單元包括數據融合及再編碼模塊。

優(yōu)選的，所述FPGA處理單元包括I2S傳輸速率調整單元，I2S傳輸速率調整單元用于將重新編碼后的數據利用提高速率后的I2S接口，傳輸給所述處理器。

優(yōu)選的，所述I2S接口和音頻解碼芯片之間采用時分復用模式，單個I2S接口傳輸解碼芯片多個通道的音頻數據。

優(yōu)選的，所述FPGA處理單元包括狀態(tài)監(jiān)測模塊，所述狀態(tài)監(jiān)測模塊與所述音頻解碼芯片電性連接。

優(yōu)選的，所述音頻解碼芯片的采集精度為16、24或32位。

優(yōu)選的，所述音頻解碼芯片包含單片多通道并行的ADC。

優(yōu)選的，所述處理器為ARM、MIPS、X86架構通用芯片，或者USB/SDI總線控制芯片。

(三)有益效果

通過上述技術方案，可以看出本實用新型的多通道音頻信號并行采集裝置有益效果包括：

(1)相比于多路A/D芯片，Codec芯片成本要低得多，功耗更低，并且具有更高的精度(常用Codec基本都能做到24位的精度)，特別適合一些對成本和功耗敏感且對信號精度要求高的多通道音頻信號處理產品；

(2)采用多通道Codec芯片完成多通道音頻信號的并行采集，相比于傳統(tǒng)的集成A/D芯片方案，大大降低了整個系統(tǒng)的成本及功耗；

(3)利用FPGA對多片Codec芯片的音頻數據進行融合，并利用提高I2S接口速率的方式，實現(xiàn)了跟各類處理器I2S接口的完美對接，使得該采集方案適用于各類處理器，通用性強；

(4)在FPGA上可繼續(xù)掛載多片Codec芯片，靈活地實現(xiàn)了多通道、高精度的并行ADC采集方案，且系統(tǒng)擴展性強；該音頻采集系統(tǒng)非常適合數據通道多、數據吞吐量大、數據傳輸速率快，且實時性要求高的音頻信號采集需求。

附圖說明

圖1是本實用新型實施例的多通道音頻信號并行采集裝置的電路結構框圖。

圖2是本實用新型實施例的FPGA處理單元的運行流程圖。

具體實施方式

根據本實用新型的基本構思，提供一種多通道音頻信號并行采集裝置，包括FPGA處理單元、多個音頻解碼芯片和處理器，其中所述多個音頻解碼芯片電性連接至所述FPGA處理單元，用于采集音頻信號形成音頻數據；所述FPGA處理單元電性連接所述音頻解碼芯片和所述處理器，所述FPGA處理單元用于接收各音頻解碼芯片的音頻數據，即接收多通道的音頻數據，并對所述音頻數據融合及重新編碼，并提高與所述處理器的傳輸速率，將重新編碼后的數據傳輸至所述處理器。

進一步的，所述FPGA處理單元包括I2S接口和I2C接口，所述I2S接口電性連接所述音頻解碼芯片，用于音頻數據的傳輸；所述音頻解碼芯片包括寄存器，所述I2C接口電性連接所述寄存器，用于配置所述寄存器；所述I2S還電性連接所述處理器。

進一步的，所述FPGA處理單元包括數據融合及再編碼模塊，用于對所述多通道的音頻數據融合及重新編碼。

進一步的，所述FPGA處理單元包括I2S傳輸速率調整單元，I2S傳輸速率調整單元用于將重新編碼后的數據利用提高速率后的I2S接口，傳輸給所述處理器。

進一步的，所述I2S接口和音頻解碼芯片之間采用時分復用模式，單個I2S接口傳輸解碼芯片多個通道的音頻數據。

進一步的，所述FPGA處理單元包括狀態(tài)監(jiān)測模塊，所述狀態(tài)監(jiān)測模塊與所述音頻解碼芯片電性連接，用于監(jiān)測所述音頻解碼芯片的工作狀態(tài)。

進一步的，所述處理器可為多種型號處理器，ARM、MIPS、X86架構通用芯片，或者USB/SDI等總線控制芯片。

為使本實用新型的目的、技術方案和優(yōu)點更加清楚明白，以下結合具體實施例，并參照附圖，對本實用新型作進一步的詳細說明。下述參照附圖對本實用新型實施方式的說明旨在對本實用新型的總體實用新型構思進行解釋，而不應當理解為對本實用新型的一種限制。

本實用新型基于FPGA和Codec的多通道音頻信號并行采集系統(tǒng)，在FPGA(Field Programmable Gate Array)處理單元上掛載多片多通道Codec芯片，利用FPGA上的通用輸入/輸出口(I/O口)，軟件模擬I2S接口及其TDM模式，實現(xiàn)接收各個Codec芯片的音頻數據；接著在FPGA內部進行數據的融合及再編碼；然后利用提高FPGA中軟件模擬的I2S接口的速率，將重新編碼的音頻數據，用更高的I2S傳輸速率傳送給處理器。

比如，對一個12通道、采樣率為16KHz的音頻信號進行采集，在FPGA處理單元內部將12通道數據融合及再編碼后，利用傳輸速率為96KHz(每一幀I2S數據包括左右兩聲道數據)的I2S接口傳輸給處理器。系統(tǒng)的電路結構框圖如圖1所示。

本系統(tǒng)中的Codec芯片采用TI公司的型號為pcm3168a的芯片，該Codec芯片支持單片6通道并行ADC，每通道精度為24位；在同一總線上最多可同時掛載4片pcm3168a。

FPGA處理單元采用Xilinx公司的Spartan6系列的芯片，F(xiàn)PGA與Codec芯片之間的硬件連接包括I2S接口、I2C接口以及其他狀態(tài)監(jiān)測信號。其中I2S接口用于音頻數據的傳輸，I2C接口用于配置pcm3168a內部的寄存器，狀態(tài)監(jiān)測信號用來監(jiān)測pcm3168a的工作狀態(tài)。FPGA與外部處理器之間通過I2S接口連接，用來將融合及再編碼后的音頻數據傳輸給處理器。

FPGA處理單元內部的主要分為3部分功能模塊：

1)實現(xiàn)對pcm3168a的控制及音頻數據的接收，主要利用FPGA的I/O口軟件模擬I2C接口協(xié)議及I2S接口協(xié)議，完成對pcm3168a的寄存器配置和音頻數據的接收。

2)數據融合及再編碼模塊，該部分實現(xiàn)對接收到的各個通道的音頻數據的融合及再編碼，包括通道的穿插排序、幀頭幀尾的添加等。

3)I2S傳輸速率調整模塊，該部分主要實現(xiàn)將融合后的音頻數據，利用提高傳輸速率后的I2S接口，傳輸給處理器。

FPGA處理單元的軟件流程圖如圖2所示：

本實用新型實施例基于FPGA和Codec的多通道音頻信號并行采集系統(tǒng)，利用現(xiàn)場可編程門陣列(即FPGA)強大的邏輯編程功能，對多片Codec的音頻數據進行融合，并利用提高I2S接口速率的方式，將融合后的音頻數據傳輸給處理器，滿足跟各類處理器的完美對接。

音頻信號的采樣率是指采集設備在一秒鐘內對聲音信號的采樣次數，采樣率越高聲音的還原就越真實越自然。常用的音頻信號采樣率一般分為22.05KHz、44.1KHz、48KHz三個等級，對于一些特殊的應用，也有采用16KHz、32KHz、96KHz等。音頻編解碼芯片(即Codec)就是專門針對音頻信號采集設計的專用集成電路芯片。

以上所述的具體實施例，對本實用新型的目的、技術方案和有益效果進行了進一步詳細說明，應理解的是，以上所述僅為本實用新型的具體實施例而已，并不用于限制本實用新型，凡在本實用新型的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內。