本發(fā)明涉及數(shù)據采集技術領域，尤指一種數(shù)據采集模塊及數(shù)據采集系統(tǒng)。

背景技術：

數(shù)據采集模塊是基于遠程數(shù)據采集控制平臺的通信模塊，遠程數(shù)據采集模塊主要用于多接口，大數(shù)據量，復雜網絡連接的傳輸領域，包括飛行控制、遠程數(shù)據采集控制等領域，尤其是在接口帶寬要求高、環(huán)境溫度差、外掛設備數(shù)量較多的領域具有明顯的優(yōu)勢。

目前的數(shù)據采集模塊功能比較單一，有單用PCIE(總線接口)接口的采集卡，有單用1553B接口的采集卡，單一的板卡通用性不強。面對網絡比較復雜的通信平臺，需要選擇多種接口和速率的數(shù)據采集卡才能實現(xiàn)系統(tǒng)要求，對于傳輸距離較遠的系統(tǒng)搭建，還需要額外選擇中繼設備，結構復雜，穩(wěn)定性差。

技術實現(xiàn)要素：

以下是對本文詳細描述的主題的概述。本概述并非是為了限制權利要求的保護范圍。

本發(fā)明實施例提供了一種數(shù)據采集模塊及數(shù)據采集系統(tǒng)，能夠實現(xiàn)支持的數(shù)據接口全面，與現(xiàn)有的數(shù)據采集模塊相比，具有結構簡單，功能全面，適應性強的特點。

為了實現(xiàn)上述目的，本發(fā)明實施例提供了一種數(shù)據采集模塊，包括：

微處理器單元，用于根據使用需求實現(xiàn)接口控制；

現(xiàn)場可編程門陣列FPGA單元，與所述微處理器單元通過總線相聯(lián)，用于提供接口接收數(shù)據，并對數(shù)據進行壓縮和篩選后，通過總線接口上傳至所述微處理器單元。

可選的，

所述微處理器單元根據使用需求實現(xiàn)接口控制，包括：根據使用需求對接口類型進行控制、關掉不用的接口、設置共用接口類型的一種或者兩種以上的組合。

可選的，

所述微處理器單元根據使用需求實現(xiàn)接口控制，包括對以下一種或者兩種以上接口的控制：

I2C接口、SPI接口、以太網、USB接口、CAN接口、PCIe接口、UART接口、SD接口、RapidIO接口。

可選的，

所述微處理器單元外掛內存條DDR3L、非易失閃存NOR Flash、電可擦只讀存儲器EEPROM。

可選的，

所述FPGA單元外掛以太網接口PHY芯片、內存條DDR3L、光纖網卡FC卡，提供總線接口PCIe、1553B接口、通用高速串行Aurora接口、通用高速串行Rapid IO接口、RS422接口以及光纖接口。

可選的，

所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：

IP核生成模塊，用于生成FPGA代碼，所述FPGA代碼實現(xiàn)按照用戶需求預設的1553B協(xié)議的功能；

發(fā)送接口控制模塊，用于實現(xiàn)基于總線協(xié)議的數(shù)據包發(fā)送；

接收接口控制模塊，用于實現(xiàn)基于總線協(xié)議的數(shù)據包接收；

完成包生成模塊，用于實現(xiàn)寄存器讀操作時的完成包構建；

直接存儲器存儲方式DMA上行接口模塊，用于將數(shù)據寫入上位機的DMA內存區(qū)域，并實現(xiàn)與用戶模塊的接口；

DMA下行接口模塊，用于讀取上位機DMA內存區(qū)域的數(shù)據到FPGA；

通用高速串行接口Rapid IO子模塊，用于實現(xiàn)FPGA與外部單元之間的通信。

可選的，所述數(shù)據采集模塊還包括殼體，所述殼體內設置有凸臺或者凹槽，所述FPGA單元以及微處理器單元與所述凸臺貼合設置；或者所述FPGA單元以及微處理器單元與所述凹槽貼合設置。

本發(fā)明實施例還提供了一種數(shù)據采集系統(tǒng)，包括：

數(shù)據采集模塊、全脈沖采集板、第一中頻數(shù)據采集板、第二中頻數(shù)據采集板、客戶計算機板；

所述數(shù)據采集模塊，包括：微處理器單元，用于根據使用需求實現(xiàn)接口控制；現(xiàn)場可編程門陣列FPGA單元，與所述微處理器單元通過總線相聯(lián)，用于提供接口接收數(shù)據，并對數(shù)據進行壓縮和篩選后，通過總線接口上傳至所述微處理器單元；

所述全脈沖采集板，用于實現(xiàn)客戶端全脈沖數(shù)據采集，并與數(shù)據采集模塊連接；

所述第一中頻數(shù)據采集板、第二中頻數(shù)據采集板，用于實現(xiàn)客戶端中頻數(shù)據采集，分別連接數(shù)據采集模塊的FPGA單元。

所述客戶計算機板，用于實現(xiàn)數(shù)據采集系統(tǒng)的控制，通過兩路通道與數(shù)據采集模塊連接。

可選的，所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：

IP核生成模塊，用于生成FPGA代碼，所述FPGA代碼實現(xiàn)按照用戶需求預設的1553B協(xié)議的功能；

發(fā)送接口控制模塊，用于實現(xiàn)基于總線協(xié)議的數(shù)據包發(fā)送；

接收接口控制模塊，用于實現(xiàn)基于總線協(xié)議的數(shù)據包接收；

完成包生成模塊，用于實現(xiàn)寄存器讀操作時的完成包構建；

直接存儲器存儲方式DMA上行接口模塊，用于將數(shù)據寫入上位機的DMA內存區(qū)域，并實現(xiàn)與用戶模塊的接口；

DMA下行接口模塊，用于讀取上位機DMA內存區(qū)域的數(shù)據到FPGA；

通用高速串行接口Rapid IO子模塊，用于實現(xiàn)FPGA與外部單元之間的高速通信。

可選的，所述數(shù)據采集模塊還包括殼體，所述殼體內設置有凸臺或者凹槽，所述FPGA單元以及微處理器單元與所述凸臺貼合設置；或者所述FPGA單元以及微處理器單元與所述凹槽貼合設置。

與現(xiàn)有技術相比，本發(fā)明實施例提供的數(shù)據采集模塊及數(shù)據采集系統(tǒng)，采用微處理器PowerPC單元與FPGA單元配合使用的架構，PowerPC單元系統(tǒng)內嵌多種接口控制器，具有調試簡單的特點，可以節(jié)約調試時間。FPGA單元具有多路高速數(shù)據接口，專業(yè)性強，可以輕松實現(xiàn)外掛多路接口，連接操作簡單、靈活。本發(fā)明實施例的數(shù)據采集模塊及數(shù)據采集系統(tǒng)能夠適應比較嚴苛的環(huán)境溫度，保證系統(tǒng)的穩(wěn)定工作。可以滿足用戶的多種需求。

在閱讀并理解了附圖和詳細描述后，可以明白其他方面。

附圖說明

附圖用來提供對本申請技術方案的進一步理解，并且構成說明書的一部分，與本申請的實施例一起用于解釋本申請的技術方案，并不構成對本申請技術方案的限制。在附圖中：

圖1為本發(fā)明實施例提供的數(shù)據采集模塊的結構示意圖。

圖2為本發(fā)明實施例提供的數(shù)據采集模塊殼體結構示意圖。

圖3為本發(fā)明實施例的數(shù)據采集模塊實際應用系統(tǒng)結構示意圖。

本申請目的的實現(xiàn)、功能特點及優(yōu)點將結合實施例，參照附圖做進一步說明。

具體實施方式

應當理解，此處所描述的具體實施例僅僅用以解釋本申請，并不用于限定本申請。

現(xiàn)在將參考附圖描述實現(xiàn)本發(fā)明各個實施例的數(shù)據采集模塊。在后續(xù)的描述中，使用用于表示元件的諸如“模塊”、“部件”或“單元”的后綴僅為了有利于本申請的說明，其本身并沒有特定的意義。因此，“模塊”與“部件”可以混合地使用。

圖1為本發(fā)明實施例提供的數(shù)據采集模塊的示意圖，如圖1所示，本實施例提供的數(shù)據采集模塊，包括：

微處理器單元，用于根據使用需求實現(xiàn)接口控制；

FPGA(Field－Programmable Gate Array，即現(xiàn)場可編程門陣列)單元，用于提供接口接收數(shù)據，并對數(shù)據進行壓縮和篩選后，通過總線接口上傳至所述微處理器單元。

所述微處理器單元根據使用需求實現(xiàn)接口控制，包括：根據使用需求對接口類型進行控制、關掉不用的接口、設置共用接口類型的一種或者兩種以上的組合。

在本實施例中，所述微處理器單元為Power PC，PowerPC內嵌接口功能實現(xiàn)，根據使用需求實現(xiàn)接口控制，可關掉不用的功能。可以實現(xiàn)控制的接口比如I2C接口、SPI接口、以太網接口、USB接口、SD接口、控制器局域網絡CAN接口中的一種或者兩種以上的任意組合；也可以選擇共用接口類型，比如PCIe接口在不改變硬件平臺的基礎上可以通過軟件改為RapidIO功能，SD接口可以通過軟件改為以太網接口。

FPGA提供的接口，一般硬件上需要外掛接口PHY(以太網物理層控制芯片)，所有芯片均采用模塊化設計，有較強的通用性，本實施例可提供18路RS422接口，如果實際應用中，不需要那么多路接口，可靈活關掉不需要的RS422接口，RS422接口芯片只消耗靜態(tài)電流，1553B功能的實現(xiàn)可通過FPGA內嵌的IP(Intellectual Property core，不同F(xiàn)PGA內可重復使用的模塊)核實現(xiàn)，也可以通過外部協(xié)議芯片實現(xiàn)，可根據客戶需求選擇。

在本實施例中，關掉功能的芯片，在上電工作中，只消耗靜態(tài)電流，減少了整個數(shù)據采集模塊的功耗。

在本實施例中，Power PC外掛DDR3L(內存條)、NOR Flash(非易失閃存)、EEPROM(電可擦只讀存儲器，Electrically Erasable Programmable Read-Only Memory)，提供I2C接口、SPI接口、太網接口、USB接口、CAN接口、PCIe接口(總線接口)、UART(通用異步收發(fā)傳輸器，Universal Asynchronous Receiver/Transmitter))接口、SD接口以及RapidIO接口。

所述FPGA外掛配置芯片、DDR3L(內存條)、FC卡(光纖網卡)，提供PCIe(總線接口)接口、1553B接口、Aurora(通用高速串行)接口、Rapid IO(通用高速串行)接口、RS422接口以及光纖接口。

本實施例的數(shù)據采集模塊主要通過FPGA提供的各種接口接收數(shù)據，由FPGA對數(shù)據進行壓縮和篩選，再通過PCIe接口上傳至Power PC主處理器，主處理器可上傳至上位機或者由FPGA通過接口將數(shù)據直接傳送至其他外部設備。本數(shù)據采集模塊接口豐富，幾乎涵蓋了市面上所有通用接口，F(xiàn)PGA可直接控制接口或由主處理器下傳命令控制接口數(shù)據。

下面對FPGA單元進行詳細說明。

在本實施例中，所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：

IP核生成模塊，用于生成FPGA代碼，所述FPGA代碼實現(xiàn)按照用戶需求預設的1553B協(xié)議的功能；

發(fā)送接口控制模塊(PCIE TXP)，用于實現(xiàn)基于總線協(xié)議的數(shù)據包發(fā)送；

發(fā)送的數(shù)據包主要包括三種類型：1存儲器讀返回的CPLD(可編程邏輯器件)包，對應于寄存器讀操作；2存儲器寫操作的數(shù)據包，對應于DMA(直接存儲器存儲方式)上行；3存儲器讀命令的數(shù)據包，對應于DMA下行；

接收接口控制模塊(PCIE RX)，用于實現(xiàn)基于總線協(xié)議的數(shù)據包接收；

接收的數(shù)據包主要包括三種類型：1存儲器讀命令，即從寄存器讀取的數(shù)據包；2存儲器寫命令，即寫入到寄存器的數(shù)據包；3存儲器讀完成包CPLD，對應于DMA下行的數(shù)據返回；

完成包生成模塊(Comp)，用于實現(xiàn)寄存器讀操作時的完成包構建；

DMA上行接口模塊，用于將數(shù)據寫入上位機的DMA內存區(qū)域，并實現(xiàn)與用戶模塊的接口；

DMA下行接口模塊，用于將讀取上位機DMA內存區(qū)域的數(shù)據到FPGA；

Rapid IO(高速IO)子模塊，用于實現(xiàn)FPGA與外部單元之間的通信。

Rapid IO是一種高性能、低引腳數(shù)、基于數(shù)據包交換的互聯(lián)體系結構，是為滿足和未來高性能嵌入式系統(tǒng)需求而設計的一種開放式互聯(lián)技術標準。Rapid IO主要應用于嵌入式系統(tǒng)內部互聯(lián)，支持芯片到芯片、板到板間的通信，可作為嵌入式設備的背板連接。Rapid IO 1.x協(xié)議單通道標準支持的信號速率為1.25GHz、2.5Ghz和3.125GHz。

另外，目前的數(shù)據采集卡只注重功能的實現(xiàn)，在散熱及環(huán)境溫度方面的考慮比較少，在溫度較高的環(huán)境或溫度較低的環(huán)境下，可能會出現(xiàn)不能正常啟動或無法正常工作的情況，不能保證系統(tǒng)的穩(wěn)定要求。

基于此，本發(fā)明實施例的數(shù)據采集模塊布局前參考熱設計結果，將發(fā)熱量大的器件，比如電源模塊、FPGA單元、以及PowerPC單元放置在易于散熱的地方，并配合結構設計，在結構上做一個凸臺，貼住放熱器件，將殼體作為一個大的散熱片，將熱量通過自然散熱的方式傳導出去，具體殼體外形圖如圖2所示。

參照圖2所示，為本發(fā)明實施例的數(shù)據采集模塊殼體結構示意圖。內部殼體設置凸臺20，由圖中可以看出，所述凸臺20可以設置為多個?；蛘咭部梢栽O置凹槽，配合PCB(電路板)上芯片的位置，將金屬殼體與芯片完全貼合接觸，將模塊工作中產生的熱量傳導出去。

本發(fā)明實施例中所有器件均采用寬溫范圍，數(shù)據采集模塊可在-40℃～70℃環(huán)境下穩(wěn)定工作?？梢?，本發(fā)明實施例中通過設置特殊的殼體形狀，將發(fā)熱量大的模塊單元與殼體對應設置的方式，充分考慮熱設計原理，具有結構設計合理、散熱效果好的特點。延長了設備的使用壽命。

下面通過具體應用中的實例對本發(fā)明技術方案進行示例性說明。

在本實例中，數(shù)據采集模塊采用PowerPC+FPGA協(xié)同工作的架構，Power PC選用P2020雙核處理器，P2020具有豐富接口，支持DDR3L存儲器、三個帶有RGMII(精簡以太網接口)支持的增強型三速以太網控制器、帶可選PCI Express(R)(串行高速PCIe接口)或Serial RapidIO(R)(高速IO)接口的SerDes(串行接口)接口、eSDHC(SD接口)控制器和一個USB 2.0接口；FPGA可提供1553B、PCI-E接口、aurora接口及Rapid IO接口；方案中的PCI-E總線上外掛一個FC(光纖網卡)，支持光纖數(shù)據的傳輸。

如圖3所示，為本發(fā)明實施例的數(shù)據采集模塊實際應用系統(tǒng)結構示意圖。數(shù)據采集模塊承擔著對外的接口，主要通過FC、1553進行數(shù)據的傳輸。

在本實例中，所述應用系統(tǒng)包括：數(shù)據采集模塊、全脈沖采集板、第一中頻數(shù)據采集板、第二中頻數(shù)據采集板、客戶計算機板；

其中，數(shù)據采集模塊，由PowerPC平臺控制FC/1553實現(xiàn)，包含F(xiàn)PGA平臺。

所述全脈沖采集板，用于實現(xiàn)客戶端全脈沖數(shù)據采集，通過Aurora協(xié)議與數(shù)據采集模塊連接；

所述第一中頻數(shù)據采集板、第二中頻數(shù)據采集板，用于實現(xiàn)客戶端中頻數(shù)據采集，分別連接數(shù)據采集模塊的FPGA開發(fā)板。

所述客戶計算機板，為應用系統(tǒng)的控制板，通過兩路Rapid IO與數(shù)據采集模塊連接。

在本應用實例中，地址空間有兩個，一個是基于本地處理器(處理器型號選用PPC2020)的PCIE配置空間，一個是基于上位機(處理器型號選用PPC8640)的Rapid IO配置空間，其中RAPID IO空間的所有寄存器寫操作由遠程函數(shù)調用方式實現(xiàn)，稱之為寄存器寫轉換邏輯。

全脈沖數(shù)據采集采用Aurora通道1進行，下列參數(shù)利于盡快了解全脈沖采集的原理。

全脈沖通道為GTXE2_CHANNEL_X0Y12；

Aurora邏輯通道為Aurora_ch_0；

DMA上行通道為DMA_UP_2；

DDR寫入通道為c0_ingress0；

DDR讀出通道為c0_egress0；

消息中斷為采用中斷向量‘2’，由軟件決定是否中斷或查詢；

全脈沖PCIE空間采集使能開關寄存器偏移量為16’h5000。

全脈沖數(shù)據采集流程如下：

1，上位機端發(fā)送一系列命令給全脈沖板；

2，PPC8640通過遠程函數(shù)調用通道給PPC2020下發(fā)全脈沖采集命令(定時或者定量采集)；

3，PPC2020將采集命令轉化為PCIE空間寄存器寫，地址為16’h5000，Aurora通道1采集使能；

4，PPC2020統(tǒng)計定時定量信息，將信息通過遠程函數(shù)調用返回給PPC8640，采集條件滿足后，關閉PCIE空間采集使能。

中頻數(shù)據采集采用Aurora通道1、2實現(xiàn)，下列參數(shù)利于盡快了解中頻采集的原理。

中頻通道為GTXE2_CHANNEL_X0Y15/GTXE2_CHANNEL_X0Y13；

Aurora通道為Aurora_ch_1/Aurora_ch_2；

DMA上行通道為DMA_UP_3/DMA_UP_4；

DDR寫入通道為c1_ingress0/c1_ingress1；

DDR讀出通道為c1_egress0/c1_egress1；

消息中斷為中斷向量“3/4”，由軟件決定知否中斷或查詢；

PCIE DMA空間寄存器：

16’h5400為中頻采集DMA上傳完成寄存器，Aurora通道置1；

16’h5404為中頻采集狀態(tài)復位寄存器，由寄存器寫轉換邏輯實現(xiàn)；

16’h5408為中頻采集策略，做為使能使用，由寄存器轉換邏輯實現(xiàn)；

16’h5438為中頻采集1的FC發(fā)送進度；

16’h543C為中頻采集2的FC發(fā)送進度；

Rapid IO空間寄存器：

16’h00A0為FC發(fā)送完成狀態(tài)寄存器，由PPC2020給出，在CLR_STATUS清除；

16’h00A8為FC發(fā)送進度狀態(tài)寄存器，由PPC2020給出，在CLR_STATUS清除；

16’h00B0為采集完成標志寄存器；

16’h00C0為中頻采集1進度狀態(tài)寄存器1；

16’h00C8為中頻采集1進度狀態(tài)寄存器2；

16’h00D0為中頻采集2進度狀態(tài)寄存器1；

16’h00D8為中頻采集2進度狀態(tài)寄存器2；

16’h1000為CRL_STATUS，清除狀態(tài)寄存器；

16’h1008為CTRL_MODE，控制模式；

16’h1010為PDW_STARATEGY，做為采集使能使用。

中頻數(shù)據采集流程如下：

1，PPC8640寫中頻采集板一系列參數(shù)；

2，PPC8640寫寄存器0xAFFF1008(遠程調用0x84805404)0，在寫1，清除上一次的標志，在寫入使能；

3，中頻采集卡采集數(shù)據，通過UFC命令發(fā)送采集進度，PPC8640循環(huán)掃描中頻采集狀態(tài)寄存器組，以及結束標志0xAFFF00B0；

4，PPC8640檢測到采集完成標志，發(fā)送篩選策略(0xAFFF1010)，做為采集使能；

5，F(xiàn)PGA給出UFC應答，中頻采集卡通過Aurora通道傳輸數(shù)據到JZ3010；

6，PPC2020循環(huán)檢測DMA傳送完成標志，當檢測到完成標志，等待FC發(fā)送已采集的數(shù)據；

7，當FC發(fā)送所有數(shù)據后，清除完成標志，并給出read_over標志(0xAFFF00A0)；

8，PPC8640檢測到read_over標志，一次采集完成。

關于遠程函數(shù)調用，遠程函數(shù)調用在FPGA部分用了Rapid IO PCIE DMA UP/DN通道實現(xiàn)，流程如下:

1，PPC8640發(fā)送一個函數(shù)通過Rapid IO寫DMA傳輸?shù)絉apid IO DMA緩沖區(qū)中；

2，Rapid IO模塊將數(shù)據送入PCIE DMA上行，同時采用一包一中斷的方式通知PPC2020；

3，PPC2020按照約定的編碼解析為對應的執(zhí)行函數(shù)；

4，函數(shù)的返回值通過PCIE DMA下行通道送入Rapid IO DMA上行乒乓操作緩沖區(qū)域，發(fā)送門鈴通知計算機板；

5，計算機板發(fā)起Rapid IO DMA讀命令，將函數(shù)的返回值讀出，完成一次遠程調用。

在本發(fā)明實施例中，F(xiàn)PGA模塊實現(xiàn)一系列高速接口的數(shù)據傳輸，每個數(shù)據通道并不是相同的，與客戶的實際需求有關，F(xiàn)PGA模塊包含兩路X1Rapid IO接口、三路X1Aurora接口、1個X4PCIE接口以及兩路2Gb DDR3芯片。

本發(fā)明實施例采用微處理器PowerPC單元與FPGA單元配合使用的架構，PowerPC單元系統(tǒng)內嵌多種接口控制器，具有調試簡單的特點，可以節(jié)約調試時間。FPGA單元具有多路高速數(shù)據接口，專業(yè)性強，可以輕松實現(xiàn)外掛多路接口，連接操作簡單、靈活。本發(fā)明實施例的數(shù)據采集模塊及數(shù)據采集系統(tǒng)能夠適應比較嚴苛的環(huán)境溫度，保證系統(tǒng)的穩(wěn)定工作?？梢詽M足用戶的多種需求。

需要說明的是，在本文中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。

上述本發(fā)明實施例序號僅僅為了描述，不代表實施例的優(yōu)劣。

通過以上的實施方式的描述，本領域的技術人員可以清楚地了解到上述實施例中的方法可借助軟件加必需的通用硬件平臺的方式來實現(xiàn)，當然也可以通過硬件，但很多情況下前者是更佳的實施方式?；谶@樣的理解，本發(fā)明的部分可以以軟件產品的形式體現(xiàn)出來，該計算機軟件產品存儲在一個存儲介質(如ROM/RAM、磁碟、光盤)中，包括若干指令用以使得一臺終端設備執(zhí)行本發(fā)明實施例中包括的方法。

以上僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發(fā)明的專利保護范圍內。