1.一種神經(jīng)元電路，其特征在于，包括：
脈沖產(chǎn)生電路，通過第一Tau-cell電路結(jié)構(gòu)和第二Tau-cell電路結(jié)構(gòu)，被構(gòu)造為用于模擬神經(jīng)脈沖振蕩；第一Tau-cell電路結(jié)構(gòu)中包括用于模擬神經(jīng)元膜電位ν的第一電容Cv；第二Tau-cell電路結(jié)構(gòu)中包括用于模擬神經(jīng)元膜電位調(diào)整變量u的第二電容Cu；
與脈沖產(chǎn)生電路連接的調(diào)整電路，用于對神經(jīng)元膜電位ν重賦值；
與脈沖產(chǎn)生電路連接的比較電路，用于對神經(jīng)元膜電位調(diào)整變量u重賦值。
2.如權(quán)利要求1所述的神經(jīng)元電路，其特征在于，第二Tau-cell電路結(jié)構(gòu)還包括第一NMOS器件M1，第二NMOS器件M2，第三NMOS器件M3，第四NMOS器件M4；
第一NMOS器件M1漏極與柵極短接；第一NMOS器件M1柵極連接第二NMOS器件M2柵極；第一NMOS器件M1源極接地；第二NMOS器件M2漏極接電源VDD；第二NMOS器件M2源極連接第二電容Cu正極和第三NMOS器件M3源極；第二電容Cu負極接地；第三NMOS器件M3漏極與柵極短接，并連接第一恒流源I1u輸出端；第一恒流源I1u輸入端接電源VDD；第三NMOS器件M3柵極連接第四NMOS器件M4柵極；第三NMOS器件M3源極連接第二恒流源I2u輸入端；第二恒流源I2u輸出端接地；第四NMOS器件M4源極接地；第四NMOS器件M4漏極接第三恒流源Iin輸出端和第四恒流源Idc輸出端；第三恒流源Iin輸出端連接第四恒流源Idc輸出端；第三恒流源Iin輸入端和第四恒流源Idc輸入端接電源VDD；
第一Tau-cell電路結(jié)構(gòu)還包括：第七NMOS器件M7，第八NMOS器件M8，第九NMOS器件M9，第十NMOS器件M10；
第七NMOS器件M7漏極與柵極短接，并連接第三恒流源Iin輸出端和第四恒流源Idc輸出端；第七NMOS器件M7柵極連接第八NMOS器件M8柵極；第七NMOS器件M7源極接地；第八NMOS器件M8漏極接電源VDD；第八NMOS器件M8源極連接第五恒流源I2v輸入端和第九NMOS器件M9源極；第五恒流源I2v輸出端接地；第九NMOS器件M3漏極與柵極短接，并連接第六恒流源I1v輸出端；第六恒流源I1v輸入端接電源VDD；第九NMOS器件M9柵極連接第十NMOS器件M10柵極；第九NMOS器件M9源極連接第一電容Cv正極；第一電容Cv負極接地；第十NMOS器件M10源極接地；
脈沖產(chǎn)生電路還包括：第五PMOS器件M5，第六PMOS器件M6，第十一PMOS器件M11，第十二PMOS器件M12，第十三PMOS器件M13，第七恒流源Id；
第五PMOS器件M5源極接電源VDD；第五PMOS器件M5漏極連接第一NMOS器件M1漏極；第五PMOS器件M5柵極連接比較電路輸入端；第六PMOS器件M6漏極連接第七恒流源Id輸出端；第七恒流源Id輸入端接電源VDD；第六PMOS器件M6源極連接第二電容Cu正極；第六PMOS器件M6柵極連接比較電路輸出端；第十一PMOS器件M11源極接電源VDD；第十一PMOS器件M11柵極連接第十二PMOS器件M12柵極和比較電路輸入端；第十一PMOS器件M11漏極連接第一電容Cv正極；第十二PMOS器件M12漏極與柵極短接，并連接第十NMOS器件M10漏極；第十二PMOS器件M12源極接電源VDD；第十三PMOS器件M13柵極連接比較電路輸出端；第十三PMOS器件M13源極連接第一電容Cv正極；第十三PMOS器件M13漏極連接調(diào)整電路輸出端。
3.如權(quán)利要求2所述的神經(jīng)元電路，其特征在于，比較電路具體用于檢測第五PMOS器件M5和第十二PMOS器件M12柵極電壓的改變，在改變的幅度超過設定值時，輸出重賦值電壓Vreset，使第六PMOS器件M6和第十三PMOS器件M13導通，重置第二電容Cu電流，通過調(diào)整電路重置第一電容Cv電流。
4.如權(quán)利要求2所述的神經(jīng)元電路，其特征在于，調(diào)整電路包括第八恒流源I1v和第九恒流源Ic；第八恒流源I1v與第六恒流源I1v輸出電流大小相等；
調(diào)整電路具體用于通過對第八恒流源I1v和第九恒流源Ic輸出電流的運算比較，提供用于重置第一電容Cv電流的輸出電流。
5.如權(quán)利要求1至4任一項所述的神經(jīng)元電路，其特征在于，所述神經(jīng)元電路工作在亞閾值區(qū)域。