1.一種基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：包括AD芯片、FPGA和DSP，所述AD芯片支持14bit/400MSPS采樣，AD芯片用于對SMA接入的中頻信號進(jìn)行采集和轉(zhuǎn)換，所述AD芯片與FPGA通信，所述FPGA與DSP之間通信，所述DSP與上位機(jī)通信，所述FPGA為LX155芯片，所述FPGA用于對AD芯片送入數(shù)據(jù)進(jìn)行解析，并將解析后的數(shù)據(jù)傳輸給DSP，所述DSP用于將FPGA送入的數(shù)據(jù)進(jìn)行FFT運(yùn)算，并將運(yùn)算結(jié)果打包傳輸給上位機(jī)。
2.根據(jù)權(quán)利要求1所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：所述SMA接入的中頻信號分兩路輸入AD芯片，一路經(jīng)AD芯片后直接輸出至FPGA，另一路經(jīng)過一個前端藕合后再輸入AD芯片，所述前端藕合包括依次連接的第一級變壓器、和第二級變壓器，所述第一級變壓器用于將SMA接入的中頻信號由單端信號轉(zhuǎn)換為差分信號，所述第二級變壓器用于調(diào)整將第一級變壓器轉(zhuǎn)換后的差分信號正負(fù)兩端的幅度和相位的一致性，第二級變壓器調(diào)整后的信號經(jīng)RC阻容網(wǎng)絡(luò)后輸入至AD芯片。
3.根據(jù)權(quán)利要求1所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：所述FPGA外掛兩組DDR2控制器，每一組所述DDR2控制器容量為512MB，數(shù)據(jù)位寬為16bits，支持兩組DDR2的乒乓操作，DDR2控制器用于緩存AD芯片的原始數(shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：所述DSP為ADSP-TS201芯片，所述DSP外掛有SDRAM和FLASH。
5.根據(jù)權(quán)利要求4所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：所述SDRAM芯片為MT48LC32M16A2TG-75IT，所述FLASH芯片為S29GL032N90TFI03。
6.根據(jù)權(quán)利要求4所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：所述FPGA解析后的數(shù)據(jù)通過EDMA方式傳輸給DSP。
7.根據(jù)權(quán)利要求1所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：還包括時鐘管理模塊，所述時鐘管理模塊包括一個50MHz晶振和一個40MHz，其中50MHz晶振經(jīng)時鐘芯片A后為AD芯片提供時鐘，40MHz晶振經(jīng)時鐘芯片A后為FPGA和DSP提供時鐘。
8.根據(jù)權(quán)利要求1所述的基于大容量FPGA的采集處理卡系統(tǒng)，其特征在于：所述DSP通過PC104+總線與上位機(jī)通信。