本發(fā)明涉及數(shù)據(jù)采集處理技術(shù)領(lǐng)域，具體的涉及一種基于大容量FPGA的采集處理卡系統(tǒng)。

背景技術(shù)：

數(shù)據(jù)采集處理信號(hào)采集處理板主要應(yīng)用于信號(hào)回波采集、雷達(dá)信號(hào)偵察接收、儲(chǔ)頻干擾、軟件無(wú)線電等需要采集處理的場(chǎng)合，在這些應(yīng)用中要求數(shù)據(jù)采集處理板能夠同時(shí)擁有強(qiáng)大的采集能力、處理能力和高速傳輸能力。

當(dāng)前業(yè)內(nèi)大多數(shù)采集處理板都是由單片ADC和FPGA芯片構(gòu)建的，存在采樣率低、采樣帶寬小、容量小、信號(hào)處理能力低等缺點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的即在于克服現(xiàn)有技術(shù)的不足，提供一種基于大容量FPGA的采集處理卡系統(tǒng)，本發(fā)明采用FPGA+DSP構(gòu)架，提高本采集處理卡的信號(hào)處理能力，且具有較大的存儲(chǔ)容量，解決了目前信息采集處理板無(wú)法滿足實(shí)踐需求的技術(shù)問(wèn)題。

本發(fā)明的發(fā)明目的通過(guò)下述技術(shù)方案實(shí)現(xiàn)：

一種基于大容量FPGA的采集處理卡系統(tǒng)，包括AD芯片、FPGA和DSP，所述AD芯片支持14bit/400MSPS采樣，AD芯片用于對(duì)SMA接入的中頻信號(hào)進(jìn)行采集和轉(zhuǎn)換，所述AD芯片與FPGA通信，所述FPGA與DSP之間通信，所述DSP與上位機(jī)通信，所述FPGA為L(zhǎng)X155芯片，所述FPGA用于對(duì)AD芯片送入數(shù)據(jù)進(jìn)行解析，并將解析后的數(shù)據(jù)傳輸給DSP，所述DSP用于將FPGA送入的數(shù)據(jù)進(jìn)行FFT運(yùn)算，并將運(yùn)算結(jié)果打包傳輸給上位機(jī)。

本發(fā)明通過(guò)SMA將中頻信號(hào)傳輸給AD芯片，AD芯片將完成數(shù)據(jù)高速轉(zhuǎn)換后送入FPGA解析，然后經(jīng)DSP進(jìn)行FFT運(yùn)算，再由PC104+總線傳輸給上位機(jī)，上位機(jī)也可以通過(guò)PC104+總線下傳命令和參數(shù)給DSP和FPGA。本發(fā)明中AD芯片采樣率最高可達(dá)14bit/400MSPS，又以FPGA+DSP構(gòu)架完成數(shù)據(jù)處理，F(xiàn)PGA選用大容量的LX155芯片，使本發(fā)明具有數(shù)據(jù)存儲(chǔ)量大、處理能力強(qiáng)等有益效果，可滿足現(xiàn)在信號(hào)處理板的市場(chǎng)需求。

進(jìn)一步的，SMA接入的中頻信號(hào)分兩路輸入AD芯片，一路經(jīng)AD芯片后直接輸出至FPGA，另一路經(jīng)過(guò)一個(gè)前端藕合后再輸入AD芯片，所述前端藕合包括依次連接的第一級(jí)變壓器、和第二級(jí)變壓器，所述第一級(jí)變壓器用于將SMA接入的中頻信號(hào)由單端信號(hào)轉(zhuǎn)換為差分信號(hào)，所述第二級(jí)變壓器用于調(diào)整將第一級(jí)變壓器轉(zhuǎn)換后的差分信號(hào)正負(fù)兩端的幅度和相位的一致性，第二級(jí)變壓器調(diào)整后的信號(hào)經(jīng)RC阻容網(wǎng)絡(luò)后輸入至AD芯片。未經(jīng)前端藕合的一路信號(hào)用于FPGA保存AD芯片的原始數(shù)據(jù)，中頻信號(hào)經(jīng)前端藕合后減小諧波失真，便于FPGA進(jìn)行解析處理。

進(jìn)一步的，所述FPGA外掛兩組DDR2控制器，每一組所述DDR2控制器容量為512MB，數(shù)據(jù)位寬為16bits，支持兩組DDR2的乒乓操作，DDR2控制器用于緩存AD芯片的原始數(shù)據(jù)。

進(jìn)一步的，所述FPGA為L(zhǎng)X155芯片，所述DSP為ADSP-TS201芯片，所述DSP外掛有SDRAM和FLASH。

進(jìn)一步的，所述SDRAM芯片為MT48LC32M16A2TG-75IT，所述FLASH芯片為S29GL032N90TFI03。

進(jìn)一步的，所述FPGA解析后的數(shù)據(jù)通過(guò)EDMA方式傳輸給DSP。

進(jìn)一步的，還包括時(shí)鐘管理模塊，所述時(shí)鐘管理模塊包括一個(gè)50MHz晶振和一個(gè)40MHz，其中50MHz晶振經(jīng)時(shí)鐘芯片A后為AD芯片提供時(shí)鐘，40MHz晶振經(jīng)時(shí)鐘芯片A后為FPGA和DSP提供時(shí)鐘。

進(jìn)一步的，所述DSP通過(guò)PC104+總線與上位機(jī)通信。

本發(fā)明與現(xiàn)有技術(shù)相比，具有如下的優(yōu)點(diǎn)和有益效果：

本發(fā)明中AD芯片采樣率最高可達(dá)14bit/400MSPS，又以FPGA+DSP構(gòu)架完成數(shù)據(jù)處理，F(xiàn)PGA選用大容量的LX155芯片，使本發(fā)明具有數(shù)據(jù)存儲(chǔ)量大、處理能力強(qiáng)等有益效果，可滿足現(xiàn)在信號(hào)處理板的市場(chǎng)需求。另外，本發(fā)明中SMA接入的中頻信號(hào)分兩路輸入AD芯片，一路經(jīng)AD芯片后直接輸出至FPGA，另一路經(jīng)過(guò)一個(gè)前端藕合后再輸入AD芯片，中頻信號(hào)經(jīng)前端藕合后減小諧波失真，便于FPGA進(jìn)行解析處理。

附圖說(shuō)明

此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明實(shí)施例的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明實(shí)施例的限定。在附圖中：

圖1為本發(fā)明的原理框圖；

圖2為本發(fā)明中前端藕合原理框圖；

圖3為本發(fā)明的時(shí)鐘分配示意圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明，本發(fā)明的示意性實(shí)施方式及其說(shuō)明僅用于解釋本發(fā)明，并不作為對(duì)本發(fā)明的限定。

實(shí)施例1：

如圖1所示，一種基于大容量FPGA的采集處理卡系統(tǒng)，包括AD芯片、FPGA和DSP， AD芯片支持14bit/400MSPS采樣，AD芯片用于對(duì)SMA接入的中頻信號(hào)進(jìn)行采集和轉(zhuǎn)換， AD芯片與FPGA通信， FPGA與DSP之間通信，所述DSP與上位機(jī)通信， FPGA為L(zhǎng)X155芯片， FPGA用于對(duì)AD芯片送入數(shù)據(jù)進(jìn)行解析，并將解析后的數(shù)據(jù)傳輸給DSP， DSP用于將FPGA送入的數(shù)據(jù)進(jìn)行FFT運(yùn)算，并將運(yùn)算結(jié)果打包傳輸給上位機(jī)。

本發(fā)明通過(guò)SMA將中頻信號(hào)傳輸給AD芯片，AD芯片將完成數(shù)據(jù)高速轉(zhuǎn)換后送入FPGA解析，然后經(jīng)DSP進(jìn)行FFT運(yùn)算，再由PC104+總線傳輸給上位機(jī)，上位機(jī)也可以通過(guò)PC104+總線下傳命令和參數(shù)給DSP和FPGA。本發(fā)明中AD芯片采樣率最高可達(dá)14bit/400MSPS，又以FPGA+DSP構(gòu)架完成數(shù)據(jù)處理，F(xiàn)PGA選用大容量的LX155芯片，使本發(fā)明具有數(shù)據(jù)存儲(chǔ)量大、處理能力強(qiáng)等有益效果，可滿足現(xiàn)在信號(hào)處理板的市場(chǎng)需求。

實(shí)施例2：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1和圖2所示，在本實(shí)施例中， SMA接入的中頻信號(hào)分兩路輸入AD芯片，一路經(jīng)AD芯片后直接輸出至FPGA，另一路經(jīng)過(guò)一個(gè)前端藕合后再輸入AD芯片，前端藕合包括依次連接的第一級(jí)變壓器、和第二級(jí)變壓器，第一級(jí)變壓器用于將SMA接入的中頻信號(hào)由單端信號(hào)轉(zhuǎn)換為差分信號(hào)，第二級(jí)變壓器用于調(diào)整將第一級(jí)變壓器轉(zhuǎn)換后的差分信號(hào)正負(fù)兩端的幅度和相位的一致性，第二級(jí)變壓器調(diào)整后的信號(hào)經(jīng)RC阻容網(wǎng)絡(luò)后輸入至AD芯片。未經(jīng)前端藕合的一路信號(hào)用于FPGA保存AD芯片的原始數(shù)據(jù)，中頻信號(hào)經(jīng)前端藕合后減小諧波失真，便于FPGA進(jìn)行解析處理。

AD芯片的VCM電壓由內(nèi)部提供，信號(hào)進(jìn)入AD芯片后在內(nèi)部將信號(hào)抬到VCM電平上去。AD芯片需要模擬5V，數(shù)字3.3V和模擬3.3V三種電源，器件總功耗在2.5W左右。將PC104+總線的5V進(jìn)過(guò)一系列的濾波處理后送給AD芯片作為模擬5V電源，數(shù)字3.3V采樣整板的數(shù)字3.3V電源，模擬3.3V電源是5V電源進(jìn)行LDO電源轉(zhuǎn)換后單獨(dú)作為AD芯片的模擬電源，以上的電源方案，能夠降低電源對(duì)AD芯片的干擾，給AD芯片提供干凈的工作電源，確保AD芯片的性能能夠達(dá)到良好的狀態(tài)。

ADC的數(shù)字輸出方式為L(zhǎng)VDS并行輸出，輸出的數(shù)據(jù)格式為Offset Binary。ADC的數(shù)字輸出信號(hào)應(yīng)該分配到FPGA的同一個(gè)BANK，且該BANK的電平需設(shè)計(jì)為2.5V。

實(shí)施例3：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1和圖2所示，在本實(shí)施例中，F(xiàn)PGA外掛兩組DDR2控制器，每一組所述DDR2控制器容量為512MB，數(shù)據(jù)位寬為16bits，支持兩組DDR2的乒乓操作，DDR2控制器用于緩存AD芯片的原始數(shù)據(jù)。FPGA選用LX155芯片， DSP選用ADSP-TS201芯片， DSP外掛有SDRAM和FLASH。SDRAM選用MT48LC32M16A2TG-75IT， FLASH選用S29GL032N90TFI03。FPGA解析后的數(shù)據(jù)通過(guò)EDMA方式傳輸給DSP，DSP通過(guò)PC104+總線與上位機(jī)通信。

實(shí)施例4：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1、圖2和圖3所示，在本實(shí)施例中，本發(fā)明還包括時(shí)鐘管理模塊，時(shí)鐘管理模塊包括一個(gè)50MHz晶振和一個(gè)40MHz，其中50MHz晶振經(jīng)時(shí)鐘芯片A后為AD芯片提供時(shí)鐘，40MHz晶振經(jīng)時(shí)鐘芯片A后為FPGA和DSP提供時(shí)鐘。Clk200M時(shí)鐘為時(shí)鐘芯片正常工作后輸出的數(shù)據(jù)同步時(shí)鐘，該時(shí)鐘需要接到FPGA的全局時(shí)鐘引腳上，F(xiàn)PGA通過(guò)該數(shù)據(jù)同步時(shí)鐘來(lái)進(jìn)行A/D數(shù)據(jù)的鎖存，由于輸出的為200MHz的同步時(shí)鐘，在FPGA中需要按照DDR模擬進(jìn)行A/D數(shù)據(jù)的鎖存，上下沿同時(shí)鎖數(shù)，從而實(shí)現(xiàn)400Msps的數(shù)據(jù)率。

時(shí)鐘走線時(shí)應(yīng)避免從電源特別是開(kāi)關(guān)電源部分穿過(guò)，也要避免從BGA中間橫穿（連接到BGA引腳的情況除外），同時(shí)時(shí)鐘信號(hào)的線寬和間距等也應(yīng)滿足50歐阻抗要求。時(shí)鐘走線過(guò)程中應(yīng)避免銳角的情況，從而減小其反射帶來(lái)的次生干擾。

以上所述的具體實(shí)施方式，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。