以下描述涉及集成電路裝置。更具體地，以下描述涉及集成電路的發(fā)送器的通道到通道的偏斜校正(lane-to-lanede-skew)。

背景技術(shù)：

通常，在發(fā)送器啟動或復(fù)位時，比如像串行器-解串器(serdes，serializer-deserializer)中使用的發(fā)送器，會使用緩沖器旁路模式。緩沖器旁路模式用于避免例如由發(fā)送器的緩沖器所引起的偏斜。由于數(shù)據(jù)可在多個通道上串行化，多個發(fā)送器可能會因為通過并行使用它們各自的緩沖器(比如先入先出緩沖器(fifo))而引起通道到通道的偏斜。但是，緩沖器旁路模式具有明顯的電路開銷以及其他限制。

此外，諸如h時鐘樹或其他類型的時鐘網(wǎng)絡(luò)可用于向?qū)?yīng)于多個發(fā)送器的fifo提供寫時鐘。時鐘網(wǎng)絡(luò)可能會隨著溫度變化具有顯著的變化。為了補償這種變化，延遲對準(zhǔn)器可用于將寫時鐘可調(diào)地設(shè)置進這樣的時鐘網(wǎng)絡(luò)中。延遲對準(zhǔn)器可能是個復(fù)雜的模擬電路，因此延遲對準(zhǔn)器的使用可能會增加緩沖器旁路操作模式的電路開銷。另外，寫時鐘和讀時鐘間的相位變化可降低定時裕量(timingmargin)，并且隨著集成電路變得越密集和越大，電路也會越容易受到信號傳播延遲的差異的影響，即越容易受到通道到通道的偏斜的影響。

因此，期望提供不包含上述一個或多個上述限制的多個發(fā)送器間的偏斜均衡。

技術(shù)實現(xiàn)要素：

一種大體涉及啟動多個發(fā)送器的方法。在這種方法中，對具有相應(yīng)數(shù)據(jù)緩沖器的多個發(fā)送器中的每一個啟動(initiate)序列。響應(yīng)于執(zhí)行所述序列，為每個數(shù)據(jù)緩沖器設(shè)置延遲。所述序列包括：獲取與讀時鐘信號相關(guān)聯(lián)的讀地址；獲取與寫時鐘信號相關(guān)聯(lián)的寫地址；確定讀地址和寫地址之間的差異；設(shè)置與所述差異相關(guān)聯(lián)的標(biāo)志信號有效；并調(diào)整所述讀時鐘信號去改變所述差異以定位所述標(biāo)志信號的狀態(tài)位置的變化，從而置所述數(shù)據(jù)緩沖器的一個數(shù)據(jù)緩沖器的延遲。

可選地，多個發(fā)送器的每個數(shù)據(jù)緩沖器可至少被設(shè)置為大致相同的延遲值。

可選地，所述多個發(fā)送器可與多個通道相關(guān)聯(lián)，并且所述多個通道可具有用于并行數(shù)據(jù)的最大的通道到通道的偏斜，所述并行數(shù)據(jù)分布于多個發(fā)送器，以準(zhǔn)備進行串行化。

可選地，在所述序列之后，每個數(shù)據(jù)緩沖器可被設(shè)置為中點。

可選地，數(shù)據(jù)緩沖器可是具有用于存儲數(shù)據(jù)的寄存器的fifo。

可選地，數(shù)據(jù)緩沖器可是具有用于存儲數(shù)據(jù)的存儲單元的fifo。

可選地，多個發(fā)送器可有相應(yīng)的多個收發(fā)器。

另一種大體涉及啟動多個發(fā)送器的方法。在這種方法中，對具有相應(yīng)數(shù)據(jù)緩沖器的多個發(fā)送器中的每一個啟動序列，響應(yīng)于執(zhí)行所述序列，給每個數(shù)據(jù)緩沖器設(shè)置延遲。所述序列包括：獲取與讀時鐘信號相關(guān)聯(lián)的讀地址；獲取與寫時鐘信號相關(guān)聯(lián)的寫地址；確定讀地址和寫地址之間的差異；設(shè)置與所述差異相關(guān)聯(lián)的標(biāo)志信號有效；調(diào)整所述讀時鐘信號以改變所述差異；并重復(fù)所述序列的步驟以定位所述標(biāo)志信號的狀態(tài)位置的改變。狀態(tài)位置的改變是針對讀時鐘信號的讀時間域與寫時鐘信號的寫時間域之間的域交叉。所述數(shù)據(jù)緩沖器的一個數(shù)據(jù)緩沖器的延遲被設(shè)置為狀態(tài)位置的改變。

可選地，對應(yīng)于數(shù)據(jù)緩沖器的標(biāo)志信號的重復(fù)設(shè)置有效可用于觸發(fā)標(biāo)志信號。

可選地，如果差值小于或等于所述多個數(shù)據(jù)緩沖器的一個數(shù)據(jù)緩沖器的緩沖器深度的一部分，則標(biāo)志信號可被設(shè)置有效為邏輯0，并且如果所述差值大于所述數(shù)據(jù)緩沖器的深度的所述部分，則標(biāo)志信號可被設(shè)置有效為邏輯1。

可選地，如果標(biāo)志信號是邏輯1，則數(shù)據(jù)緩沖器的填充水平可大于一半；如果標(biāo)志信號是邏輯0，則數(shù)據(jù)緩沖器的填充水平可小于或等于一半。

可選地，所述序列可在多個發(fā)送器的啟動或復(fù)位時啟動，并且為所述序列設(shè)置有效的所述標(biāo)志信號可對應(yīng)于數(shù)據(jù)緩沖器并對于所述序列的初始周期包括邏輯0和邏輯1。

可選地，讀地址的獲取可包括用讀時鐘信號除以一個與數(shù)據(jù)緩沖器的緩沖器深度相關(guān)聯(lián)的除數(shù)來獲得讀地址。

可選地，寫地址的獲取可包括用寫時鐘信號除以那個與數(shù)據(jù)緩沖器的緩沖器深度相關(guān)聯(lián)的除數(shù)來獲得寫地址。

可選地，差值的確定可包括格雷編碼(graycoding)。

可選地，所述方法還可包括為與第一標(biāo)志信號的狀態(tài)位置的第一改變相關(guān)聯(lián)的數(shù)據(jù)緩沖器的第一fifo設(shè)置第一延遲，為與第二標(biāo)志信號的狀態(tài)位置的第二改變相關(guān)聯(lián)的數(shù)據(jù)緩沖器的第二fifo設(shè)置第二延遲，通過數(shù)據(jù)緩沖器的第一fifo緩沖器接收第一數(shù)據(jù)，通過數(shù)據(jù)緩沖器的第二fifo緩沖器接收第二數(shù)據(jù)。通過第一fifo緩沖器的第一數(shù)據(jù)的第一延遲可至少足夠接近于第二數(shù)據(jù)通過第二fifo緩沖器的第二延遲，以使通道到通道的偏斜可被接受。

一種大體涉及具有多個發(fā)送器的集成電路裝置。在所述集成電路裝置中，多個發(fā)送器中的第一發(fā)送器包括第一數(shù)據(jù)緩沖器和耦接到所述第一數(shù)據(jù)緩沖器的第一輸入/輸出控制模塊。多個發(fā)送器中的第二發(fā)送器包括第二數(shù)據(jù)緩沖器和耦接至所述第二數(shù)據(jù)緩沖器的第二輸入/輸出控制模塊。第一數(shù)據(jù)緩沖器具有第一延遲。第二數(shù)據(jù)緩沖器具有第二延遲。第一輸入/輸出控制模塊被耦接為接收寫時鐘信號和第一讀時鐘信號，并且被配置為分別為其生成第一寫地址和第一讀地址。第一輸入/輸出控制模塊被配置為確定第一寫地址和第一讀地址之間的第一差值，并設(shè)置與所述第一差值相關(guān)聯(lián)的第一標(biāo)志信號有效。第一輸入/輸出控制模塊被耦接為反饋第一標(biāo)志信號以調(diào)整第一讀時鐘信號，從而調(diào)整第一差值以達到與第一數(shù)據(jù)緩沖器中的第一位置相關(guān)聯(lián)的第一標(biāo)志信號的狀態(tài)位置的第一改變。第二輸入/輸出控制模塊被耦接為接收寫時鐘信號和第二讀時鐘信號，并且被配置為分別為其生成第二寫地址和第二讀地址。第二輸入/輸出控制模塊被配置為確定第二寫地址和第二讀地址之間的第二差值，并設(shè)置與第二差值相關(guān)聯(lián)的第二標(biāo)志信號有效。第二輸入/輸出控制模塊被耦接為反饋第二標(biāo)志信號以調(diào)整第二讀時鐘信號，從而調(diào)整第二差值以達到與第二數(shù)據(jù)緩沖器中的第二位置相關(guān)聯(lián)的第二標(biāo)志信號的狀態(tài)位置的第二改變。

可選地，第一發(fā)送器和第二發(fā)送器都是被耦接為接收并行數(shù)據(jù)的serdes發(fā)送器，并且分別在第一通道和第二通道中提供并行數(shù)據(jù)以用于轉(zhuǎn)換為串行數(shù)據(jù)。

可選地，第一輸入/輸出控制模塊和第二輸入/輸出控制模塊分別包括第一相位插值器和第二相位插值器。第一相位插值器可被耦接為接收第一標(biāo)志信號作為反饋以調(diào)整第一讀時鐘信號，而第二相位插值器可被耦接為接收第二標(biāo)志信號作為反饋以調(diào)整第二讀時鐘信號。

可選地，第一位置和第二位置對應(yīng)于第一相位插值器的單位間隔中的第一個點和第二相位插值器的單位間隔中的第二個點。第一個點可與第一延遲相關(guān)聯(lián)。第二個點可與第二延遲相關(guān)聯(lián)。第一相位插值器可響應(yīng)于第一標(biāo)志信號而被調(diào)整，以定位第一讀時鐘信號的第一讀時間域與寫時鐘信號的第一寫時間域之間的第一域交叉。第二相位插值器可響應(yīng)于第二標(biāo)志信號而被調(diào)整，以定位第二讀時鐘信號的第二讀時間域和寫時鐘信號的第二寫時間域。第一相位插值器和第二相位插值器可是可調(diào)整的，以使分別與第一域交叉和第二域交叉相關(guān)聯(lián)的第一延遲和第二延遲均衡化。

其它特征將從對下面的詳細(xì)描述和權(quán)利要求的考慮中被認(rèn)識。

附圖說明

附圖示出了示例性裝置和/或方法。然而，附圖僅是用于解釋和理解，而不應(yīng)被視為限制權(quán)利要求的范圍。

圖1示出了具有發(fā)送器的示例性集成電路裝置的框圖；

圖2和圖3示出了圖1的集成電路裝置的示例性發(fā)送器的框圖；

圖4示出了用于啟動圖1的發(fā)送器的示例性延遲調(diào)整流程的流程圖；

圖5示出了示例性設(shè)置序列的流程圖，其可用于圖4的延遲調(diào)整流程的操作；

圖6示出了示例性列式現(xiàn)場可編程門陣列(fpga)架構(gòu)的簡化框圖。

具體實施方式

在下面的描述中，闡述了許多具體細(xì)節(jié)以提供對本文所述的具體示例的更全面的描述。然而，對于本領(lǐng)域技術(shù)人員應(yīng)當(dāng)顯而易見的是，可在沒有以下給出的所有具體細(xì)節(jié)的情況下實踐一個或多個其他示例和/或這些示例的變型。在其他情況下，眾所周知的特征沒有被詳細(xì)描述，以免使本文中實施例的描述不夠突出。為便于說明，在不同的圖表中相同的部件會使用相同的數(shù)字標(biāo)記；然而，在不同示例中，部件可不同。

在描述所述幾個附圖中的示例之前，提供概括介紹以進一步理解。

由于數(shù)據(jù)可在多個通道上串行化，多個發(fā)送器可通過并行使用它們各自的緩沖器(例如fifo)會引起通道到通道的偏斜。如下面所更詳細(xì)地描述的，每個發(fā)送器的相位插值器可被用于調(diào)整從該相位插值器提供的讀時鐘信號(讀時鐘)的相位，以從發(fā)送器的fifo讀出數(shù)據(jù)。因此，盡管受到傳播延遲中的一些差異，但是每個讀時鐘可與提供給發(fā)送器的每個fifo的公共源的寫時鐘信號(寫時鐘)相位對齊，即源自公共寫時鐘的寫時鐘。

通常，fifo在數(shù)據(jù)串行化之前處于發(fā)送器數(shù)據(jù)路徑中。一般地，可能來自fpga架構(gòu)或其他電路的數(shù)據(jù)響應(yīng)于脈沖邊沿、或者輸入或?qū)憰r鐘信號的邊沿而被輸入或?qū)懭氲絝ifo。所述數(shù)據(jù)可具有n位寬度，n等于或大于1。fifo可為存儲器和/或一組寄存器。fifo可存儲多組輸入，即多個字。相應(yīng)地，fifo可被描述為具有深度m，用于存儲多達m個字，所述m個字中的每個字可是n位寬。因此，高達m個n位寬的字的實例可一次存儲在fifo中。

發(fā)送器中的fifo可至少部分地用于通過吸收偏斜來緩沖數(shù)據(jù)，所述偏斜與經(jīng)由時鐘網(wǎng)絡(luò)提供的輸入或?qū)憰r鐘信號的傳播延遲的差異相關(guān)聯(lián)。用于將輸入或?qū)憰r鐘信號分配到多個發(fā)送器的時鐘網(wǎng)絡(luò)可由于傳播延遲而具有顯著的fifo到fifo的偏斜，其傳播延遲可能對電壓和/或溫度敏感。相反，輸出或讀時鐘信號可從相位插值器、或發(fā)送器或收發(fā)器內(nèi)部的其它電路提供，并且因此可由于這種鄰近而不具有顯著的fifo到fifo的偏斜。因此，例如，提供給延遲對準(zhǔn)器和發(fā)送器的相位插值器的相同參考時鐘具有實質(zhì)上不同的傳播延遲，其中延遲對準(zhǔn)器用于將讀時鐘信號驅(qū)動到用于對fifo的輸入側(cè)或?qū)懭雮?cè)進行時鐘控制的時鐘網(wǎng)絡(luò)上，而發(fā)送器的相位插值器用于對該fifo的輸出側(cè)或讀取側(cè)進行時鐘控制。相應(yīng)地，fifo的深度通常是為了適應(yīng)最大的傳播延遲，即為了啟動或復(fù)位集成電路裝置，fifo通常根據(jù)輸入或?qū)憰r鐘信號的傳播延遲來定大小。

另外，發(fā)送器fifo可在未知狀態(tài)下復(fù)位或啟動。例如，發(fā)送器fifo復(fù)位可是用于serdes的復(fù)位過程中的最后一個操作。在發(fā)送器fifo復(fù)位之后，所述fifo可“大致”半滿。然而，要在serdes發(fā)送器的多個fifo中傳輸?shù)臄?shù)據(jù)通常沒有通過“大致”半滿狀態(tài)被對準(zhǔn)或至少不足夠?qū)?zhǔn)。換言之，信道可處于三個狀態(tài)中的任何一個，即比全空要滿，或者比全滿要空，或者在中點，并且信道之間的這種變化可不足以用于一些應(yīng)用。

在過去，讀時鐘信號和公共源寫時鐘信號之間的相位均衡與fifo的“旁路”一起使用以形成serdes。在“緩沖旁路模式”中，使用復(fù)雜的模擬相位檢測器電路(有時稱為延遲對準(zhǔn)器)來保持相位對準(zhǔn)。每個發(fā)送器延遲對準(zhǔn)器用于，使每個發(fā)送器相位插值器將相應(yīng)的讀時鐘信號帶入與公共源寫時鐘信號的已知相位關(guān)系，其中每個fifo僅以一個字的深度操作。然而，在操作期間，會調(diào)整公共寫時鐘信號的相位以保持其與每個讀時鐘信號同相，因為在操作期間使用發(fā)送器的相位插值器會引入不希望的抖動。在操作期間，由于時鐘網(wǎng)絡(luò)(有時被稱為時鐘樹，h樹或其他類型的時鐘網(wǎng)絡(luò))的問題，寫時鐘信號可相對于讀時鐘信號異相。例如，時鐘網(wǎng)絡(luò)可對溫度敏感，并且因此溫度變化可導(dǎo)致提供給不同發(fā)送器的公共源寫時鐘信號的傳播延遲的差異。再者，各個發(fā)送器延遲對準(zhǔn)器用于補償這種差異，以將來自公共寫時鐘信號的對應(yīng)發(fā)送器寫時鐘信號調(diào)整為與這種發(fā)送器的相應(yīng)讀時鐘信號同相。因此，通道到通道的偏斜可在相位對準(zhǔn)窗口內(nèi)，如在具有被減少到每次只存儲一個向量的fifo的發(fā)送器之間一樣。然而，除了使用復(fù)雜的模擬延遲對準(zhǔn)器所涉及的實質(zhì)開銷外，使用更大的時鐘網(wǎng)絡(luò)、更寬的數(shù)據(jù)總線和/或更窄的相位對準(zhǔn)窗口，已使使用緩沖器旁路模式變得更加成問題。

如下面補充細(xì)節(jié)所描述的，serdes的所有發(fā)送器數(shù)據(jù)緩沖器可精確地設(shè)置為，以pi粒度為準(zhǔn)，半滿和不是“大致地”半滿。此設(shè)置可用于有效地均衡serdes發(fā)送器的所有數(shù)據(jù)緩沖器中的延遲，因此實質(zhì)上減少了通道到通道的偏斜。相應(yīng)地，生成標(biāo)志信號以指示數(shù)據(jù)緩沖器的狀態(tài)。所述標(biāo)志信號被反饋用于提供給所述數(shù)據(jù)緩沖器的輸出時鐘信號的相位調(diào)整。所述調(diào)整可被迭代地增加或減少，以在這種數(shù)據(jù)緩沖器中找到這樣的標(biāo)志信號的狀態(tài)轉(zhuǎn)換的位置，例如從邏輯1到邏輯0，或者邏輯0到邏輯1。serdes發(fā)送器的所有數(shù)據(jù)緩沖器可類似地設(shè)置至此位置以均衡跨越這些數(shù)據(jù)緩沖器的延遲。

考慮到上述一般理解，下面總體地描述用于具有多個發(fā)送器的集成電路裝置的各種配置。

圖1示出了具有多個發(fā)送器190的示例性集成電路裝置100的框圖。在該示例中，僅示例性地描繪了兩個發(fā)送器190-1和190-2；然而，在其他情況下，可使用多于兩個的發(fā)送器。此外，發(fā)送器190可具有相應(yīng)的收發(fā)器或者可是單獨的發(fā)送器。發(fā)送器190-1和190-2可以對應(yīng)于通道191-1和191-2。通道191-1和191-2可具有分布于發(fā)送器190-1和190-2的并行數(shù)據(jù)的最大的通道到通道的偏斜，以準(zhǔn)備進行串行化。

發(fā)送器190的第一發(fā)送器190-1包括第一數(shù)據(jù)緩沖器121-1和耦接至第一數(shù)據(jù)緩沖器121-1的第一輸入/輸出控制模塊161-1。發(fā)送器190的第二發(fā)送器190-2包括第二數(shù)據(jù)緩沖器121-2和耦接至第二數(shù)據(jù)緩沖器121-2的第二輸入/輸出控制模塊161-2。

第一數(shù)據(jù)緩沖器121-1具有第一延遲，第二數(shù)據(jù)緩沖器121-2具有第二延遲。所述第一和第二延遲可彼此不同，包括但不限于在集成電路器件100的啟動或復(fù)位時。相應(yīng)地，輸入數(shù)據(jù)120-1可被提供給第一數(shù)據(jù)緩沖器121-1的定時輸入，輸入數(shù)據(jù)120-2可被提供給第二數(shù)據(jù)緩沖器121-2的定時輸入。輸出數(shù)據(jù)122-1可響應(yīng)于來自第一數(shù)據(jù)緩沖器121-1的定時輸出而輸出，輸出數(shù)據(jù)122-2可響應(yīng)于來自第二數(shù)據(jù)緩沖器121-2的定時輸出而輸出。

在該示例中，如邊界150大體示意的，第一輸入數(shù)據(jù)120-1和第二輸入數(shù)據(jù)120-2從集成電路可編程結(jié)構(gòu)(fabric)提供給serdes180。特別地，集成電路可編程結(jié)構(gòu)是現(xiàn)場可編程門陣列。然而，第一輸入數(shù)據(jù)120-1和第二輸入數(shù)據(jù)120-2可來自任何集成電路可編程結(jié)構(gòu)和/或?qū)Ｓ觅Y源，或者甚至通過數(shù)據(jù)，傳給集成電路100的由兩個或更多個發(fā)送器形成的serdes180。

相應(yīng)地，第一輸出數(shù)據(jù)122-1和第二輸出數(shù)據(jù)122-2可被輸入到并行輸入-串行輸出數(shù)據(jù)轉(zhuǎn)換器(“piso”，parallel-input-to-serial-output)192，以獲得從piso輸出的串行數(shù)據(jù)193。由于數(shù)據(jù)緩沖器121-1和121-2各自的第一和第二延遲之間的差異，可能存在相對于第一輸出數(shù)據(jù)122-1和第二輸出數(shù)據(jù)122-2的通道到通道的偏斜，所述差異可以如下所述來解決。換言之，第一發(fā)送器190-1和第二發(fā)送器190-2都可以是被耦接以經(jīng)由輸入數(shù)據(jù)120-1和120-2接收作為n位寬字的并行數(shù)據(jù)或字的部分的serdes發(fā)送器180。serdes發(fā)送器180可被耦接以分別在用于輸出數(shù)據(jù)122-1的第一通道和用于輸出數(shù)據(jù)122-2的第二通道中提供所述并行數(shù)據(jù)，用于由piso轉(zhuǎn)換為串行數(shù)據(jù)。

圖2示出了集成電路裝置100的示例性發(fā)送器190-1的框圖，圖3示出了集成電路裝置100的示例性發(fā)送器190-2的框圖。同時考慮圖1-3的內(nèi)容，進一步描述集成電路裝置100。

發(fā)送器190的寫時鐘信號105可共同源自參考時鐘信號101。參考時鐘信號101可分別被提供給發(fā)送器190的相位插值器102以及集成電路裝置100的時鐘網(wǎng)絡(luò)。為了清楚而非限制的目的，時鐘網(wǎng)絡(luò)通常被描述為緩沖器103。因此，參考時鐘信號101可被輸入到緩沖器103，用于將本地寫時鐘信號105分別分配給發(fā)送器190。因此，本地寫時鐘信號105可具有不同的傳播延遲，并且因此可能不是全部在相同時間到達它們各自的發(fā)送器目的地，即所述本地寫時鐘信號105可能相對于彼此異相并且相對于所述發(fā)送器190的相應(yīng)的本地讀時鐘信號106異相(out-of-phase)。另外，可以通過在輸入/輸出控制模塊161的寄存器中嵌入不平衡數(shù)目來名義上補償在不同serdes處不平衡的時鐘樹，例如諸如用于在由除法器107輸出的寫地址109中加上/減去的偏移地址。最后，本地生成與相應(yīng)的發(fā)送器190相關(guān)聯(lián)的讀時鐘信號106，因此發(fā)送器190之間的讀時鐘信號106通常相對于彼此異相。

第一輸入/輸出控制模塊161-1可用于控制輸入數(shù)據(jù)120-1到第一數(shù)據(jù)緩沖器121-1的輸入(例如寫入或加載)，并且用于控制輸出數(shù)據(jù)122-1從第一數(shù)據(jù)緩沖器121-1的輸出(例如讀取或卸載)。同樣地，第二輸入/輸出控制模塊161-2可用于控制輸入數(shù)據(jù)120-2到第二數(shù)據(jù)緩沖器121-2的輸入(例如寫入或加載)，以及用于控制輸出數(shù)據(jù)122-2從第二數(shù)據(jù)緩沖器121-2的輸出(例如讀取或卸載)。

由于第一和第二發(fā)送器190具有相同的配置，為了清楚起見，下面通常僅就一個發(fā)送器190進行更詳細(xì)地描述。另外，為了清楚而非限制的目的，數(shù)據(jù)緩沖器121被假定為先入先出數(shù)據(jù)緩沖器(“fifo”)。所述fifo121可由存儲器單元和/或寄存器組所形成。為了清楚而非限制的目的，寫時鐘和讀時鐘被假定為可用于產(chǎn)生矢量集，即為了清楚起見，fifo121被假定為由按順序訪問的存儲器形成。

第一輸入/輸出控制模塊161-1被耦接以分別向除法器107和104接收寫時鐘信號105和第一讀時鐘信號106，以分別為其生成第一寫地址109和第一讀地址108。第一輸入/輸出控制模塊161-1可被配置為確定每個第一寫地址109和每個第一讀地址108之間的第一差值111。第一輸入/輸出控制模塊161-1可被配置為設(shè)置與每個第一差值111相關(guān)的第一標(biāo)志信號113有效。第一輸入/輸出控制模塊161-1可被耦接以反饋每個這樣的第一標(biāo)志信號113以調(diào)整第一讀時鐘信號106，從而調(diào)整第一差值111以為與第一數(shù)據(jù)緩沖器121-1中的一個位置相關(guān)聯(lián)的第一標(biāo)志信號113達到狀態(tài)位置的第一變化。

第二輸入/輸出控制模塊161-2可接收寫時鐘信號105和第二讀時鐘信號106，并且被配置為分別為其生成第二寫地址109和第二讀地址108。第二輸入/輸出控制模塊161-2可被配置為確定每個第二寫地址109和每個第二讀地址108之間的第二差值111。第二輸入/輸出控制模塊161-2可被配置為設(shè)置與每個這樣的第二差值111相關(guān)聯(lián)的第二標(biāo)志信號113有效。第二輸入/輸出控制模塊161-2可被耦接以反饋每個這樣的第二標(biāo)志信號113以調(diào)整這樣的第二讀時鐘信號106，從而調(diào)整這樣的第二差值111以為與第二數(shù)據(jù)緩沖器121-2中的一個位置相關(guān)聯(lián)的第二標(biāo)志信號113達到狀態(tài)位置的第二變化。

第一輸入/輸出控制模塊161-1可包括第一相位插值器(“pi”，phaseinterpolator)102。同樣地，第二輸入/輸出控制模塊161-2可包括第二相位插值器102。

第一相位插值器102可被耦接以接收第一標(biāo)志信號113作為反饋以調(diào)整第一讀時鐘信號106。更具體地，第一增量/減量控制模塊114(其通常包括在相位插值器102中，但是為了清楚起見，這里被單獨示出)，可接收第一標(biāo)志信號113以確定是否增加、減少或維持由調(diào)整信號115選擇的第一位置，此第一位置與從第一相位插值器102輸出的第一讀時鐘信號106的延遲相關(guān)聯(lián)。

類似地，第二輸入/輸出控制模塊161-2的第二相位插值器102可被耦接以接收第二標(biāo)志信號113作為反饋，以調(diào)整第二讀時鐘信號106。第二相位插值器102的第二增量/減量控制模塊114可接收第二標(biāo)志信號113以確定是否增加、減少或維持由調(diào)整信號115選擇的第二位置，其中第二位置與從第二相位插值器102輸出的第二讀時鐘信號106的延遲相關(guān)聯(lián)。

第一位置和第二位置對應(yīng)于第一相位插值器102的單位間隔(“ui”)中的第一位置或第一點和第二相位插值器102的單位間隔中的第二位置或第二點。例如，在啟動時，所述第一點最初可與fifo121-1的第一延遲相關(guān)聯(lián)，所述第一延遲是可調(diào)節(jié)的，并且所述第二點可最初與fifo121-2的第二延遲相關(guān)聯(lián)，所述第二延遲是可調(diào)節(jié)的。

第一相位插值器102可響應(yīng)于第一標(biāo)志信號113而被調(diào)整，以定位第一讀時鐘信號106的第一讀時間域與寫時鐘信號105的第一寫時間域之間的第一域交叉。同樣地，第二相位插值器102可響應(yīng)于第二標(biāo)志信號113而被調(diào)整，以定位第二讀時鐘信號106的第二讀時間域和所述寫時鐘信號105的第二寫時間域。

因為只有fifo121直接在數(shù)據(jù)流的數(shù)據(jù)路徑內(nèi)，所以每個fifo121的深度m123可導(dǎo)致這些fifo之間的不同延遲，包括但不限于在發(fā)送器190的啟動或重置時，導(dǎo)致兩個或更多個fifo121之間的不同延遲。在所述示例中，每個fifo121都能夠保持m個字，其中每個字有n位，m是大于1的整數(shù)。

第一相位插值器102和第二相位插值器102可被調(diào)整用于分別與第一域交叉和第二域交叉相關(guān)聯(lián)的、與fifo121-1相關(guān)聯(lián)的第一延遲和與fifo121-2相關(guān)聯(lián)的第二延遲的均衡。因此，分別來自fifo121-1和121-2的輸出數(shù)據(jù)122-1和122-2可為被有效地數(shù)據(jù)相位對準(zhǔn)。簡而言之，fifo121可是相對于彼此數(shù)據(jù)相位對準(zhǔn)，而不使每個讀時鐘信號相位與公共源寫時鐘信號對準(zhǔn)。因此，可避免使用發(fā)送器的復(fù)雜的模擬延遲對準(zhǔn)器電路來保持本地寫時鐘信號與本地讀時鐘信號的相位對準(zhǔn)。另外，輸入/輸出控制模塊161的組件可以是數(shù)字電路，并且在一些發(fā)送器中的這些數(shù)字電路中的一些通?？捎糜谔峁?yīng)fifo的下溢(underflow)和/或上溢(overflow)的指示。因此，通過對這些組件分配任務(wù)以提供如上所述的反饋標(biāo)志信號113，可獨立地調(diào)整serdes的每個發(fā)送器，并且這種serdes的所有發(fā)送器在對每個發(fā)送器的這種獨立調(diào)整后可具有至少基本相同的數(shù)據(jù)延遲，即，通道到通道的偏斜被顯著減小。

考慮到上述描述，圖4示出了用于啟動多個發(fā)送器190的示例性延遲調(diào)整流程400的流程圖。同時考慮圖1-4中的內(nèi)容，對圖4進行進一步描述。

在401，集成電路裝置100的發(fā)送器190作為啟動或復(fù)位序列的一部分而被啟動。在402，發(fā)送器190-1被設(shè)置或調(diào)整為具有用于fifo121的fifo121-1的延遲。所述延遲可與發(fā)送器190-1的標(biāo)志信號113的狀態(tài)位置的改變相關(guān)聯(lián)，這種調(diào)整可以是響應(yīng)于所述標(biāo)志信號113的反饋的迭代調(diào)整，以增加或減少發(fā)送器190-1的pi102。

與402的操作并行地，在403，發(fā)送器190-2被設(shè)置或調(diào)整為具有用于fifo121的fifo121-2的延遲。所述延遲可與發(fā)送器的標(biāo)志信號113的狀態(tài)位置的改變相關(guān)聯(lián)，這種調(diào)整可是響應(yīng)于所述標(biāo)記信號113的反饋的迭代調(diào)整以增加或減少發(fā)送器190-2的pi102。

在404，輸入數(shù)據(jù)120-1可由fifo121-1接收，所述輸入數(shù)據(jù)120-1可作為輸出數(shù)據(jù)122-1從fifo121-1輸出。與404的操作并行地，在405，輸入數(shù)據(jù)120-2可由fifo121-2接收，所述輸入數(shù)據(jù)120-2可作為輸出數(shù)據(jù)122-2從fifo121-2輸出。由于fifo121-1和121-2可被調(diào)整為具有至少近似相同的延遲，所以相對于輸出數(shù)據(jù)122-1和122-2的通道到通道的偏斜可以足夠小(如果有的話)，以使所述并行輸出數(shù)據(jù)122-1和122-2在406串行化。換言之，通過fifo121-1的輸入數(shù)據(jù)120-1的延遲至少足夠接近通過fifo121-2的輸入數(shù)據(jù)120-2的延遲，以使用于串行化時通道到通道的偏斜可接受。

為簡述要旨，為了啟動或重置發(fā)送器190，在401，可以為具有相應(yīng)數(shù)據(jù)緩沖器(諸如fifo121)的每個所述發(fā)送器190啟動序列。響應(yīng)于執(zhí)行被啟動的序列，所述序列可用于并行地為每個所述數(shù)據(jù)緩沖器設(shè)置延遲，例如在操作402和403處。然后，可從這樣的數(shù)據(jù)緩沖器輸入并輸出并行數(shù)據(jù)，以用于隨后的串行化。

圖5示出了示例性設(shè)置序列500的流程圖，其可用于圖4的402和403處的操作。同時考慮圖2-5中的內(nèi)容，對圖5進行進一步描述。

在501，可獲得與讀時鐘信號106相關(guān)聯(lián)的讀地址108。每個讀地址108可通過將讀時鐘信號106輸入到輸入/輸出控制模塊(例如輸入/輸出控制模塊161-1)的除法器104來獲得。為清楚起見，通過示例而非限制的方式，僅參考設(shè)置序列500來描述發(fā)送器190-1的操作；然而，應(yīng)當(dāng)理解，諸如serdes的每個發(fā)送器190可被類似地設(shè)置。通常，在讀時鐘信號106被提供給除法器104的同時，所述讀時鐘信號106可被提供給諸如fifo121-1的fifo，以從該fifo讀出輸出數(shù)據(jù)122-1。

與在501獲得讀地址的同時，在502可獲得與寫時鐘信號105相關(guān)聯(lián)的寫地址109。501和502的操作可并行執(zhí)行。每個寫地址109可通過將寫時鐘信號105輸入到輸入/輸出控制模塊161-1的除法器107來獲得。通常，在寫時鐘信號105被提供給除法器107的同時，所述寫時鐘信號105可被提供給fifo121-1，以將輸入數(shù)據(jù)120-1寫入到該fifo中。

讀地址108的獲得可包括用讀時鐘信號106除以一個與緩沖器深度相關(guān)聯(lián)的除數(shù)，以獲得該讀地址108。同樣地，獲得寫地址109可包括用寫時鐘信號105除以一個與獲得讀地址相同的除數(shù)，即一個與所述緩沖器深度相關(guān)聯(lián)的除數(shù)以獲得這樣的寫地址109。

除法器104和107均可被配置為除以除數(shù)m，所述m是先前描述的fifo121-1的深度。除法器104和107可以是可編程的，且除法器104和107中的任一個可被預(yù)設(shè)為除以m作為復(fù)位(reset)的一部分。然而，更一般地，對于復(fù)位，由于讀地址和寫時鐘通常具有相同的頻率，因此在寫地址109和讀地址108之間的最大相位差通常被預(yù)設(shè)為讀時鐘或?qū)憰r鐘的一個時鐘周期的至少一半的除法器107和104間的差值。所述差值可用于確保在由于時鐘信號105的傳播延遲而導(dǎo)致的對fifo121-1的相應(yīng)寫入之前不發(fā)生從fifo121-1的讀取。在這種情況下，時鐘周期可是pi102的ui的多倍，并且所述pi可具有ui的1/16，1/32，1/64等的分辨率。因此，可以獲得寫時鐘和讀時鐘信號的相位的精確對準(zhǔn)。

分別從除法器104和107輸出的每個讀地址108和每個寫地址109可被輸入到減法器110以確定差值111。相應(yīng)地，在503，可確定讀地址108和寫地址109之間的差值111，其可彼此相關(guān)聯(lián)。從減法器110輸出的每個所述差值111可被提供給比較器112。每個所述差值111可指示讀時鐘信號106和相應(yīng)的寫時鐘信號105之間的相位差。差值111可用于確定域交叉。所述域交叉可使用格雷編碼來識別。因此，減法器110比僅確定兩個地址之間的差異更復(fù)雜，因為這樣的寫地址109和讀地址108是從可彼此異相的兩個分離的時鐘信號產(chǎn)生的。換言之，延遲測量可以是粗略的，因為讀地址和寫地址可在頻率比線路速率低得多的時鐘上演變。因為讀地址和寫地址可在具有未知相對相位關(guān)系的時鐘上演變，所以可通過參考公共時鐘而移動讀地址和寫地址來獲得差別111，地址值用格雷編碼。因此，差異可與在特定方向上的交叉域相關(guān)聯(lián)，因此格雷編碼是通過在與被耦接使用格雷編碼的減法器110中具有計數(shù)器(例如，并未示出的讀地址計數(shù)器和寫地址計數(shù)器)來產(chǎn)生這種差異的一個示例。然而，也可使用其他類型的編碼。

比較器112檢查差值111以確定所述差值是否小于或等于發(fā)送器數(shù)據(jù)緩沖器(例如發(fā)送器190-1的相應(yīng)fifo121-1)的一個數(shù)據(jù)緩沖器的深度的一部分。在本示例中，如果差值小于或等于fifo121-1的深度的這部分，則標(biāo)志信號113被設(shè)置有效為邏輯0。然而，如果所述差值111大于fifo121-1的深度的這部分，則標(biāo)志信號113被設(shè)置有效(asserted)為邏輯1。所述部分可以是fifo的下溢條件，上溢條件，半滿條件或一些其他填充水平。

在本示例中，比較器112檢查被指示為編碼的每個差值111，以確定所述差值是否小于或等于m/2，即fifo121-1的深度的一半。比較器112可以是可編程的，并且可以被預(yù)設(shè)為與m/2進行比較。換言之，比較器112可用于確定差值111是否小于或處于fifo121-1的中點。在504，比較器112可設(shè)置與每個這樣的差值111相關(guān)聯(lián)的標(biāo)志信號113有效，即差值111是否小于或等于fifo121-1的中點。在本示例中，如果標(biāo)志信號113是邏輯1，則fifo121-1的填充水平大于一半；如果所述標(biāo)志信號是邏輯0，則fifo121-1的填充水平小于或等于一半。

換言之，通過使用pi102使fifo121-1逐漸變得更空，直至達到pi102中的一個點或一個抽頭位置，其中在每個相關(guān)通道中從其發(fā)送/在其中發(fā)送的一些并行數(shù)據(jù)的相位可在時間上向前移位，其中標(biāo)志信號113對所有這樣的信道從邏輯0轉(zhuǎn)換到邏輯1，并且從每個相關(guān)通道中發(fā)送/在每個相關(guān)通道中發(fā)送的其它并行數(shù)據(jù)的相位可通過使用pi102在時間上向后移位，以使fifo121-1逐漸變得更加充滿，直至pi102中的一個點或一個抽頭位置，其中標(biāo)志信號113對所有這樣的信道從邏輯1轉(zhuǎn)換為邏輯0。這兩個轉(zhuǎn)換位置都可使用；然而，為了在所有這樣的信道中更大地均衡延遲，可設(shè)置邏輯0轉(zhuǎn)換位置或邏輯1轉(zhuǎn)換位置。換言之，在延遲均衡之后，標(biāo)志信號113可以對所有通道是邏輯1或邏輯0。fifo121的任何剩余通道到通道的偏斜可受到pi102分辨率的限制，例如在一些pi中的ui的1/64。

在本示例中，在啟動或復(fù)位序列之后，發(fā)送器190的每個數(shù)據(jù)緩沖器(例如fifo121)可被調(diào)整為設(shè)置成中點。然而，除了中點設(shè)置之外，可使用數(shù)據(jù)緩沖器內(nèi)的其它設(shè)置位置。此外，數(shù)據(jù)緩沖器可被設(shè)置為相對于彼此不同的位置。簡言之，可針對應(yīng)用和/或集成電路裝置定制這樣的設(shè)置以最小化或以其它方式減少通道到通道的偏斜。

在505，標(biāo)志信號113可被提供給增量/減量控制模塊114以提供調(diào)節(jié)信號115。調(diào)節(jié)信號115可被提供給pi102以調(diào)節(jié)讀時鐘信號106，從而改變差值111以定位標(biāo)志信號113的狀態(tài)位置的改變，以設(shè)置數(shù)據(jù)緩沖器中的一個數(shù)據(jù)緩沖器的延遲，諸如相應(yīng)的發(fā)送器190的fifo121的fifo121-1。如連接線506所示，可重復(fù)操作501至505以定位標(biāo)志信號113的狀態(tài)位置的改變。

一旦pi102接收到指示狀態(tài)位置的改變的調(diào)整信號115(大體如507處確定的指示)，則狀態(tài)位置的這種改變可用于讀時鐘信號106的讀時間域和與讀時鐘信號106相對應(yīng)的寫時鐘信號105的寫時間域的域交叉。因為fifo121-1的延遲被有效地設(shè)定為狀態(tài)位置的所述改變，所以pi102可忽略此電流調(diào)整信號115。因此，pi102可在508處有效地退出設(shè)置序列500。如果還沒有發(fā)現(xiàn)狀態(tài)位置的改變，則pi102可繼續(xù)設(shè)置序列500，大體如連接線510所示。一般來說，一旦serdes發(fā)送器190的所有數(shù)據(jù)緩沖器都被設(shè)置為相同的延遲，諸如每個fifo121的中點，則所述延遲調(diào)整可不必在發(fā)送器190的啟動序列或復(fù)位之后重新調(diào)整。換言之，為了均衡發(fā)送器serdes的多個信道中的延遲，不是使用在電壓和/或溫度變化上施加恒定延遲的電路，而是如此處所述地調(diào)整fifo的延遲隨著電壓和/或溫度簡單地改變，保持至少彼此充分地相等。換言之，在操作期間，由于溫度和/或電源電壓變化，fifo延遲可以改變，甚至顯著地改變，但是所有這些fifo延遲通常保持彼此相等。

如在507所述的，一旦標(biāo)志信號113從邏輯1切換到邏輯0或從邏輯0切換到邏輯1狀態(tài)，則在每個發(fā)送器190中的pi102停止。邏輯狀態(tài)中的這種轉(zhuǎn)換標(biāo)記調(diào)整階段的結(jié)束，其可用于以非常高的精度均衡所有發(fā)送器190的延遲，這可僅由相應(yīng)的pi102的分辨率限制。因此，在完成設(shè)置序列500的執(zhí)行之后，可退出這樣的序列以避免使pi102連續(xù)操作。由于這種連續(xù)操作的pi引入的抖動，具有連續(xù)操作的pi將降低輸出質(zhì)量。

相應(yīng)的發(fā)送器190的數(shù)據(jù)緩沖器121的每個數(shù)據(jù)緩沖器可被設(shè)置為至少近似相同的延遲值。更具體地，相應(yīng)的發(fā)送器190的數(shù)據(jù)緩沖器121的每個數(shù)據(jù)緩沖器可被設(shè)置為具有以pi102的粒度為準(zhǔn)的相同的延遲值。

重復(fù)設(shè)置發(fā)送器190的相應(yīng)fifo121的標(biāo)志信號113有效可導(dǎo)致該標(biāo)志信號的觸發(fā)。pi102因此可被控制以引起相關(guān)聯(lián)的標(biāo)志信號113切換，即處于轉(zhuǎn)換位置的“邊沿”。相應(yīng)地，對于對應(yīng)于數(shù)據(jù)緩沖器的序列而設(shè)置有效的標(biāo)志信號113可包括用于在啟動或復(fù)位時的該序列的初始周期的邏輯0和邏輯1。這意味著兩個或更多個相同的發(fā)送器可能以不同的延遲從復(fù)位中出現(xiàn)，因為它們可處于不同的填充水平。在發(fā)送器中，這可能是由外部fifo復(fù)位信號和內(nèi)部讀時鐘信號106之間的未知相位關(guān)系引起的。如果fifo121是n位寬，則多個發(fā)送器190可呈現(xiàn)最多n位的通道到通道的偏斜。如果n等于16左右，則常規(guī)的serdes將具有大于n的并行輸入位寬度。然而，諸如xaui，pciexpress和sfi-5的協(xié)議具有遠(yuǎn)小于16的通道到通道的偏斜規(guī)范。這些協(xié)議可涉及具有最小的通道到通道的偏斜，而對所有通道可能必須相等的延遲可以在操作期間改變。

如上所述，通道到通道的偏斜可在不使用延遲對準(zhǔn)器并且在數(shù)據(jù)傳輸操作期間保持pi關(guān)閉的情況下產(chǎn)生。此外，除了如上所述反饋標(biāo)志信號113之外，輸入/輸出控制模塊是數(shù)字電路，該電路可存在于現(xiàn)有的發(fā)送器中。

pi102允許獨立地在每個serdes發(fā)送器上移動要發(fā)送的數(shù)據(jù)的相位?？蛇x地，可以使用高速發(fā)送除法器中的位跳躍(bitskip)；然而，pi102可用于在減少剩余通道到通道的偏斜時獲得更高的精度。然而，不需要進行實際的延遲測量，而是可使用由指定的fifo填充等級觸發(fā)的標(biāo)志。這樣的標(biāo)志生成是比用于測量延遲的電路簡單得多的電路。此外，可相對于相位差以高分辨率執(zhí)行標(biāo)志的生成。這里使用了術(shù)語“標(biāo)志(flag)”，然而，上溢/下溢電平信號也可用于這樣的標(biāo)志信號。

以上描述是針對發(fā)送器serdes的操作。然而，上述描述可用于當(dāng)鎖定在參考模式中并由相同的信號驅(qū)動時的接收器。相應(yīng)地，當(dāng)鎖定在參考模式中時，可通過向具有串行回送發(fā)送器的所述接收器饋送均衡的通道到通道的發(fā)送器偏移，以提供給對輸入數(shù)據(jù)過采樣的接收器。

因為本文描述的一個或多個示例可在fpga中實現(xiàn)，所以提供了對這樣的ic的詳細(xì)描述。然而，應(yīng)當(dāng)理解，其他類型的ic可從本文所描述的技術(shù)中受益。

可編程邏輯器件(“pld”)是公知類型的可被編程以執(zhí)行指定的邏輯功能的集成電路。一種類型的pld，現(xiàn)場可編程門陣列(“fpga”)，通常包括可編程片(tile)陣列。這些可編程片可包括例如輸入/輸出模塊(“iob”)，可配置邏輯模塊(“clb”)，專用隨機存取存儲器模塊(“bram”)，乘法器，數(shù)字信號處理模塊(“dsp”)，處理器，時鐘管理器，延遲鎖定環(huán)(“dll”)等等。本文所用的“包括”指包括但不限于。

每個可編程片通常包括可編程互連和可編程邏輯。可編程互連通常包括通過可編程互連點(“pip”)互連的不同長度的大量互連線。可編程邏輯使用可編程元件實現(xiàn)用戶設(shè)計的邏輯，可編程元件可以包括例如函數(shù)發(fā)生器，寄存器，算術(shù)邏輯等等。

可編程互連和可編程邏輯通常通過將配置數(shù)據(jù)流加載到定義可編程元件如何配置的內(nèi)部配置存儲器單元中來編程。配置數(shù)據(jù)可以從存儲器(例如，從外部prom)讀取或通過外部設(shè)備寫入fpga。然后，各個存儲器單元的集體狀態(tài)確定fpga的功能。

另一種類型的pld是復(fù)雜可編程邏輯器件，或叫cpld。cpld包括通過互連開關(guān)矩陣連接在一起和輸入/輸出(“i/o”)資源的兩個或更多個“功能模塊”。cpld的每個功能模塊包括類似于在可編程邏輯陣列(“pla”)和可編程陣列邏輯(“pal”)裝置中使用的兩級and/or結(jié)構(gòu)。在cpld中，配置數(shù)據(jù)通常存儲在片上的(on-chip)非易失性存儲器中。在一些cpld中，配置數(shù)據(jù)存儲在片上的非易失性存儲器中，然后作為初始配置(編程)序列的一部分下載到易失性存儲器。

對于所有這些可編程邏輯器件(“pld”)，器件的功能由為此目的提供給器件的數(shù)據(jù)位控制。數(shù)據(jù)位可以存儲在易失性存儲器中(例如，靜態(tài)存儲單元，如在fpga和一些cpld中)，或在非易失性存儲器中(例如，flash存儲器，如在一些cpld中)，或任何其它類型的存儲單元中。

其他pld通過應(yīng)用可編程地互連器件上的各種元件的處理層(例如金屬層)來編程。這些pld稱為掩模可編程器件。pld也可以以其它方式實現(xiàn)，例如使用熔絲或反熔絲技術(shù)。術(shù)語“pld”和“可編程邏輯器件”包括但不限于這些示例性器件，以及包括僅部分可編程的器件。例如，一種類型的pld包括硬編碼晶體管邏輯和與硬編碼晶體管邏輯可編程互連的可編程開關(guān)結(jié)構(gòu)的組合。

如上所述，高級fpga可以在陣列中包括幾種不同類型的可編程邏輯模塊。例如，圖6示出了包括大量不同的可編程片的fpga架構(gòu)600，其包括多吉比特(gigabit)收發(fā)器(“mgt”)601，可配置邏輯模塊(“clb”)602，隨機存取存儲器模塊(“bram”)603，輸入/輸出模塊模塊(“iob”)604，配置和時鐘邏輯(“config/clocks”)605，數(shù)字信號處理模塊(“dsp”)606，專用輸入/輸出模塊(“i/o”)607(例如，配置端口和時鐘端口)以及諸如數(shù)字時鐘管理器，模數(shù)轉(zhuǎn)換器，系統(tǒng)監(jiān)視邏輯等的其它可編程邏輯608。一些fpga還包括專用處理器模塊(“proc”)610。

在一些fpga中，每個可編程片包括具有去到和來自每個相鄰片中的對應(yīng)互連元件的標(biāo)準(zhǔn)化連接的可編程互連元件(“int”)611。因此，可編程互連元件一起實現(xiàn)用于所示fpga的可編程互連結(jié)構(gòu)?？删幊袒ミB元件611還包括去到和來自同一片內(nèi)的可編程邏輯元件的連接，如圖6的頂部的示例所示。

例如，clb602可以包括可配置邏輯元件(“cle”)612，其加上單個可編程互連元件(“int”)611可被編程以實現(xiàn)用戶邏輯。bram603可以包括除一個或多個可編程互連元件之外的bram邏輯元件(“brl”)613。通常，片中包括的互連元件的數(shù)量取決于片的高度。在所示的實施例中，bram片具有與五個clb相同的高度，但是也可以使用其它數(shù)量(例如四個)。除了適當(dāng)數(shù)量的可編程互連元件之外，dsp片606可以包括dsp邏輯元件(“dspl”)614。除了可編程互連元件611的一個實例之外，iob604可以包括例如輸入/輸出邏輯元件(“iol”)615的兩個實例。如本領(lǐng)域技術(shù)人員所清楚的，實際的比如連接到i/o邏輯元件615的i/o襯墊(pad)通常不限于輸入/輸出邏輯元件615的區(qū)域。

在圖示的實施例中，靠近管芯中心的水平區(qū)域(如圖6所示)用于配置、時鐘和其他控制邏輯。從所述水平區(qū)域或列延伸的垂直列609用于在穿過fpga的寬度上分配時鐘和配置信號。

利用圖6所示的架構(gòu)的一些fpga包括附加邏輯模塊，其中斷構(gòu)成fpga的大部分的常規(guī)柱狀結(jié)構(gòu)。附加邏輯模塊可以是可編程模塊和/或?qū)Ｓ眠壿?。例如，處理器模塊610橫跨幾列clb和bram。

注意圖6僅旨在示出示例性的fpga架構(gòu)。例如，行中的邏輯模塊的數(shù)量，行的相對寬度，行的數(shù)量和順序，包括在行中的邏輯模塊的類型，邏輯模塊的相對大小以及包括在圖6的頂部的互連/邏輯的實現(xiàn)，是純示例性的。例如，在實際的fpga中，clb通常在出現(xiàn)的任何地方都包括多于一個的相鄰clb行，以便于用戶邏輯的有效實現(xiàn)，但是相鄰clb行的數(shù)量隨著fpga的總體尺寸而變化。

盡管上述描述了示例性的裝置和/或方法，但是在不脫離由所附權(quán)利要求所確定的及其等同的本發(fā)明的范圍的情況下，可以根據(jù)本文的一個或多個方面的描述設(shè)計出其他和進一步的示例。權(quán)利要求所列的步驟不暗含步驟的任何順序。商標(biāo)是其各自所有者的產(chǎn)權(quán)。