本發(fā)明涉及電子電路領(lǐng)域，具體而言涉及一種總線保持器及電子裝置。

背景技術(shù)：

總線保持器是通過反相器對來自輸出信號的輸入端口的正反饋，其形成了雙穩(wěn)態(tài)電路(鎖存的)?？偩€保持器被用于防止如下情形：當(dāng)其連接至三態(tài)網(wǎng)絡(luò)時，互補(bǔ)金屬氧化物半導(dǎo)體CMOS門輸入得到浮動值。另外，門中的兩個晶體管應(yīng)當(dāng)被打開，由此電源和地將被短路，這將毀壞CMOS門?？偩€保持器通過將輸入上拉至網(wǎng)絡(luò)上最后一個有效的邏輯水平(0或1)來防止這種情形。這種電路通常與三態(tài)網(wǎng)絡(luò)并行地布置在一起。圖1示出了現(xiàn)有技術(shù)中的一種總線保持器。如圖1所示，其示出了簡化的示意圖，其中，Q1Q2和Q3Q4是兩個反相器。點1是輸入信號，點4、5是輸出信號，其通過點2、3來返回至輸入。

圖2至圖3示出了現(xiàn)有技術(shù)中的另一種總線保持器的示意圖。如圖2所示，該總線保持電路由兩個反相器(I1和I2)串聯(lián)連接而成，并且通過總線與一系列驅(qū)動器和對應(yīng)的邏輯電路相連接。如圖3所示，具體地示出了總線保持電路的內(nèi)部結(jié)構(gòu)，其包括由開關(guān)15和17組成的上拉電路和由開關(guān)11和13組成的下拉電路。

該總線保持器結(jié)構(gòu)可被用于防止將電源和地短路(這將由于將輸入拉至網(wǎng)絡(luò)上的最后有效邏輯水平(0或1)而損壞CMOS門)。該結(jié)構(gòu)僅具有總線保持功能，并且不能直接插入到I/O設(shè)計中。I/O設(shè)計希望通過額外的控制管腳來獲得四個狀態(tài)，并且將其中一個狀態(tài)用作總線保持功能。

因此，需要提供一種總線保持器，以至少部分地解決上面提到的問題。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)的不足，本發(fā)明提出一種總線保持器，在本發(fā)明中，相比傳統(tǒng)方法使用了更少的MOSFET獲得了更多的功能，可以進(jìn)行總線保持驗證，利用上拉和下拉控制管腳來切換總線保持器，并且可以應(yīng)用于I/O電路并可以大規(guī)模生產(chǎn)。

本發(fā)明的實施例提供一種總線保持器，該總線保持器包括：第一上拉電路，所述上拉電路包括串聯(lián)連接的第一開關(guān)和第二開關(guān)；第一下拉電路，所述下拉電路包括串聯(lián)連接的第三開關(guān)和第四開關(guān)；以及與所述第三開關(guān)串聯(lián)連接的第五開關(guān)以及與所述第四開關(guān)串聯(lián)連接的第六開關(guān)，其中，所述第五開關(guān)的源極與所述第一開關(guān)的源極相連接，并且所述第六開關(guān)的源極與所述第四開關(guān)的源極相連接。

示例性地，所述總線保持器還包括第二上拉電路，由所述第二上拉電路輸入上拉控制信號并且所述第二上拉電路的一端與所述第五開關(guān)的源極相連接。

示例性地，所述總線保持器還包括第二下拉電路，由所述第二下拉電路輸入下拉控制信號，并且所述第二下拉電路的一端與所述第六開關(guān)的源極相連接。

示例性地，所述總線保持器還包括上拉/下拉電路，所述上拉/下拉電路的一端與所述第二上拉電路相連接，并且所述上拉/下拉電路的另一端與所述第二下拉電路相連接。

示例性地，所述第二上拉電路包括串聯(lián)連接的第七開關(guān)和第八開關(guān)，以及并聯(lián)連接的第九開關(guān)和第十開關(guān)，其中所述第七開關(guān)的源極與所述第九開關(guān)的源極相連接。

示例性地，第二下拉電路包括串聯(lián)連接的第十一開關(guān)和第十二開關(guān)，以及串聯(lián)連接的第一電阻和第二電阻，其中，所述第十一開關(guān)與所述第二電阻串聯(lián)連接。

示例性地，所述上拉/下拉電路包括串聯(lián)連接的第十三開關(guān)和第十四開關(guān)，串聯(lián)連接的第十五開關(guān)和第十六開關(guān)，以及并聯(lián)連接的第十七開關(guān)和第十八開關(guān)，其中，所述第十三開關(guān)的漏極與所述第十五開關(guān)的柵極相連接，所述第十五開關(guān)的源極與所述第十七開關(guān)的源極 相連接，并且其中所述第十四開關(guān)的源極與所述第十六開關(guān)的源極相連接，第十七開關(guān)的漏極與第十三開關(guān)的漏極相連接。

本發(fā)明的另一實施例提供一種電子裝置，其包括上述總線保持器。

本發(fā)明提出一種應(yīng)用于高級技術(shù)的總線保持器，這種新型的總線保持器電路由可插入到I/O電路中的組合邏輯電路所生成。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1為現(xiàn)有技術(shù)中的一種總線保持器的示意圖；

圖2為現(xiàn)有技術(shù)中的另一種總線保持器的示意圖；

圖3為現(xiàn)有技術(shù)中的另一種總線保持器的示意圖；

圖4為根據(jù)本發(fā)明的某些實施例中的一種總線保持器的示意圖；

圖5為根據(jù)本發(fā)明的實施例的總線保持器的工作狀態(tài)的示意圖；

圖6為根據(jù)本發(fā)明的實施例的總線保持器的技術(shù)參數(shù)的示意圖；

圖7為根據(jù)本發(fā)明的實施例的總線保持器的I/V掩蔽的示意圖；以及

圖8為根據(jù)本發(fā)明的實施例的總線保持器的仿真結(jié)果的示意圖。

具體實施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附 圖標(biāo)記表示相同的元件。

在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。

實施例一

本發(fā)明的一個實施例提供一種總線保持器。該總線保持器可以由可插入到I/O電路中的組合邏輯電路所生成。

下面，參照圖4至圖8來具體描述本發(fā)明的實施例的一種總線保持器。其中，圖4為根據(jù)本發(fā)明的某些實施例中的一種總線保持器的示意圖。本發(fā)明實施例的總線保持器，包括：第一上拉電路，所述上拉電路包括串聯(lián)連接的第一開關(guān)和第二開關(guān)；第一下拉電路，所述下拉電路包括串聯(lián)連接的第三開關(guān)和第四開關(guān)；以及與所述第三開關(guān)串聯(lián)連接的第五開關(guān)以及與所述第四開關(guān)串聯(lián)連接的第六開關(guān)，其中，所述第五開關(guān)的源極與所述第一開關(guān)的源極相連接，并且所述第六開關(guān)的源極與所述第四開關(guān)的源極相連接。

如圖1所示，本實施例的總線保持器(圖中所示“D”)主要由三部分組成，第一部分為第一上拉電路，所述上拉電路包括串聯(lián)連接的第一開關(guān)和第二開關(guān)；第二部分為第一下拉電路，所述下拉電路包括串聯(lián)連接的第三開關(guān)(圖中所示“2”)和第四開關(guān)(圖中所示“3”)；以及第三部分為與所述第三開關(guān)串聯(lián)連接的第五開關(guān)(圖中所示“1”)以及與所述第四開關(guān)串聯(lián)連接的第六開關(guān)(圖中所示“4”)，其中，所述第五開關(guān)的源極與所述第一開關(guān)的源極相連接，并且所述第六開關(guān)的源極與所述第四開關(guān)的源極相連接。示例性地，“1”和“2”為 P溝道金屬氧化物半導(dǎo)體PMOS，并且“3”和“4”為N溝道金屬氧化物半導(dǎo)體NMOS。第一開關(guān)為PMOS，第二開關(guān)為NMOS。其中第五開關(guān)的源極接VDD，并且第六開關(guān)的源極接VSS。輸出電壓VOUT位于第一開關(guān)的柵極處?！?”的柵極與第一開關(guān)的漏極相連接，而第一開關(guān)的漏極與第二開關(guān)的漏極相連接。“4”的柵極與“1”的柵極以及第一開關(guān)的漏極和第二開關(guān)的漏極相連接。

示例性地，所述總線保持器還包括第二上拉電路(圖中所示“B”)，由所述第二上拉電路輸入上拉控制信號PU并且所述第二上拉電路的一端與所述第五開關(guān)的源極相連接。所述總線保持器還包括第二下拉電路(圖中所示“C”)，由所述第二下拉電路輸入下拉控制信號PD，并且所述第二下拉電路的一端與所述第六開關(guān)的源極相連接。所述總線保持器還包括上拉/下拉電路(圖中所示“A”)，所述上拉/下拉電路的一端與所述第二上拉電路相連接，并且所述上拉/下拉電路的另一端與所述第二下拉電路相連接。B電路只有在PU＝1，網(wǎng)絡(luò)Kb＝0才工作，使Vout輸出高電平，為上拉電路。C電路只有在PD＝1，網(wǎng)絡(luò)K＝1時才工作，使Vout輸出低電平，為下拉電路。

示例性地，所述第二上拉電路包括串聯(lián)連接的第七開關(guān)和第八開關(guān)，以及并聯(lián)連接的第九開關(guān)和第十開關(guān)，其中所述第七開關(guān)的源極與所述第九開關(guān)的源極相連接。

示例性地，第二下拉電路包括串聯(lián)連接的第十一開關(guān)和第十二開關(guān)，以及串聯(lián)連接的第一電阻和第二電阻，其中，所述第十一開關(guān)與所述第二電阻串聯(lián)連接。

示例性地，所述上拉/下拉電路包括串聯(lián)連接的第十三開關(guān)和第十四開關(guān)，串聯(lián)連接的第十五開關(guān)和第十六開關(guān)，以及并聯(lián)連接的第十七開關(guān)和第十八開關(guān)，其中，所述第十三開關(guān)的漏極與所述第十五開關(guān)的柵極相連接，所述第十五開關(guān)的源極與所述第十七開關(guān)的源極相連接，并且其中所述第十四開關(guān)的源極與所述第十六開關(guān)的源極相連接，第十七開關(guān)的漏極與第十三開關(guān)的漏極相連接。其中，第十七開關(guān)的柵極與第十四開關(guān)的柵極相連接。PU信號連接至第十七開關(guān)的柵極處，PD信號連接至第十三開關(guān)的柵極處，K連接至第十五開關(guān)的柵極處，而Kb連接至第十五開關(guān)的漏極處。網(wǎng)絡(luò)K由對PU和 PD輸入信號取NAND而形成，其經(jīng)由一個相位的反相器反轉(zhuǎn)180度來生成網(wǎng)絡(luò)Kb信號。在網(wǎng)絡(luò)K＝0并且網(wǎng)絡(luò)Kb＝1的條件下，Vout經(jīng)由兩個反相器來用作輸入信號，以向自身反饋，從而完成總線保持功能。

下面將結(jié)合圖5說明根據(jù)本發(fā)明的實施例的總線保持器的工作狀態(tài)。圖5為根據(jù)本發(fā)明的實施例的總線保持器的工作狀態(tài)的示意圖。

如圖5所示，本發(fā)明目前有4種工作狀態(tài)(上拉，下拉，高阻態(tài)，總線保持)，由PU與PD兩個信號控制四個模式的轉(zhuǎn)換。這是與一般單一總線保持器電路區(qū)別之處。本電路既可以當(dāng)做總線保持器電路使用，又可以嵌入I/O電路中，承擔(dān)部分上拉，下拉等的功能；另一個區(qū)別處，傳統(tǒng)的總線保持器電路，是由兩級反相器產(chǎn)生反饋信號，達(dá)到總線維持上一工作電平的目的，本設(shè)計在保留第一級inverter基礎(chǔ)上，對第二級的反相器進(jìn)行處理，分別串聯(lián)了一個控制的mos管在PMOS和NMOS上，由這兩個多加的MOS管對應(yīng)柵極端網(wǎng)絡(luò)K，網(wǎng)絡(luò)Kb高低電平的變化，來控制第二級反相器的開關(guān)。如果網(wǎng)絡(luò)K＝0，網(wǎng)絡(luò)Kb＝1，假設(shè)Vout電平為1，PMOS(1)開啟，NMOS(3),NMOS(4)關(guān)閉，PMOS(1)，PMOS(2)串聯(lián)并都開啟，Vout輸出為高電平；假設(shè)Vout電平為0，NMOS(3)，NMOS(4)開啟，PMOS(1)，PMOS(2)關(guān)閉，同時NMOS(3)，NMOS(4)串聯(lián)并都開啟，Vout輸出為低電平。這樣用四個MOS管替代了第二級反相器，但同時還具有總線保持功能。如果網(wǎng)絡(luò)K＝1，網(wǎng)絡(luò)Kb＝0，無論Vout輸出為高或者低，PMOS(1)，PMOS(2)，NMOS(3)，NMOS(4)都不開啟。虛線內(nèi)的電路不會工作，但虛框左側(cè)電路會隨PU/PD輸入不同，Vout產(chǎn)生不同的定義功能。

以下，將結(jié)合圖6至圖8說明根據(jù)本發(fā)明實施例的總線保持器的仿真特性。圖6為根據(jù)本發(fā)明的實施例的總線保持器的技術(shù)參數(shù)的示意圖，圖7為根據(jù)本發(fā)明的實施例的總線保持器的I/V掩碼的示意圖，以及圖8為根據(jù)本發(fā)明的實施例的總線保持器的仿真結(jié)果的示意圖。

如圖6所示，數(shù)據(jù)IO應(yīng)當(dāng)包括總線保持器，這在表1中被定義為最小輸出阻抗和最大輸出阻抗。在0.1*VDD<V<0.9*VDD的條件下，總線保持器的輸出阻抗R_DATAS在范圍10K歐姆至50K歐姆之間。 如圖7所示，這有效地在IV特性中創(chuàng)建了掩蔽。

仿真實驗所采用的MOS為tt、ss、ff、fnsp，以及snfp；重置信號為res_tt、res_ff，以及res_ss；實驗溫度為-40至125C；以及VDD＝2.5V。

如圖8所示，本發(fā)明在盡量使用較少的MOSFET基礎(chǔ)上，對傳統(tǒng)總線保持器電路第二級反相器進(jìn)行改動，為實現(xiàn)在嵌入I/O電路中更多的功能(上拉，下拉，高阻態(tài)),同時加入改進(jìn)后的總線保持器電路，通過外部輸入信號控制，確保具有總線保持功能，又可切換至其他工作狀態(tài)，此設(shè)計可完美嵌入進(jìn)I/O電路中，確保其他功能和性能的正常工作。

實施例二

本發(fā)明的再一個實施例提供一種電子裝置，所述電子裝置包括實施例一所述的總線保持器。

本實施例的電子裝置，可以是手機(jī)、平板電腦、筆記本電腦、上網(wǎng)本、游戲機(jī)、電視機(jī)、VCD、DVD、導(dǎo)航儀、照相機(jī)、攝像機(jī)、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設(shè)備，也可為任何包括該半導(dǎo)體器件的中間產(chǎn)品。

本發(fā)明實施例的電子裝置，由于使用了上述的總線保持器，因而同樣具有上述優(yōu)點。

本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。