專利名稱：多功能車輛總線分析設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多功能車輛總線(Multifunction Vehicle Bus,簡稱為:MVB)技術(shù)領(lǐng)域，尤其涉及一種MVB分析設(shè)備。
背景技術(shù)：
隨著高速鐵路的迅速發(fā)展以及機車車輛的現(xiàn)代化發(fā)展趨勢，MVB逐漸成為新一代車輛的通信總線標(biāo)準(zhǔn)。MVB是將位于同一車輛，或者固定連接的不同車輛中的標(biāo)準(zhǔn)設(shè)備連接到列車通信網(wǎng)絡(luò)上的車輛總線。MVB對總線的介質(zhì)訪問采用集中控制、周期性分配的主從方式，由總線上唯一的總線管理器(即主設(shè)備)集中控制介質(zhì)的存取。在實現(xiàn)本發(fā)明過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題:在MVB上接收到的MVB數(shù)據(jù)通常經(jīng)過中央處理器(Central Processing Unit ;以下簡稱:CPU)和現(xiàn)場可編程門陣列FPGA處理。而采用FPGA處理的方式實時性并不是很高、穩(wěn)定性也不是很強。

發(fā)明內(nèi)容
本發(fā)明提供一種用于解決現(xiàn)有技術(shù)中采用CPU和FPGA處理MVB數(shù)據(jù)時實時性不高、穩(wěn)定性不強的問題的MVB分析設(shè)備。本發(fā)明提供的MVB分析設(shè)備，包括:彼此相連的MVBCSl芯片和存儲器，以及分別與所述MVBCSl芯片和所述存儲器相連的中央處理器CPU ；所述MVBCSl芯片用于從MVB總線上接收主幀，對所述主幀進行解碼，得到主幀解碼數(shù)據(jù)，并將所述主幀解碼數(shù)據(jù)發(fā)送給所述CPU ；所述CPU用于根據(jù)所述主幀解碼數(shù)據(jù)確定所述主幀對應(yīng)的所述MVB分析設(shè)備上的端口信息和動作信息；如果所述動作信息為接收數(shù)據(jù)，所述CPU控制所述MVBCSl芯片從所述端口信息接收所述主幀對應(yīng)的從幀，對所述從幀進行解碼，得到從幀解碼數(shù)據(jù)，并將所述從幀解碼數(shù)據(jù)發(fā)送給所述存儲器；如果所述動作信息為發(fā)送數(shù)據(jù)，所述CPU控制所述存儲器將其存儲的所述主幀對應(yīng)的從幀解碼數(shù)據(jù)從所述端口信息發(fā)送給所述MVBCSl芯片，由所述MVBCSl芯片對接收到的從幀解碼數(shù)據(jù)進行編碼后發(fā)送給所述MVB總線。本發(fā)明提供的MVB分析設(shè)備，通過MVBCSl芯片有效實現(xiàn)了實時性更高、穩(wěn)定性更強的MVB數(shù)據(jù)分析，提高了列車運行的可靠性和穩(wěn)定性。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹。圖1為本發(fā)明實施例提供的MVB分析設(shè)備的結(jié)構(gòu)示意圖2為本發(fā)明實施例提供的又一種MVB分析設(shè)備的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例提供的再一種MVB分析設(shè)備的結(jié)構(gòu)示意圖；圖4為本發(fā)明實施例提供的MVBCSl芯片I的結(jié)構(gòu)示意圖；圖5為本發(fā)明實施例提供的CPU3的結(jié)構(gòu)示意圖；圖6為本發(fā)明實施例提供的存儲器2的結(jié)構(gòu)示意圖；圖7為本發(fā)明實施例提供的還一種MVB分析設(shè)備的結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。圖1為本發(fā)明實施例提供的MVB分析設(shè)備的結(jié)構(gòu)示意圖，如圖1所示，該MVB分析設(shè)備包括:彼此相連的MVBCSl芯片I和存儲器2，以及分別與MVBCSl芯片I和存儲器2相連的中央處理器CPU3。其中，MVBCSl芯片I用于從MVB總線上接收主幀，對主幀進行解碼，得到主幀解碼數(shù)據(jù)，并將主幀解碼數(shù)據(jù)發(fā)送給CPU3 ；CPU3用于根據(jù)主幀解碼數(shù)據(jù)確定主幀對應(yīng)的MVB分析設(shè)備上的端口信息和動作信息；如果動作信息為接收數(shù)據(jù)，CPU3控制MVBCSl芯片I從端口信息接收主幀對應(yīng)的從幀，對從幀進行解碼，得到從幀解碼數(shù)據(jù)，并將從幀解碼數(shù)據(jù)發(fā)送給存儲器2 ;如果動作信息為發(fā)送數(shù)據(jù)，CPU3控制存儲器2將其存儲的主幀對應(yīng)的從幀解碼數(shù)據(jù)從端口信息發(fā)送給MVBCSl芯片1，由MVBCSl芯片I對接收到的從幀解碼數(shù)據(jù)進行編碼后發(fā)送給MVB總線。需要說明的是，MVB總線上連接的MVB分析設(shè)備按照性能可以分為O類 5類設(shè)備。其中，O類設(shè)備不具有數(shù)據(jù)通信能力，主要包括中繼器和總線耦合器等。I類設(shè)備具有過程數(shù)據(jù)傳輸性能和設(shè)備狀態(tài)響應(yīng)性能；2類 5類設(shè)備出了具有I類設(shè)備的性能外，還有具有傳遞消息數(shù)據(jù)的性能；此外，4類和5類設(shè)備還具有MVB總線管理功能。由于I類 5類設(shè)備具有傳輸過程數(shù)據(jù)的性能，因此，本發(fā)明實施例提供的具有USB接口和MVB接口的MVB分析設(shè)備可以是I類 5類設(shè)備中的一個功能模塊，也可以是I類 5類設(shè)備中的一個設(shè)備，不用以限制本發(fā)明的保護范圍。具體的，MVB總線上傳輸?shù)男盘枮閿?shù)字信號，這些數(shù)字信號以幀為基本單位進行傳輸。幀可以分為主幀和從幀。主幀中包括MVB總線的指令信息，從幀中包括MVB總線發(fā)送的具體數(shù)據(jù)信息。無論是主幀還是從幀，都具有幀頭和幀尾，其中，MVB總線線路電平的下降沿為每一幀的開始，幀尾為0.75BT+125nS的低電平。除了幀頭和幀尾的部分外，均為標(biāo)準(zhǔn)的曼徹斯特碼。主幀和從幀的幀頭具有不同的編碼。MVBCSl芯片I從MVB總線上接收到數(shù)字信號，即接收到主幀后，對主幀進行解碼，將主幀的解碼數(shù)據(jù)發(fā)送給CPU3，這些解碼數(shù)據(jù)為CPU3能夠識別的邏輯數(shù)據(jù)。主幀中包括的指令信息可以包括端口信息和動作信息，動作信息具體可以為指示該MVB分析設(shè)備接收數(shù)據(jù)，或者指示該MVB分析設(shè)備發(fā)送數(shù)據(jù)等，端口信息為MVB總線上的主設(shè)備指示該MVB分析設(shè)備接收數(shù)據(jù)或者發(fā)送數(shù)據(jù)的端口信息。如果動作信息為接收數(shù)據(jù)的指令，則CPU3能夠從該主幀解碼數(shù)據(jù)中判斷出MVB分析設(shè)備上對應(yīng)的接收端口信息，并控制MVBCSl芯片I在該接收端口信息上讀取從幀，并將從幀進行解碼，得到從幀解碼數(shù)據(jù)，并將從幀解碼數(shù)據(jù)發(fā)送給存儲器2進行存儲。如果動作信息為發(fā)送數(shù)據(jù)的指令，則CPU3能夠根據(jù)主幀解碼數(shù)據(jù)中判斷出MVB分析設(shè)備上對應(yīng)的發(fā)送端口信息，并指示存儲器2從上述發(fā)送端口信息發(fā)送數(shù)據(jù)至MVBCSl芯片1，由MVBCSl芯片I對存儲器2中存儲的數(shù)據(jù)進行編碼之后發(fā)送給MVB總線。其中，MVBCSl芯片I對存儲器2中存儲的數(shù)據(jù)進行編碼具體可以為:首先增加一個從幀幀頭，然后按設(shè)定位(如8位)位寬依次讀取存儲器2中的數(shù)據(jù)，并將讀取到的數(shù)據(jù)編譯成標(biāo)準(zhǔn)的曼徹斯特碼。數(shù)據(jù)讀取完畢后，在數(shù)據(jù)末尾加一個從幀幀尾。在讀取存儲器2中的數(shù)據(jù)時，每經(jīng)過設(shè)定位位寬后，還可以附加一個設(shè)定位(如8位)的校驗碼，用以后續(xù)的數(shù)據(jù)校驗過程。在上述實施方式的基礎(chǔ)上，圖2為本發(fā)明實施例提供的又一種MVB分析設(shè)備的結(jié)構(gòu)示意圖，如圖2所示,在圖1所示的MVB分析設(shè)備的基礎(chǔ)上,還可以包括:USB轉(zhuǎn)換器4。該USB轉(zhuǎn)換器4與存儲器2相連，用于接收存儲器2在設(shè)定時間發(fā)送的從幀解碼數(shù)據(jù)，并將從幀解碼數(shù)據(jù)轉(zhuǎn)換為USB數(shù)據(jù)。在上述實施方式的基礎(chǔ)上，圖3為本發(fā)明實施例提供的再一種MVB分析設(shè)備的結(jié)構(gòu)示意圖，如圖3所示,在圖2所示的MVB分析設(shè)備的基礎(chǔ)上,還可以包括:顯示器5。該顯示器5與USB轉(zhuǎn)換器4相連，用于接收USB轉(zhuǎn)換器4發(fā)送的USB數(shù)據(jù)并將USB數(shù)據(jù)進行顯示。該顯示器5可以是具有VC++軟件顯示功能的圖像顯示模塊。在上述實施方式的基礎(chǔ)上，圖4為本發(fā)明實施例提供的MVBCSl芯片I的結(jié)構(gòu)示意圖，如圖4所示，該MVBCSl芯片I可以包括:兩兩連接的接口單元11、判斷單元12和解碼單元13。其中，接口單元11用于從MVB總線上接收數(shù)據(jù)幀，判斷單元12用于判斷接口單元11接收到的數(shù)據(jù)幀的幀頭是否正確，解碼單元13用于當(dāng)判斷單元12的判斷結(jié)果為正確時，對幀頭之后的數(shù)據(jù)進行解碼，并由接口單元11將解碼單元13得到的解碼數(shù)據(jù)發(fā)送給CPU3。在上述實施例的基礎(chǔ)上，圖5為本發(fā)明實施例提供的CPU3的結(jié)構(gòu)示意圖，如圖5所示，該CPU3可以包括:依次連接的接收單元31、比較單元32和控制單元33。其中，接收單元31用于接收MVBCSl芯片I發(fā)送的主幀解碼數(shù)據(jù)，該主幀解碼數(shù)據(jù)中可以包括動作信息和端口信息，根據(jù)動作信息可以知道MVB總線的主設(shè)備指示MVB分析設(shè)備接收數(shù)據(jù)或者發(fā)送數(shù)據(jù)，根據(jù)端口信息可以知道MVB總線的主設(shè)備指示MVB分析設(shè)備的哪個端口信息接收數(shù)據(jù)或者發(fā)送數(shù)據(jù)。具體的，比較單元32用于將端口信息與MVB分析設(shè)備各個端口的屬性進行比較，如果端口信息與MVB分析設(shè)備某一個端口信息的屬性相同，則說明MVB總線的主設(shè)備指示由MVB分析設(shè)備的該端口信息接收數(shù)據(jù)或者發(fā)送數(shù)據(jù)。這時，控制單元33可以將該端口信息置位為有效。當(dāng)端口信息置位為有效時，該端口信息可用于接收數(shù)據(jù)或發(fā)送數(shù)據(jù)。在上述實施例的基礎(chǔ)上，圖6為本發(fā)明實施例提供的存儲器2的結(jié)構(gòu)示意圖，如圖6所示，該存儲器2可以包括:依次連接的臨時存儲單元21、校驗單元22和存儲單元23。其中，臨時存儲單元21用于對接收到的從幀解碼數(shù)據(jù)進行臨時存儲，校驗單元22用于對臨時存儲單元21中存儲的從幀解碼數(shù)據(jù)進行校驗，存儲單元23用于如果校驗單元22的校驗結(jié)果為從幀解碼數(shù)據(jù)無錯誤，則將從幀解碼數(shù)據(jù)進行存儲。臨時存儲單元21還用于如果校驗單元22的校驗結(jié)果為從幀解碼數(shù)據(jù)有誤，刪除自身保存的從幀解碼數(shù)據(jù)。其中，校驗單元22可每經(jīng)過規(guī)定的位長,讀入一個8位的循環(huán)冗余碼校驗(Cyclical Redundancy Check,簡稱為:CRC)，對臨時存儲單元21中的從幀解碼數(shù)據(jù)進行校驗。在上述實施例的基礎(chǔ)上，圖7為本發(fā)明實施例提供的還一種MVB分析設(shè)備的結(jié)構(gòu)示意圖，如圖7所示，該MVB分析設(shè)備還可以包括:與CPU3連接的地址配置器6，用于確定MVB分析設(shè)備在MVB總線上的邏輯地址。其中，地址配置器6主要用于對MVB分析設(shè)備進行編碼，得到編碼值，并通過編碼值獲得MVB邏輯地址和設(shè)備地址。其中，MVB總線上的設(shè)備地址和邏輯地址為12位二進制，其中，設(shè)備地址=MVB邏輯地址=編碼值*16。MVB總線上的主設(shè)備可以根據(jù)設(shè)備地址向總線上連接的MVB分析設(shè)備發(fā)送數(shù)據(jù)。本發(fā)明實施例提供的MVB分析設(shè)備，通過MVBCSl芯片有效實現(xiàn)了實時性更高、穩(wěn)定性更強的MVB數(shù)據(jù)分析，提高了列車運行的可靠性和穩(wěn)定性。本領(lǐng)域普通技術(shù)人員可以理解:實現(xiàn)上述方法實施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲于一計算機可讀取存儲介質(zhì)中，該程序在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質(zhì)包括:R0M、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。最后應(yīng)說明的是:以上實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。
權(quán)利要求
1.一種MVB分析設(shè)備，其特征在于，包括:彼此相連的MVBCSl芯片和存儲器，以及分別與所述MVBCSl芯片和所述存儲器相連的CPU ； 所述MVBCSl芯片用于從MVB總線上接收主幀，對所述主幀進行解碼，得到主幀解碼數(shù)據(jù)，并將所述主幀解碼數(shù)據(jù)發(fā)送給所述CPU ； 所述CPU用于根據(jù)所述主幀解碼數(shù)據(jù)確定所述主幀對應(yīng)的所述MVB分析設(shè)備上的端口信息和動作信息； 如果所述動作信息為接收數(shù)據(jù)，所述CPU控制所述MVBCSl芯片從所述端口信息接收所述主幀對應(yīng)的從幀，對所述從幀進行解碼，得到從幀解碼數(shù)據(jù)，并將所述從幀解碼數(shù)據(jù)發(fā)送給所述存儲器； 如果所述動作信息為發(fā)送數(shù)據(jù)，所述CPU控制所述存儲器將其存儲的所述主幀對應(yīng)的從幀解碼數(shù)據(jù)從所述端口信息發(fā)送給所述MVBCSl芯片，由所述MVBCSl芯片對接收到的從幀解碼數(shù)據(jù)進行編碼后發(fā)送給所述MVB總線。
2.根據(jù)權(quán)利要求1所述的MVB分析設(shè)備，其特征在于，還包括:與所述存儲器相連的USB轉(zhuǎn)換器，所述USB轉(zhuǎn)換器用于接收所述存儲器在設(shè)定時間發(fā)送的所述從幀解碼數(shù)據(jù)，并將所述從幀解碼數(shù)據(jù)轉(zhuǎn)換為USB數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的MVB分析設(shè)備，其特征在于，還包括:與所述USB轉(zhuǎn)換器相連的顯示器，所述顯示器用于接收所述USB轉(zhuǎn)換器發(fā)送的USB數(shù)據(jù)并將所述USB數(shù)據(jù)進行顯/Jn ο
4.根據(jù)權(quán)利要求1至3中任一項所述的MVB分析設(shè)備，其特征在于，所述MVBCSl芯片包括:兩兩連接的接 口單元、判斷單元和解碼單元； 所述接口單元用于從MVB總線上接收數(shù)據(jù)幀； 所述判斷單元用于判斷所述接口單元接收到的數(shù)據(jù)幀的幀頭是否正確； 所述解碼單元用于當(dāng)所述判斷單元的判斷結(jié)果為正確時，對幀頭之后的數(shù)據(jù)進行解碼； 所述接口單元還用于將所述解碼單元中的解碼數(shù)據(jù)發(fā)送給所述CPU。
5.根據(jù)權(quán)利要求1至3中任一項所述的MVB分析設(shè)備，其特征在于，所述CPU包括:依次連接的接收單元、比較單元和控制單元； 所述接收單元用于接收所述MVBCSl芯片發(fā)送的主幀解碼數(shù)據(jù)，所述主幀解碼數(shù)據(jù)中包括動作信息和端口信息； 所述比較單元將所述主幀解碼數(shù)據(jù)中的端口信息與所述MVB分析設(shè)備各個端口的屬性進行比較； 所述控制單元用于如果所述比較單元中得到所述端口信息與所述MVB分析設(shè)備中的第一端口的屬性相同，則將所述MVB分析設(shè)備的第一端口置位為有效。
6.根據(jù)權(quán)利要求1至3中任一項所述的MVB分析設(shè)備，其特征在于，所述存儲器包括:依次連接的臨時存儲單元、校驗單元和存儲單元； 所述臨時存儲單元用于對接收到的從幀解碼數(shù)據(jù)進行臨時存儲； 所述校驗單元用于對所述臨時存儲單元中存儲的從幀解碼數(shù)據(jù)進行校驗； 所述存儲單元用于如果所述校驗單元的校驗結(jié)果為所述從幀解碼數(shù)據(jù)無誤，則將所述從幀解碼數(shù)據(jù)進行保存；所述臨時存儲單元還用于如果所述校驗單元的校驗結(jié)果為所述從幀解碼數(shù)據(jù)有誤，則刪除自身存儲的所述從幀解碼數(shù)據(jù)。
7.根據(jù)權(quán)利要求1至3中任一項所述的MVB分析設(shè)備，其特征在于，還包括:與CPU連接的地址配置器，所述地址配置器用于確定所述 MVB分析設(shè)備在MVB總線上的邏輯地址。
全文摘要
本發(fā)明提供一種MVB分析設(shè)備，包括彼此相連的MVBCS1芯片和存儲器，以及分別與MVBCS1芯片和存儲器相連的中央處理器CPU；MVBCS1芯片用于從MVB總線上接收主幀，對主幀進行解碼，得到主幀解碼數(shù)據(jù)，并將主幀解碼數(shù)據(jù)發(fā)送給CPU；CPU用于根據(jù)主幀解碼數(shù)據(jù)確定主幀對應(yīng)的MVB分析設(shè)備上的端口信息和動作信息；如果動作信息為接收數(shù)據(jù)，CPU控制MVBCS1芯片從端口信息接收主幀對應(yīng)的從幀，對從幀進行解碼，得到從幀解碼數(shù)據(jù)，并將從幀解碼數(shù)據(jù)發(fā)送給存儲器；如果動作信息為發(fā)送數(shù)據(jù)，CPU控制存儲器將其存儲的主幀對應(yīng)的從幀解碼數(shù)據(jù)從端口信息發(fā)送給MVBCS1芯片，由MVBCS1芯片對接收到的從幀解碼數(shù)據(jù)進行編碼后發(fā)送給MVB總線。
文檔編號H04L12/26GK103095510SQ201110332328
公開日2013年5月8日 申請日期2011年10月27日 優(yōu)先權(quán)日2011年10月27日
發(fā)明者連承華, 王忠福, 陳華, 郭向紅 申請人:中國北車股份有限公司大連電力牽引研發(fā)中心