本發(fā)明涉及計算機領(lǐng)域、數(shù)字電路、數(shù)字電子技術(shù)、集成電路領(lǐng)域。

背景技術(shù)：
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本發(fā)明是數(shù)字電子技術(shù)中邏輯電路的應用。以門電路為基礎(chǔ)實現(xiàn)輸入加數(shù)與被加數(shù)產(chǎn)生數(shù)的和。本發(fā)明采取直接進行十進制加法的方式產(chǎn)生數(shù)的和。是一種數(shù)字電路，而且實際應用需要將電路集成，縮減電路體積。

技術(shù)實現(xiàn)要素：
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十進制數(shù)字加法器采用直接使用十位數(shù)的加數(shù)與十位數(shù)的被加數(shù)相加的方式得到數(shù)的和。提高了運算的效率。十進制數(shù)字加法器能夠?qū)崿F(xiàn)個位數(shù)的十進制加法，得出結(jié)果。用0、1、2、3、4、5、6、7、8、9的加數(shù)與0、1、2、3、4、5、6、7、8、9的被加數(shù)相加，得出0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18共19個結(jié)果。十進制加法器的輸入和輸出都是十進制，所以算術(shù)運算的效率非常高，而且非常簡單。

附圖說明：

圖1是實現(xiàn)結(jié)果R0的等效邏輯電路圖；

圖2是實現(xiàn)結(jié)果R1的等效邏輯電路圖；

圖3是實現(xiàn)結(jié)果R2的等效邏輯電路圖；

圖4是實現(xiàn)結(jié)果R3的等效邏輯電路圖；

圖5是實現(xiàn)結(jié)果R4的等效邏輯電路圖；

圖6是實現(xiàn)結(jié)果R5的等效邏輯電路圖；

圖7是實現(xiàn)結(jié)果R6的等效邏輯電路圖；

圖8是實現(xiàn)結(jié)果R7的等效邏輯電路圖；

圖9是實現(xiàn)結(jié)果R8的等效邏輯電路圖；

圖10是實現(xiàn)結(jié)果R9的等效邏輯電路圖；

圖11是實現(xiàn)結(jié)果Ri的等效邏輯電路圖；

圖12是整體的邏輯關(guān)系示意圖；

圖13是整體的邏輯電路布線圖，其中最外側(cè)的粗實線框表示外框架，最左側(cè)為輸入端(A0～A9與B0～B9)，最右側(cè)為輸出端(R0～R9及Ri)。

因圖片太大無法完整清晰的顯示在一張圖紙上，所以另外附加了分圖。圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23是圖13的分圖。

具體實施方式：

十進制數(shù)字加法器共有20個輸入端，分別為10個加數(shù)A0、A1、A2、A3、A4、A5、A6、A7、A8、A9輸入端，其中A0對應數(shù)字0、A1對應數(shù)字1、A2對應數(shù)字2、A3對應數(shù)字3、A4對應數(shù)字4、A5對應數(shù)字5、A6對應數(shù)字6、A7對應數(shù)字7、A8對應數(shù)字8、A9對應數(shù)字9；10個被加數(shù)B0、B1、B2、B3、B4、B5、B6、B7、B8、B9輸入端，其中B0對應數(shù)字0、B1對 應數(shù)字1、B2對應數(shù)字2、B3對應數(shù)字3、B4對應數(shù)字4、B5對應數(shù)字5、B6對應數(shù)字6、B7對應數(shù)字7、B8對應數(shù)字8、B9對應數(shù)字9。

十進制數(shù)字加法器共有11個輸出端，一個進位端Ri和10個結(jié)果端，結(jié)果端分別為R0、R1、R2、R3、R4、R4、R5、R6、R7、R8、R9；因為十進制個位數(shù)的相加共有19個結(jié)果(0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18)分別表示為：

0＝R0、1＝R1、2＝R2、3＝R3、4＝R4、5＝R5、6＝R6、7＝R7、8＝R9、10＝Ri+R0、11＝Ri+R1、12＝Ri+R2、13＝Ri+R3、14＝Ri+R4、15＝Ri+R5、16＝Ri+R6、17＝Ri+R7、18＝Ri+R8

十進制個位數(shù)相加的所有組合方式如下表：

由上表可分別得出結(jié)果如下表示：

加數(shù)與被加數(shù)相加后個位結(jié)果為0的為R0，邏輯函數(shù)表達式為：

R0＝A0·B0+A1·B9+A2·B8+A3·B7+A4·B6+A5·B5+A6·B4+A7·B3+A8·B2+A9·B1邏輯電路圖見“圖1”；

加數(shù)與被加數(shù)相加后個位結(jié)果為1的為R1，邏輯函數(shù)表達式為：

R1＝A0·B1+A1·B0+A2·B9+A3·B8+A4·B7+A5·B6+A6·B5+A7·B4+A8·B3+A9·B2邏輯電路圖見“圖2”；

加數(shù)與被加數(shù)相加后個位結(jié)果為2的為R2，邏輯函數(shù)表達式為：

R2＝A0·B2+A1·B1+A2·B0+A3·B9+A4·B8+A5·B7+A6·B6+A7·B5+A8·B4+A9·B3邏輯電路圖見“圖3”；

加數(shù)與被加數(shù)相加后個位結(jié)果為3的為R3，邏輯函數(shù)表達式為：

R3＝A0·B3+A1·B2+A2·B1+A3·B0+A4·B9+A5·B8+A6·B7+A7·B6+A8·B5+A9·B4邏輯電路圖見“圖4”；

加數(shù)與被加數(shù)相加后個位結(jié)果為4的為R4，邏輯函數(shù)表達式為：

R4＝A0·B4+A1·B3+A2·B2+A3·B1+A4·B0+A5·B9+A6·B8+A7·B7+A8·B6+A9·B5邏輯電路圖見“圖5”；

加數(shù)與被加數(shù)相加后個位結(jié)果為5的為R5，邏輯函數(shù)表達式為：

R5＝A0·B5+A1·B4+A2·B3+A3·B2+A4·B1+A5·B0+A6·B9+A7·B8+A8·B7+A9·B6邏輯電路圖見“圖6”；

加數(shù)與被加數(shù)相加后個位結(jié)果為6的為R6，邏輯函數(shù)表達式為：

R6＝A0·B6+A1·B5+A2·B4+A3·B3+A4·B2+A5·B1+A6·B0+A7·B9+A8·B8+A9·B7邏輯電路圖見“圖7”；

加數(shù)與被加數(shù)相加后個位結(jié)果為7的為R7，邏輯函數(shù)表達式為：

R7＝A0·B7+A1·B6+A2·B5+A3·B4+A4·B3+A5·B2+A6·B1+A7·B0+A8·B9+A9·B8邏輯電路圖見“圖8”；

加數(shù)與被加數(shù)相加后個位結(jié)果為8的為R8，邏輯函數(shù)表達式為：

R8＝A0·B8+A1·B7+A2·B6+A3·B5+A4·B4+A5·B3+A6·B2+A7·B1+A8·B0+A9·B9邏輯電路圖見“圖9”；

加數(shù)與被加數(shù)相加后個位結(jié)果為9的為R9，邏輯函數(shù)表達式為：

R9＝A0·B9+A1·B8+A2·B7+A3·B6+A4·B5+A5·B4+A6·B3+A7·B2+A8·B1+A9·B0邏輯電路圖見“圖10”；

加數(shù)與被加數(shù)相加后有進位的為Ri，邏輯函數(shù)表達式為：

Ri＝A1·B9+A2·B8+A3·B7+A4·B6+A5·B5+A6·B4+A7·B3+A8·B2+A9·B1+A2·B9+A3·B8+A4·B7+A5·B6+A6·B5+A7·B4+A8·B3+A9·B2+A3·B9+A4·B8+A5·B7+A6·B6+A7·B5+A8·B4+A9·B3+A4·B9+A5·B8+A6·B7+A7·B6+A8·B5+A9·B4+A5·B9+A6·B8+A7·B7+A8·B6+A9·B5+A6·B9+A7·B8+A8·B7+A9·B6+A7·B9+A8·B8+A9·B7+A8·B9+A9·B8+A9·B9

其中Ri可以等效簡化為：

Ri＝A9

(B1+B2+B3+B4+B5+B6+B7+B8+B9)+A8(B2+B3+B4+B5+B6+B7+B8+B9)+A7(B3+B4+B5+B6+B7+B8+B9)

+A6(B4+B5+B6+B7+B8+B9)+A5(B5+B6+B7+B8+B9)+A4(B6+B7+B8+B9)+A3(B7+B8+B9)+A2(B8+B9)

+A1·B9

邏輯電路圖見“圖11”；

由以上可得到十進制數(shù)字加法器的整體邏輯電路圖——圖13。

實際功能如下例：

例：計算加法0+0(代表相加結(jié)果為零的)

輸入端：

A0輸入高電平；A1～A9均為低電平；

B0輸入高電平；B1～B9均為低電平；

輸出端：

R0輸出高電平；R1～R9及Ri均為低電平；

例：3+5(代表相加結(jié)果非零且無進位的)

輸入端：

A3輸入高電平，A0、A1、A2、A4、A5、A6、A7、A8、A9為低電平；

B5輸入高電平，B0、B1、B2、B3、B4、B6、B7、B8、B9為低電平；

輸出端：

R8輸出高電平，R0、R1、R2、R3、R4、R5、R6、R7、R9、Ri均輸出低電平。

例：8+9(代表相加結(jié)果有進位的)

輸入端：

A8輸入高電平，A0、A1、A2、A3、A4、A5、A6、A7、A9為低電平：

B9輸入高電平，B0、B1、B2、B3、B4、B5、B6、B7、B8為低電平；

輸出端：

Ri和R7輸出高電平，R0、R1、R2、R3、R4、R5、R6、R8、R9均輸出低電平。