技術(shù)特征：
1.一種數(shù)據(jù)寫(xiě)請(qǐng)求處理方法，所述方法應(yīng)用于存儲(chǔ)陣列，其特征在于，所述存儲(chǔ)陣列包括輸入輸出管理器，交換設(shè)備、第一控制器和第一緩存設(shè)備；其中，所述輸入輸出管理器與所述交換設(shè)備連接；所述第一控制器與所述交換設(shè)備連接；所述第一緩存設(shè)備與所述交換設(shè)備連接；所述交換設(shè)備與所述存儲(chǔ)陣列中的硬盤(pán)連接；所述方法包括：所述輸入輸出管理器，通過(guò)所述交換設(shè)備，發(fā)送數(shù)據(jù)寫(xiě)請(qǐng)求至所述第一控制器；其中，所述數(shù)據(jù)寫(xiě)請(qǐng)求是由主機(jī)發(fā)送給所述輸入輸出管理器的；所述第一控制器根據(jù)所述數(shù)據(jù)寫(xiě)請(qǐng)求，獲取所述第一緩存設(shè)備中為待寫(xiě)入數(shù)據(jù)分配的第一緩存地址；所述第一控制器通過(guò)所述交換設(shè)備，向所述輸入輸出管理器發(fā)送所述第一緩存設(shè)備的標(biāo)識(shí)和所述第一緩存地址；所述輸入輸出管理器根據(jù)所述第一緩存設(shè)備的標(biāo)識(shí)和所述第一緩存地址，通過(guò)所述交換設(shè)備，向所述第一緩存地址寫(xiě)入所述待寫(xiě)入數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述數(shù)據(jù)寫(xiě)請(qǐng)求攜帶待寫(xiě)入數(shù)據(jù)地址；所述方法還包括：所述輸入輸出管理器接收所述第一緩存設(shè)備發(fā)送的所述待寫(xiě)入數(shù)據(jù)寫(xiě)成功響應(yīng)；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，通知所述第一控制器所述待寫(xiě)入數(shù)據(jù)寫(xiě)入所述第一緩存地址；所述第一控制器根據(jù)所述通知，建立所述待寫(xiě)入數(shù)據(jù)地址、所述第一緩存設(shè)備標(biāo)識(shí)和所述第一緩存地址的對(duì)應(yīng)關(guān)系。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述存儲(chǔ)陣列還包括第二緩存設(shè)備，所述第二緩存設(shè)備與所述交換設(shè)備連接；所述方法還包括：所述第一控制器根據(jù)所述數(shù)據(jù)寫(xiě)請(qǐng)求，獲取所述第二緩存設(shè)備中為所述待寫(xiě)入數(shù)據(jù)分配的第二緩存地址；所述第一控制器通過(guò)所述交換設(shè)備，向所述輸入輸出管理器發(fā)送所述第二緩存設(shè)備的標(biāo)識(shí)和所述第二緩存地址；所述輸入輸出管理器，根據(jù)所述第二緩存設(shè)備的標(biāo)識(shí)和所述第二緩存地址，通過(guò)所述交換設(shè)備，向所述第二緩存地址寫(xiě)入所述待寫(xiě)入數(shù)據(jù)。4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述存儲(chǔ)陣列還包括第二緩存設(shè)備，所述第二緩存設(shè)備與所述交換設(shè)備連接；所述方法還包括：所述第一控制器根據(jù)所述數(shù)據(jù)寫(xiě)請(qǐng)求，獲取所述第二緩存設(shè)備中為所述待寫(xiě)入數(shù)據(jù)分配的第二緩存地址；所述第一控制器通過(guò)所述交換設(shè)備，向所述第一緩存設(shè)備發(fā)送數(shù)據(jù)寫(xiě)入指令；所述數(shù)據(jù)寫(xiě)入指令攜帶所述第二緩存設(shè)備的標(biāo)識(shí)和所述第二緩存地址；所述第一緩存設(shè)備根據(jù)所述數(shù)據(jù)寫(xiě)入指令，通過(guò)所述交換設(shè)備，向所述第二緩存地址寫(xiě)入所述待寫(xiě)入數(shù)據(jù)。5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述數(shù)據(jù)寫(xiě)請(qǐng)求攜帶待寫(xiě)入數(shù)據(jù)地址；所述待寫(xiě)入數(shù)據(jù)地址包括所述待寫(xiě)入數(shù)據(jù)所在的目標(biāo)邏輯單元LU的標(biāo)識(shí)、所述待寫(xiě)入數(shù)據(jù)的邏輯塊地址和所述待寫(xiě)入數(shù)據(jù)的長(zhǎng)度；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求至所述第一控制器，具體包括：所述輸入輸出管理器根據(jù)所述目標(biāo)邏輯單元LU的標(biāo)識(shí)，查詢(xún)輸入輸出管理器存儲(chǔ)的所述目標(biāo)邏輯單元LU與控制器的歸屬關(guān)系，確定所述第一控制器為所述目標(biāo)邏輯單元LU的歸屬控制器；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，向所述第一控制器發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求。6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述數(shù)據(jù)寫(xiě)請(qǐng)求攜帶待寫(xiě)入數(shù)據(jù)地址；所述待寫(xiě)入數(shù)據(jù)地址包括所述待寫(xiě)入數(shù)據(jù)所在的目標(biāo)邏輯單元LU的標(biāo)識(shí)、所述待寫(xiě)入數(shù)據(jù)的邏輯塊地址和所述待寫(xiě)入數(shù)據(jù)的長(zhǎng)度；所述存儲(chǔ)陣列還包括第二控制器，所述第二控制器與所述交換設(shè)備連接；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求至所述第一控制器，具體包括：所述輸入輸出管理器，通過(guò)所述交換設(shè)備，向所述第二控制器發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求；所述第二控制器根據(jù)所述目標(biāo)邏輯單元LU標(biāo)識(shí)，確定所述第一控制器為所述目標(biāo)邏輯單元LU的歸屬控制器；所述第二控制器，通過(guò)所述交換設(shè)備，向所述第一控制器發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求。7.一種存儲(chǔ)陣列，其特征在于，所述存儲(chǔ)陣列包括輸入輸出管理器，交換設(shè)備、第一控制器和第一緩存設(shè)備；其中，所述輸入輸出管理器與所述交換設(shè)備連接；所述第一控制器與所述交換設(shè)備連接；所述第一緩存設(shè)備與所述交換設(shè)備連接；所述交換設(shè)備與所述存儲(chǔ)陣列中的硬盤(pán)連接；所述輸入輸出管理器用于通過(guò)所述交換設(shè)備，發(fā)送數(shù)據(jù)寫(xiě)請(qǐng)求至所述第一控制器；其中，所述數(shù)據(jù)寫(xiě)請(qǐng)求是由主機(jī)發(fā)送給所述輸入輸出管理器的；所述第一控制器用于根據(jù)所述數(shù)據(jù)寫(xiě)請(qǐng)求，獲取所述第一緩存設(shè)備中為待寫(xiě)入數(shù)據(jù)分配的第一緩存地址，通過(guò)所述交換設(shè)備，向所述輸入輸出管理器發(fā)送所述第一緩存設(shè)備的標(biāo)識(shí)和所述第一緩存地址；所述輸入輸出管理器還用于根據(jù)所述第一緩存設(shè)備的標(biāo)識(shí)和所述第一緩存地址，通過(guò)所述交換設(shè)備，向所述第一緩存地址寫(xiě)入所述待寫(xiě)入數(shù)據(jù)。8.根據(jù)權(quán)利要求7所述的存儲(chǔ)陣列，其特征在于，所述數(shù)據(jù)寫(xiě)請(qǐng)求攜帶待寫(xiě)入數(shù)據(jù)地址；所述輸入輸出管理器還用于接收所述第一緩存設(shè)備發(fā)送的所述待寫(xiě)入數(shù)據(jù)寫(xiě)成功響應(yīng)；所述輸入輸出管理器還用于通過(guò)所述交換設(shè)備，通知所述第一控制器所述待寫(xiě)入數(shù)據(jù)寫(xiě)入所述第一緩存地址；所述第一控制器還用于根據(jù)所述通知，建立所述待寫(xiě)入數(shù)據(jù)地址、所述第一緩存設(shè)備標(biāo)識(shí)和所述第一緩存地址的對(duì)應(yīng)關(guān)系。9.根據(jù)權(quán)利要求7所述的存儲(chǔ)陣列，其特征在于，所述存儲(chǔ)陣列還包括第二緩存設(shè)備，所述第二緩存設(shè)備與所述交換設(shè)備連接；所述第一控制器還用于根據(jù)所述數(shù)據(jù)寫(xiě)請(qǐng)求，獲取所述第二緩存設(shè)備中為所述待寫(xiě)入數(shù)據(jù)分配的第二緩存地址；所述第一控制器還用于通過(guò)所述交換設(shè)備，向所述輸入輸出管理器發(fā)送所述第二緩存設(shè)備的標(biāo)識(shí)和所述第二緩存地址；所述輸入輸出管理器還用于根據(jù)所述第二緩存設(shè)備的標(biāo)識(shí)和所述第二緩存地址，通過(guò)所述交換設(shè)備，向所述第二緩存地址寫(xiě)入所述待寫(xiě)入數(shù)據(jù)。10.根據(jù)權(quán)利要求7所述的存儲(chǔ)陣列，其特征在于，所述存儲(chǔ)陣列還包括第二緩存設(shè)備，所述第二緩存設(shè)備與所述交換設(shè)備連接；所述第一控制器還用于根據(jù)所述數(shù)據(jù)寫(xiě)請(qǐng)求，獲取所述第二緩存設(shè)備中為所述待寫(xiě)入數(shù)據(jù)分配的第二緩存地址；所述第一控制器還用于通過(guò)所述交換設(shè)備，向所述第一緩存設(shè)備發(fā)送數(shù)據(jù)寫(xiě)入指令；所述數(shù)據(jù)寫(xiě)入指令攜帶所述第二緩存設(shè)備的標(biāo)識(shí)和所述第二緩存地址；所述第一緩存設(shè)備用于根據(jù)所述數(shù)據(jù)寫(xiě)入指令，通過(guò)所述交換設(shè)備，向所述第二緩存地址寫(xiě)入所述待寫(xiě)入數(shù)據(jù)。11.根據(jù)權(quán)利要求7所述的存儲(chǔ)陣列，其特征在于，所述數(shù)據(jù)寫(xiě)請(qǐng)求攜帶待寫(xiě)入數(shù)據(jù)地址；所述待寫(xiě)入數(shù)據(jù)地址包括所述待寫(xiě)入數(shù)據(jù)所在的目標(biāo)邏輯單元LU的標(biāo)識(shí)、所述待寫(xiě)入數(shù)據(jù)的邏輯塊地址和所述待寫(xiě)入數(shù)據(jù)的長(zhǎng)度；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求至所述第一控制器，具體包括：所述輸入輸出管理器根據(jù)所述目標(biāo)邏輯單元LU的標(biāo)識(shí)，查詢(xún)輸入輸出管理器存儲(chǔ)的所述目標(biāo)邏輯單元LU與控制器的歸屬關(guān)系，確定所述第一控制器為所述目標(biāo)邏輯單元LU的歸屬控制器；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，向所述第一控制器發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求。12.根據(jù)權(quán)利要求7所述的存儲(chǔ)陣列，其特征在于，所述數(shù)據(jù)寫(xiě)請(qǐng)求攜帶待寫(xiě)入數(shù)據(jù)地址；所述待寫(xiě)入數(shù)據(jù)地址包括所述待寫(xiě)入數(shù)據(jù)所在的目標(biāo)邏輯單元LU的標(biāo)識(shí)、所述待寫(xiě)入數(shù)據(jù)的邏輯塊地址和所述待寫(xiě)入數(shù)據(jù)的長(zhǎng)度；所述存儲(chǔ)陣列還包括第二控制器，所述第二控制器與所述交換設(shè)備連接；所述輸入輸出管理器，通過(guò)所述交換設(shè)備，發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求至所述第一控制器，具體包括：所述輸入輸出管理器，通過(guò)所述交換設(shè)備，向所述第二控制器發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求；所述第二控制器根據(jù)所述目標(biāo)邏輯單元LU標(biāo)識(shí)，確定所述第一控制器為所述目標(biāo)邏輯單元LU的歸屬控制器；所述第二控制器，通過(guò)所述交換設(shè)備，向所述第一控制器發(fā)送所述數(shù)據(jù)寫(xiě)請(qǐng)求。